JPS6346011A

JPS6346011A - 遅延回路

Info

Publication number: JPS6346011A
Application number: JP61188568A
Authority: JP
Inventors: Akio Fukushima; 秋夫福島; Yoshio Miura; 三浦　芳夫
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-08-13
Filing date: 1986-08-13
Publication date: 1988-02-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、入力されたディジタル信号を遅延して出力す
る遅延回路に関するものであり、特に周囲温度の変化、
電源電圧変動、製造工程におけるバラツキ、等にかかわ
りなく、一定の遅延時間が得られ、無調整で安定した遅
延時間が常に得られる遅延回路に関する。

〔従来の技術〕

従来、可変遅延回路としては例えば特開昭６０−４１３
２０．特開昭５９−２２４５６．特開昭５７−１８０２
２８などの各公報に示されているように、遅延線を用い
た方式り、Ｃ，Ｈのいずれかの組合せによって構成され
た時定数回路を用いた方式、論理ゲートを縦続接続した
方式、あるいはこれらの方式を種々組合せた方式が知ら
れている。

〔発明が解決しようとする問題点〕

これら従来の遅延回路は、回路を構成する部品定数のば
らつき、電源電圧の変動２周囲源度の変化等によって遅
延時間がばらつき、変動する。そのため所望の遅延時間
を得るためには遅延時間の調整機能を備えることが不可
欠であり、個々の遅延回路ごとに遅延時間の調整を行な
わねばならないという欠点があった。

本発明はかかる欠点の除去を解決すべき課題としている
。従って本発明の目的は、部品定数等の製造条件のばら
つきや電源電圧２周囲源度等の動作環境の変動による影
響を受けず、無調整で安定した遅延時間が常に得られる
遅延回路を提供することにある。

〔問題点を解決するための手段〕

そこで本発明におい又は、遅延回路を遅延時間が可変で
きる様にされた可変遅延ユニットを多数個直列接続した
ものから成る可変遅延回路として構成し、さらに各可変
遅延ユニットの遅延時間を制御するための制御信号発生
回路の内部には、前記ユニットにおける遅延時間の変化
をモニタする手段として、遅延回路に用いた前記可変遅
延ユニットと同一特性の可変遅延ユニットを設けた。制
御信号発生回路は、前記モニタ手段から得られる遅延時
間と予め定めた目標遅延時間との間のずれに対応する誤
差信号を出力し、この誤差信号に基づき、これが零にな
るように前記モニタ手段としての可変遅延ユニットの遅
延時間を制御する一種のフィードバックループを構成す
る。そして、そのときの前記誤差信号を、遅延回路の構
成要素としての前記複数の可変遅延ユニットに対する遅
延時間制御信号として用いる。

〔作用〕

以上の様に制御信号発生回路において、その内部に設け
たモニタとしての可変遅延ユニットの遅延時間が目標値
に保たれるようにフィードバック制御系を構成している
ので、このモニタとしての可変遅延ユニットの遅延時間
制御信号は遅延時間の変動分を打消すように変化する。

可変遅延回路。

制御信号発生回路とも同一回路構成の可変遅延ユニット
を用い、かつ同一動作条件下にあるとすれば、その遅延
時間や変動の傾向も同じ筈である。

したがって制御信号発生回路内のモニタとしての可変遅
延ユニットに対する遅延時間制御信号を、可変遅延回路
内の可変遅延ユニットに対する遅延時間制御回路として
使用すれば、可変遅延回路の遅延時間も同様に目標値に
保つことができる。

〔実施例〕

以下、本発明の実施例を添付図面を用いて説明する。

第１図は本発明の第１の実施例を示すブロック図である
。第１図において、１は可変時波数リング発振器、２は
可変時波数リング発振器１の発振周波数制御入力（以下
、制御入力と略称する）、３は周波数−電圧変換器（以
下、Ｆ−Ｖ変換器と略称する）、４は差動増幅器、５は
基準電圧源、６は可変遅延回路、７は可変遅延回路６の
遅延時間制御信号（以下、制御入力と略称する）、８は
入力信号、９は出力信号、１０は遅延時間制御回路（以
下、制御回路と略称する）、１１は可変時波数リング発
振器１の発振出力信号である。

リング発振器は、奇数個のインバータを直列に接続した
後、初段のインバータの入力側へ、最終段（奇数段）の
インバータの出力を接続してループ状にしたもの、と考
えることができる。つまり初段の入力信号が仮に論理１
とすると、これが各インバータを反転しながら伝搬し、
最終段（奇数段）のインバータ出力線論理０の出力信号
となる。

すると、ループ接続により、最終段の論理０は初段の入
力となり、初段の入力信号がそれまでの１から０に変化
したことにまり、次段以降最終段まで、その人、出力信
号がすべて反転する。以下、同様のことを繰り返し、最
終段の出力信号は、１゜０を交互に繰り返し、発振する
。

このような発振動作を行うリング発振器は、ループ回路
（つまり奇数個のインバータ）を信号が一巡伝搬するの
に要する遅延時間（以下、遅延時間と略称する）の２倍
の周期に対応する周波数で発振する。それゆえ可変時波
数リング発振器１（以下、リング発振器と略称する）は
、内部の遅延時間（奇数個のインバータを信号が伝搬す
るのに要する時間）に応じて発振周波数が変化する。し
たがって発振周波数から逆に遅延時間（インバータを伝
搬するのに要する時間）をモニタすることができる。

Ｆ−Ｖ変換器３は、入力信号の周波数に比例した電圧を
発生するもので、Ｆ−Ｖ変換器３の入力にはリング発振
器１の発振信号出力１１が加えられ１おり、その出力に
はリング発振器１の発振周波数に比例した電圧（つまり
遅延時間に比例した電圧）が得られる。

差動増幅器４は、二つの入力信号電圧の差を比較、増幅
するためのもので、ここではＦ−Ｖ変換器６の出力電圧
と基準電圧源５の基準電圧が加えられているので、その
出力には両者の差に比例した電圧が得られる。さらに差
動増幅器４の出力電圧はリング発振器１の制御人力２に
加えられており、上記のリング発振器１．Ｆ−Ｖ変換器
３．差動増幅器４により一糧のフィードバック制御系を
構成している。

リング発振器１の内部の遅延時間が目標の遅延時間から
変化してずれを生じた場合、その変化はリング発振器１
の発振周波数の変化となり、これはさらにＦ−Ｖ変換器
３によって電圧の変化に変換される。フィードバック制
御が行なわれているときは差動増幅器４の２つの入力の
電位差はほぼ零に保たれており差動増幅器４の出力電圧
も安定しているが、リング発振器１の発振周波数が変化
してＦ−Ｖ変換器３の出力電圧が変化すると差動増幅器
４において入力間の電位差が変化しその出力電圧も変化
する。

差動増幅器４の出力はリング発振器１の制御入力２に加
えられているので、この変化はリング発振器１の発根周
波数を変化させる。フィードバック制御系においては当
初の変化を打消し目標値に近づくように制御が行なわれ
るので、リング発振器１の発振周波数は目標値に保たれ
、リング発振器１の内部の遅延時間を一定にすることが
できる。

そのためリング発振器１の円部の遅延時間は回路部品や
動作環境の影響を受けない安定なものとなる。

したがってリング発振器１において、インバータとして
用いた遅延回路と同じ遅延回路を可変遅延回路６におい
て用い、リング発振器１に対する制御人力２を、可変遅
延回路６に対する制御信号７として用いることによって
、可変遅延回路６についても、オープンループ制御では
あるものの、その遅延時間を目標値に制御することがで
きる。

次にこれを式をＦ目いて説明する。

リング発振器１の発振周波数ｆ［Ｈｚｌと制御入力２の
入力電圧ＶｉＣＶ）との関係は一般にｆ　−Ｆ（Ｖｉ）
（ｆｉｚ）　　　（ただしＦはＶｉの１価関数）となる
。またＦ−Ｖ変換器６の変候感度をα（Ｖ／Ｒｚ：）。

基準電圧５をＶＲ（Ｖ　）、差動増幅器４の増幅度をＧ
。

その２つの入力の電圧を■１．■２　としたときに、そ
の出力電圧■。がＶｏ−Ｇ（Ｖｌ−Ｖ２）（Ｖ）となるとすれば、Ｖｉ　−Ｖ。

Ｖｌ−Ｆ　（Ｖｌ　）・α Ｖ２−　ＶＢＶｏ＝　Ｇ（Ｖｌ−Ｖ２　）よりＶ、−（Ｆ（ｖｏ）−α−ＶＲ）Ｇ・・凹（１）となる
。

したがってリング発振器１の発振周波数ｆはｆ−Ｆ（Ｖ
ｏ）となる。ここでＧ〉１とすれば式（２）はとなり、リン
グ発振器１の発振周波数ｆは、基準電圧ＶＲとＦ−Ｖ変
換器６の変換感度αだけで定まる。したがってＶＲ／α
を一定に保てばリング発振器１の内部の遅延時間は一定
となり、可変遅延回路６の遅延時間も一定に保つことが
できる。

第２図は、Ｗｃ１図における可変遅延回路６の一構成例
を示すブロック図であり、これは任意の可変遅延時間を
有する可変遅延ユニット２２が多数縦続接続されたもの
から成り、かつ各可変遅延ユニット２２は、制御信号２
５によって共通にその遅延時間を制御される構成となっ
ている。ここで２３は可変遅延ユニットの入力信号、２
４は可変遅延ユニットの出力信号である。

第６図は、１個の可変遅延ユニット２２の具体的な一構
成例を示す回路図である。

第６図において、Ｑｌ、　Ｑｓ　、　Ｑ４　、　Ｑ４稼
ＰチャネルＭＯ８ＦＥＴ（ＭＯ８型電界効果トランジス
タ）、Ｑ２　、　ＱｓはＮチャネルＭＯ８ＦＥＴ、Ｃｓ
１はＦＥＴでおるＱ４　、　Ｑｓのゲート容量、同じ＜
ＦＥＴであるＱ２　、　Ｑｓのドレイン容量および配線
の容量等の和を示す。この回路は、可変遅延ユニットと
しては１個であるが、その中味は、２個のインバータ１
１とＩ２の縦続接続から成るものである。以下、回路動
作について簡単に説明する。

例えば、インバータエ１において、入力信号８がハイレ
ベルからローレベルに変化した場合、トランジスタＱ１
が導通しＱ２はカットオフするので、電源からトランジ
スタＱ１．　Ｑｓを経て電流が流れ容量ＣＳ１を光電す
る。なお、トランジスタＱ５は可変抵抗として作用して
いる。

容量Ｃ８１の両端の電圧が低いうちは、インノ（−タＩ
２において、トランジスタＱ４が導通し、Ｑｓはカット
オフであるが、充電とともに容量Ｃ８１の両端の電圧は
上昇し、次段のトランジスタＱ４　。

Ｑｓから成るインバータ■２のスレッショルド電圧を越
えると、トランジスタＱ４はカットオフし、Ｑｓが導通
する。その結果、出力２４は・・イレペルからローレベ
ルに変化する。

信号伝搬遅延時間はトランジスタＱ＋　、　Ｑ２および
Ｑ４　、　Ｑｓのゲート遅延時間と容量Ｃ１１ｌｌを充
放電する際の時定数で定まり、このうちゲート遅延時間
はほぼ一定の値である。それに対し、容量Ｃ８１の光放
電時定数を定める抵抗線、充電時にはトランジスタＱ１
とＱｓのオン抵抗の和、放電時にはトランジスタＱ２の
オン抵抗となる。トランジスタＱ３＝　Ｑ６は制御信号
７に応じてその抵抗値が変わる電圧制御抵抗として動作
するので、容量Ｃ８１の充電時すなわち入力信号８の立
下り時には、その時定数（遅延時間）を制御信号７の電
圧で可変させることができる。

またインバータＩ２におけるトランジスタ餉。

Ｑｓ　＃　Ｑ６　、容量Ｃ８２から成る回路もまったく
同じように動作するため、容量Ｃ８２０充電時の時定数
も制御信号ｌで可変できる。容量Ｃ８１と０８２は充放
電の位相が逆のため、第３図に示す回路全体では入力信
号の立上りと立下りの双方の遅延時間を同じように制御
することができる。それゆえこれを可変遅延回路の最小
単位である可変遅延ユニットとすることができる。

第３Ａ図は、第６図における各部信号の波形図である。

インバータエ１への入力信号が■に見られる如きパルス
波形であったとすると、インノ（−タ１１の出力（イン
バータエ２の入力）は、＠に見られるように、その立上
りが時間ｔだけ遅延し、立下りは遅延しない波形となる
。インバータＩ２の出力は、Ｏに見られるように、立上
りだけでなく、立下りも時間ｔだけ遅延し、ノくルス波
形全体として時間ｔだけ遅延した波形となる。

第４図は、第１図における可変時波数リング発振器１の
一構成例を示すブロック図で、複数の可変遅延ユニット
２２およびインバータ４１で構成されている。

す々わち、第４図において、可変遅延ユニット２２それ
自体は、すでに第３図を参照して説明したように、２個
のインバータから成るので、可変遅延ユニット２２を何
個縦続接続しても、奇数個のインバータにはならず、従
ってリング発振器は構成できない。そこでインバータ４
１を１個追加することにより奇数個のインバータ構成と
してリング発振器１を構成しているのである。可変遅延
ユニット２２における遅延時間は、第３図において制御
人力２５によりトランジスタＱ３＊　Ｑ６の可変抵抗を
調節して時定数を変えることにより変化し、従ってリン
グ発振器１の発振周波数も変化する。

次に本発明の第２実施例について説明する。

第５図は、本発明の第２の実施例を示すブロック図であ
る。同図において前述の図と同−Ｉａ能の部分について
は同一番号を付しである。第５図において、５１は基準
周波数源を示す。第１の実施例と本実施例との相違点は
、基準電圧源５０代わりに、基準周波数源５１とＦ−Ｖ
変換器６′を用いる点にある。Ｆ−Ｖ変換器６′には基
準周波数源５１からの周波数の安定した信号が入力され
ているのでその出力電圧もまた安定している。本実施例
はこの安定したＦ−Ｖ変換器５′の出力電圧を第１の実
施例における基準電圧ｖＲの代わりに用いる。動作・制
御方法等は第１の実施例とまったく同じなので説明はこ
れを省略し、以下では本実施例に特有の効果について説
明する。

ここではＦ−Ｖ変換器３および３′の変換感度の変動が
リング発振器１の発振周波数に及ぼす影響について第１
の実施例の場合との比較を行なう。

Ｆ−Ｖ変換器６の変換感度αがΔα（ただしΔαくα）
だけ変動し、Ｆ−Ｖ変換器３′の変換感度α′がΔα’
（＊だしΔα′くαつだけ変動した場合に、リング発振
器１の発振同波数がｆからΔｆだけ変動したとする。基
準局波数ｔ’　ｆ　Ｈ＋　基準電圧をｖＲとすれば第１
の実施例においては式（３）よりｆ＝Ｖｎ／α ｆ十Δｆ口ＶＲ／（α＋Δα）となるので Δｆ−（ｆ＋Δｆ）−ｆとなり α＋Δα−α なので Δα １Δｆｌ”Ｖｇ　・− α′ ｖＲΔα α　　α となる。上記式（４）より１Δｆ１　　　Δα ｆ　　　　　α となるのでΔｆはΔαの影響を直接受ける。一方本夾施
例におい工は、 ■Ｒ＝ｆＲα′ とおくことができるので、これと式（６）よりα′ ｆ　−−ｆ α　　８となり Δｆ−（ｆ＋Δｆ）−ｆとなる。

Ｆ−Ｖ変換器３と３′を同一回路構成かつ同一動作条件
とすれば変換感度の変動の傾向もほば等αΔα′−α′
Δα−０となるので、上記式（５）より Δｆ−〇になる。それゆえ本実施例ではリング発振器１の発振周
波数はＦ−Ｖ変換器６，６′の変換感度の変動の影響を
ほとんど受けない。したがって本実施例は第１の実施例
と比較して遅延回路の遅延時間の安定性の点でより優れ
ているという特黴をもつ。

次に本発明の＃１！６の実施例について説明する。

第６図は本発明の第６の実施例を示すブロック図である
。第６図において、６１は位相周波数比軟部（以下ＰＦ
Ｃと略称する）を示す。ＰＦＣ６１は入力信号の周波数
が等しい場合には入力信号間の位相差に比例した電圧を
発生し、入力信号の周波数が異なる場合には周波数の高
低に対応する電圧を発生するもので、例えば東芝製ＴＣ
５０８１などがこれに相当する。

本実施例は、第２の実施例におけるＦ−Ｖ変換器６，３
′および差動増幅器４の代わりにＰＦＣ６１を用い、リ
ング発振器１の発振周波数と基準周波数を比較する際に
第２の実施例で用い九Ｆ−Ｖ変換器で周波数に比例した
電圧を発生し、仁の電圧を差動増幅器で比較する方式で
はなく、直接、周波数の高低を比較できるＰＦＣを用い
る方式である。動作、制御方法等は第１．第２の実施例
とまったく同じなのでことでは説明を省略し、以下では
本実施例に特有の効果について説明する。

第２の実施例では前述した通り周波数の比較をＦ−Ｖ変
換器、差動増幅器等を用いたアナログ処理で行なってい
る。しかし一般にアナログ処理においては、温度ドリフ
トやオフセットの発生、雑音、ダイナミックレンジ等の
問題があり、高精度。

高安定度が必要な処理にはあまり適していない。

それに対して本実施例においては、周波数比較にディジ
タルＰＦＣを用いることがで！、その場合には周波数差
に対応する電圧に変換するのはＰＦＣの最終段なのです
べての処理をアナログ処理で行なうものに比べ上記の問
題の影響が低減できる。

したがって本実施例は第１．第２の実施例と比較してよ
り高精度、高安定度の制御に向くという特徴をもつ。

次に本発明の第４の実施例について説明する。

第７図は本発明の第４の実施例を示すブロック図である
。第７図において、７１は制御電圧７３によって変換感
度が可変できる様にされ九Ｆ−Ｖ変換器、７２は信号入
力、７３は制御入力（制御電圧）、７４は信号出力であ
る。第８図は第７図におけるＦ−Ｖ変換器７１の１構成
例を示すブロック図でおる。

第８図において、８１は排他的論理和を演算するだめの
論理ゲート回路（以下、ＦＯＲゲートと略称する）、８
２はローパスフィルタ（以下、ＬＰＦと略称する）、８
５は可変遅延エニット２２を縦続接続した可変遅延ユニ
ット群を示す。このＦ−Ｖ変換器７１の動作について第
９図に示す信号波形図を参照して説明する。

第９図は第８図に示した回路における各部信号波形図で
ある。

変換感度可変型Ｆ−Ｖ変換器７１の信号人カフ２に与え
られた信号ａ（周期Ｔのパルス波形）と可変遅延ユニッ
ト群８５により、信号ａよりも時間τだけ遅延した信号
すは、ＥＯＲゲート８１により排他的論理和演算が行な
われる。ＦＯＲゲート８１の出力として得られる信号Ｃ
は、ＥＯＲゲート８１の２人力信号の各レベルが一致し
ているトキにＬｏＷレベル、不一致のときにＨｌ　ｇｈ
レベルになる。従って第９図より明らかなように、信号
Ｃの周期は信号ａの周期Ｔと等しく、またＨ１ｇｈレベ
ルを持続する時間の長さは、可変遅延ユニット群８３に
おける遅延時間τの２倍になる。したがって信号Ｃのデ
ユーティ比をηとすると−りＱ− となる。Ｈ１ｇｈレベルのときの電圧をＶＣｃ、Ｌｏｗ
レベルのときの電圧を０．ＬＰＦ８２で信号Ｃを平滑化
した信号ｄの大きさを■。とすると■ｏ富ηＶＣＣ２τ ＝−ＶＣＣ一２τｆＶｃｃ　　　　　　　　　　　・・・・・・（
７）となる。

本実施例においては、変換感度可変型Ｆ−Ｖ変換器７１
には安定な基準周波数源５１からの信号が４えられてい
るので、その信号出カフ４の電圧Ｎｏは、可変遅延ユニ
ット２２の遅延時間に比例する。そこで本実施例では出
力電圧■。から遅延時間τを検出し、これを用いて遅延
時間τが安定になるように制御人カフ３を制御する。動
作、制御方法等は前記した他の実施例のそれと同じなの
で説明は省略する。

久に本発明の第５の実施例について説明する。

２６一第１０図は本発明の第５の実施例を示すブロック図であ
る。第１０図において、第７図におけるものと同じもの
には同じ符号を付しである。

第１０図においては、制御電圧７３によって変換感度が
可変できる様にされたＦ−Ｖ変換器が、７１のほか７１
′と２個設けられ、基準周波数源もそれに対応して５１
．５１’と２個設けられている。その代り、基準電圧源
５は除去されている。

第１１図は第１０図のＦ−Ｖ変換器７１における遅延時
間τと出力電圧■。との関係を示す特性図である。遅延
回路を用い九Ｆ−Ｖ変換器７１においては、遅延時間τ
が入力信号の周期Ｔｉ　（Ｔｉｍ−）と一致したときに
はＥＯＲゲートの２人ｌ力信号ａ、ｂ（第９図番照）は常に一致する。したかっ
て信号すの遅延時間Ｔはみかけ上０と等しくなり、その
ため■。−〇となる。またτ−−のと巻には信号ａ、ｂ
の値は逆になるため■。−ＶＣＣ号ａ、ｂの一致する期
間が長くなるため■。は減少する。以上がＴｉごとに周
期的に繰り返されるため出力電圧■。は第１１図に示す
様な三角波となる。

第７図で用いたＦ−Ｖ変換器７１は、τと■。

が比例する第１１図中の領域工の部分だけを用いたもの
で、これは通常のＦ−Ｖ変換器と動作は何らかわりがな
い。それに対し本実施例では領域工だけではなく、領域
Ｉ′および■も用いるようにしたものである。

基準周波数源５１からの基準周波数をｆｌ、周期をＴ１
とし、基準周波数源５１′からの基準周波数をＴ７、周
期をＴ２とし、Ｆ−Ｖ変換器７１の出力電圧を■１、遅
延時間をＴ１、Ｆ−ｖ変換器７１′の出力電圧を■７、
遅延時間をＴ２とし、例えば第１２図に示すように２つ
のＦ−Ｖ変換器７１．７１’の遅延時間−出力電圧特性
が異なるようにｆｌ、　Ｔ２を設定する。

例えば遅延時間がτ、′のＶ２＞Ｖｌ　の状態から、制
御入カフ　３（７３’）を変化させ遅延時間を増加する
と、■１は増加し、■２は減少するため、ある制御電圧
においてＶｌ−Ｖ２　　となり、そのときて＝τ９とな
る。またさらに遅延時間を増加するとτ９′のＶ２＜Ｖ
ｌの状態に々る。それゆえ■１−ｖ２となるように、す
なわちｖｌと■２の差が０となるように遅延時間を制御
すれば、常にτ−τいとなる。

したがって■１と■２の差を用い、これの絶対値が減少
する様に制御電圧を変化させるフィードバック制御系を
構成して遅延時間を制御すれば、τ４．τ２はτ、に安
定して制御される。したがってこの制御信号を可変遅延
回路の制御として用いれば安定した遅延時間が得られる
。

以上の様に本実施例も他の実施例と同様の動作。

制御方法によって遅延時間を安定に保つことができる。

なお本実施例の４１１Ｆ黴として、Ｐ点以外の■１−　
Ｔ２となる点、すなわちＱ、Ｒ，Ｓ、Ｔ、Ｕ点のいずれ
の点においても同様の原理で遅延時間を安定に制御でき
ることを挙げ得る。

なお本発明の第１から第５の実施例において説明に用い
た種々の回路は記載の回路に限るものではなく、記載し
た回路と同等の機能をもって動作するものであれば良い
ことは言うまでもない。すなわち信号系路に増幅器、バ
ッファ、減衰器等を設けても、また複数の可変遅延回路
を用いても基本的な動作には何ら変わることはない。ま
た回路の一部あるいは全部を集積回路中に設けることも
可能である。特に制御回路と可変遅延回路の内部に用い
られている可変遅延ユニットを同−集積回路上に構成し
九場合には、製造プロセス、回路定数、動作環境等を同
一にできるのでその特性はほとんど等しいものとなり、
遅延時間の制御をより正確に行なうことができる。また
基準電圧源、基準周波数源を集積回路内に設けても良い
。なお回路の説明においてはＣＭＯ８回路を例にとった
がバイポーラ回路、ＭＥＳＦＥＴ回路等でも同様の動作
を行なうことができる。また可変遅延ユニットの遅延時
間を変化する方法は、電源電圧を変化する１回路に流れ
る電流を変化する２回路内の抵抗値や静電容量等を変化
する２等の方法の何れでも良い。

〔発明の効果〕

以上、説明した様に、本発明によれば、遅延時間が部品
定数のばらつき、電源電圧の変動、周囲温度の変化等の
影響を受けることりなく、所望の遅延時間を精度良く安
定して得ることのできる遅延回路を提供できるという利
点がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図における可変遅延回路を示すブロック図、第
６図は第２図における可変遅延ユニットを示す回路図、
第３Ａ図は第６図における各部波形図、第４図は第１図
における可変時波数リング発振器を示すブロック図、第
５図は本発明の第２実施例を示すブロック図、第６図は
本発明の第６実施例を示すブロック図、第７図は本発明
の第４の実施例を示すブロック図、第８図は第７図にお
ける変換感度可変型Ｆ−Ｖ変換器を示すブロック図、第
９図は第８図に示したＦ−Ｖ変換器の各部信号波形図、
第１０図は本発明の第５０実施例を示すブロック図、第
１１図は第１０図のＦ−Ｖ変換器における遅延時間と出
力電圧の関係を示す特性図、第１２図はＦ−Ｖ変換器の
変換感度の一般定例を示す特性図、である。符号の説明１・・・・・・可変時波数リング発振器、２・・曲発振
周波数制御入力、３・・囲周波数−電圧変換器、４・・
・・・・差動増幅器、訃・・・・・基準電圧源、６・・
曲可変遅延回路、７・・・・・・遅延時間制御信号、８
・・・・・・入力信号、９・−・・・・出力信号、１ｏ
・・・・・・遅延時間制御信号、１１・・・・・・発振
出力、２２・・・・・・可変遅延ユニット、２３・・・
・・・入力信号、２４・・開田力信号、２５・・・・・
・制御信号、４１・・・・・・インバータ、５１・曲・
基準周波数源、６１・・・・・・位相周波数比較器、７
１・・・・・・変換感度可変の周波数−電圧変換器、７
２・・・・・・信号入力、７５・・・・・・制御入力、
７４・・・・・・信号出力、８１・・・・・・ＥＯＲゲ
−）、８２・・・・・・ローパスフィルタ、８６・・・
・・・可変遅延ユニット群。代理人　弁理士　並　木　昭　夫第　１　図薯　２　図第　３　因第３Ａ図噴　Ａ　図笥　５　図８　　賛四遥０ｉｒ　　　１１　　　　　　−ｍ層迎数　　　　−ｔｒｆ４１１几り　　　　　　　ゆ器（６）上１−．１０、−　　　　　　　　　　　１第　９　図嘉１０図第１１２第１２図

Claims

【特許請求の範囲】１、入力される遅延時間制御信号に応じてその遅延量を
可変制御される第１の可変遅延回路と、該可変遅延回路
の遅延量変化特性と同等の特性を持つ第２の遅延回路を
含み、該第２の遅延回路における遅延量変化に対応した
信号を出力し前記遅延時間制御信号として前記第１の可
変遅延回路へ入力する遅延時間制御信号発生回路と、か
ら成ることを特徴とする遅延回路。２、特許請求の範囲第１項記載の遅延回路において、前
記遅延時間制御信号発生回路は、前記第２の遅延回路に
より構成されその遅延量変化を発振周波数の変化として
表す可変時波数リング発振器と、該発振器の発振出力を
入力され電圧に変換して出力する周波数−電圧変換器と
、該周波数−電圧変換器からの出力電圧と或る基準電圧
とを入力されその誤差電圧を増幅して出力する誤差増幅
器と、該誤差増幅器の出力を入力され前記誤差電圧が零
になるように前記第２の遅延回路の遅延量ひいては発振
周波数を制御される前記可変周波数リング発振器と、か
ら成り、前記誤差増幅器の出力を遅延時間制御信号とし
て前記第１の可変遅延回路へ入力するようにしたことを
特徴とする遅延回路。３、特許請求の範囲第１項記載の遅延回路において、前
記遅延時間制御信号発生回路は、前記第２の遅延回路に
より構成されその遅延量変化を発振周波数の変化として
表す可変周波数リング発振器と、該発振器の発振出力を
入力され電圧に変換して出力する第１の周波数−電圧変
換器と、基準周波数発生源と、該発生源からの基準局波
数出力を入力され電圧に変換して出力する第２の周波数
−電圧変換器と、前記第１および第２の各周波数−電圧
変換器からの出力電圧を入力されその誤差電圧を増幅し
て出力する誤差増幅器と、該誤差増幅器の出力を入力さ
れ前記誤差電圧が零になるように前記第２の遅延回路の
遅延量ひいては発振周波数を制御される前記可変周波数
リング発振器と、から成り、前記誤差増幅器の出力を遅
延時間制御信号として前記第１の可変遅延回路へ入力す
るようにしたことを特徴とする遅延回路。４、特許請求の範囲第１項記載の遅延回路において、前
記遅延時間制御信号発生回路は、前記第２の遅延回路に
より構成されその遅延量変化を発振周波数の変化として
表す可変周波数リング発振器と、該発振器の発振周波数
出力と基準周波数源からの基準周波数出力とを入力され
両者の周波数差、位相差に比例した電圧を出力する位相
周波数比較器と、該比較器からの出力電圧を入力され該
出力電圧が零になるように前記第２の遅延回路の遅延量
ひいては発振周波数を制御される前記可変周波数リング
発振器と、から成り、前記比較器からの出力電圧を遅延
時間制御信号として前記第１の可変遅延回路へ入力する
ようにしたことを特徴とする遅延回路。５、特許請求の範囲第１項乃至第４項のうちの任意の一
つに記載の遅延回路において、前記可変周波数リング発
振器は、遅延回路としてのインバータを奇数個、ループ
状に接続することにより構成された発振器から成ること
を特徴とする遅延回路。６、特許請求の範囲第１項記載の遅延回路において、前
記遅延時間制御信号発生回路は、基準周波数源からの基
準周波数出力を入力されその変換感度を制御入力により
可変することのできる周波数−電圧変換器（以下、変換
感度可変可能の周波数−電圧変換器と云う）と、該変換
感度可変可能の周波数−電圧変換器からの出力電圧と或
る基準電圧とを入力されその誤差電圧を増幅して出力す
る誤差増幅器と、該誤差増幅器の出力電圧を制御入力と
して入力され前記誤差電圧が零になるように変換感度を
可変制御される前記変換感度可変可能の周波数−電圧変
換器と、から成り、前記誤差増幅器の出力電圧を遅延時
間制御信号として前記第１の可変遅延回路へ入力するよ
うにしたことを特徴とする遅延回路。７、特許請求の範囲第１項記載の遅延回路において、前
記遅延時間制御信号発生回路は、第１の基準周波数源か
らの第１の基準局波数出力を入力されその変換感度を制
御入力により可変することのできる第１の周波数−電圧
変換器（以下、第１の変換感度可変可能の周波数−電圧
変換器と云う）と、第２の基準周波数源からの第２の基
準周波数出力を入力されその変換感度を制御入力により
可変することのできる第２の周波数−電圧変換器（以下
、第２の変換感度可変可能の周波数−電圧変換器と云う
）と、前記第１および第２の各変換感度可変可能の周波
数−電圧変換器からの出力電圧を入力されその誤差電圧
を増幅して出力する誤差増幅器と、該誤差増幅器の出力
電圧を制御入力として入力され前記誤差電圧が零になる
ように変換感度を可変制御される前記第１および第２の
各変換感度可変可能の周波数−電圧変換器と、から成り
、前記誤差増幅器の出力電圧を遅延時間制御信号として
前記第１の可変遅延回路へ入力するようにしたことを特
徴とする遅延回路。８、特許請求の範囲第６項または第７項記載の遅延回路
において、前記変換感度可変可能の周波数−電圧変換器
は、可変遅延ユニットと、該遅延ユニットにより遅延さ
れた基準周波数出力と遅延されない基準周波数出力とを
入力されて論理演算を行う論理ゲート回路と、該ゲート
回路の出力を平滑化する平滑回路と、から成り、該平滑
回路の出力を前記誤差増幅器へ向けて出力すると共に、
前記誤差増幅器の出力電圧を前記可変遅延ユニットへそ
の遅延量制御入力としてフィードバック制御ループを構
成するようにしたことを特徴とする遅延回路。