TW201717546A - 調整時脈訊號中之工作周期的裝置與方法 - Google Patents

Abstract

本發明揭露一種裝置與方法。所述裝置與方法使得無線通訊裝置的時脈訊號能夠產生具有為50%的工作周期的振盪。所述裝置與方法使得在通電後能夠快速收斂至為50%的工作周期，且亦在環境溫度及電源供應波動的變化中提供工作周期的穩定性。所述裝置包括但不限於：緩衝器；第一反相器，電性耦合至緩衝器；第二反相器，電性耦合至第一反相器；以及差分積分器，其中第一反相器的第一輸出電性耦合至差分積分器的第一輸入，其中第二反相器的第二輸出電性耦合至差分積分器的第二輸入，且其中差分積分器的第三輸出電性耦合至緩衝器。

Description

調整時脈訊號中之工作周期的裝置與方法

本發明大體而言是有關於產生時脈訊號，且更具體而言是有關於一種調整時脈訊號中之工作周期的系統與方法。   [優先權] 本申請案主張於2015年11月3日在美國專利及商標局提出申請的美國臨時申請案第62/250274號、以及於2015年11月6日在美國專利及商標局提出申請的美國臨時申請案第62/251842號的優先權，所述美國臨時申請案中的每一者的內容倂入本案供參考。

晶體振盪器（例如，溫度補償晶體振盪器（temperature compensated crystal oscillator，TCXO））為典型射頻積體電路（radio frequency integrated circuit，RFIC）內的各種鎖相回路（phase-locked loop，PLL）提供參考頻率，並為各種處理器提供時脈。該些鎖相回路是用於例如Wi-Fi、蜂巢式技術、全球導航衛星系統（global navigation satellite system，GNSS）及藍牙等無線電技術的必要區塊。

隨著通訊系統的演進，需要開發出極低雜訊鎖相回路，以合成在無線電發射機及/或接收機中使用的極低雜訊本地振盪器訊號。鎖相回路的較高參考頻率一般而言會提高鎖相回路的相雜訊（phase noise）。因此，期望能夠選擇使用晶體振盪器頻率的兩倍作為鎖相回路的參考時脈。參考時脈通常由倍頻電路實作，所述倍頻電路可為鎖相回路的一部分或位於鎖相回路外部並使用參考時脈的上升邊緣及下降邊緣兩者。對於此類應用，重要的是使倍頻電路具有盡可能接近對稱的或工作周期為50%的輸入時脈。此會降低來自倍頻電路的倍頻輸出中不期望的次諧波（sub-harmonic）的位準。

本發明旨在解決上述問題及缺點，並至少提供以下闡述的優點。

根據本發明的態樣，提供一種裝置，所述裝置包括但不限於：緩衝器；第一反相器，電性耦合至所述緩衝器；第二反相器，電性耦合至所述第一反相器；以及差分積分器，其中所述第一反相器的第一輸出電性耦合至所述差分積分器的第一輸入，其中所述第二反相器的第二輸出電性耦合至所述差分積分器的第二輸入，且其中所述差分積分器的第三輸出電性耦合至所述緩衝器。

根據本發明的另一態樣，提供一種方法，所述方法包括但不限於以下步驟：基於將時脈訊號提供至緩衝器而產生經緩衝時脈訊號；基於將所述經緩衝時脈訊號提供至第一反相器而產生第一時脈訊號；基於將所述第一時脈訊號提供至第二反相器而產生第二時脈訊號；基於將所述第一時脈訊號的第一電壓位準及所述第二時脈訊號的第二電壓位準提供至差分積分器而自所述差分積分器產生輸出訊號；以及基於將來自所述差分積分器的所述輸出訊號提供至所述緩衝器而偏置所述緩衝器的臨限值。

現在，將參照其中顯示本發明各實施例的附圖來更充分地闡述本發明。然而，本發明可實施為諸多不同形式，而不應被視為僅限於本文中所述的實施例。更確切而言，提供該些實施例是為了使本發明的揭露內容透徹及完整，並向熟習此項技術者充分傳達所述裝置及方法的範圍。在附圖中，為清晰起見，可誇大層及區域的尺寸及相對尺寸。通篇中相同的參考編號指示相同的元件。

應理解，當一元件被稱為「連接」或「耦合」至另一元件時，所述元件可直接連接或耦合至所述另一元件，抑或可存在中間元件。相反，當一元件被稱為「直接連接」或「直接耦合」至另一元件時，則不存在中間元件。本文中所用的用語「及/或」包括但不限於相關列出項中的一或多個項的任意及所有組合。

應理解，儘管本文中可能使用用語「第一」、「第二」等來描述各種元件，然而該些元件不應受限於該些用語。該些用語僅用於區分各個元件。舉例而言，第一訊號可被稱為第二訊號，且類似地，第二訊號可被稱為第一訊號。

本文所用用語僅用於描述特定實施例，而並非旨在限制本發明裝置及方法。除非上下文中清楚地另外指明，否則本文所用的單數形式「一（a、an）」及「所述（the）」旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包括（comprises、comprising）」及/或「包含（includes、including）」時，是用於指明所述特徵、區域、整數、步驟、操作、元件、及/或組件的存在，但不排除一或多個其他特徵、區域、整數、步驟、操作、元件、組件及/或其群組的存在或添加。

除非另外定義，否則本文所用的全部用語（包括技術及科學用語）的含意皆與本發明裝置及方法所屬技術領域中的通常知識者所通常理解的含意相同。更應理解，該些用語（例如在常用辭典中所定義的用語）應被解釋為具有與其在相關技術的上下文及/或本說明中的含意一致的含意，且除非本文中進行明確定義，否則不應將其解釋為具有理想化或過於正式的意義。

行動無線通訊裝置中的頻率合成器通常由參考時脈供應。參考時脈具有唯一的振盪頻率、穩定度、溫度漂移（temperature drift）、功率消耗及工作周期。參考時脈向頻率合成器、同時亦向包括處理器、記憶體區塊及通訊區塊在內的多個功能區塊提供穩定的時脈訊號。使用倍頻電路來產生兩倍的參考時脈頻率以用作高效能合成器的較高頻率參考常常是可取的。為了使倍頻電路運作良好，輸入至倍頻電路的參考時脈或輸入時脈必須盡可能接近對稱或具有為50%的工作周期。商用溫度補償晶體振盪器通常具有介於45%至55%範圍內的工作周期。本發明系統及方法控制並修改參考時脈的工作周期以達成盡可能接近50%的工作周期。

圖1是根據本發明的實施例，用於控制參考時脈的工作周期的示例性系統的示意圖。振盪器110將例如晶體時脈（crystal clock）等頻率源提供至振盪器輸入緩衝器114。振盪器110通常位於包括但不限於圖1中所示其餘組件的積體電路（integrated circuit，IC）外部。舉例而言，振盪器110是在寬的溫度範圍內具有極穩定的頻率的溫度補償晶體振盪器。在本發明的實施例中，振盪器110可不具有溫度補償。振盪器110經由電容器112而電容性耦合至振盪器輸入緩衝器114。根據本發明的實施例，振盪器輸入緩衝器114是在其輸入引腳與輸出引腳之間具有大的電阻器的反相器。振盪器輸入緩衝器114的輸出時脈被供應至緩衝器116（例如，互補金屬氧化物半導體（CMOS）緩衝器）。緩衝器116使振盪器輸入緩衝器114的輸出時脈的邊緣銳化（sharpen），即減少輸出時脈的上升時間（rise time）及下降時間（fall time）。振盪器輸入緩衝器114使被輸入至振盪器輸入緩衝器114的輸入訊號反相。應理解，緩衝器116可包括偶數個反相器以使振盪器輸入緩衝器114的輸出時脈的邊緣銳化，而此並不背離本發明的範圍。在通電時，或在不作出任何校正的情況下，自緩衝器116輸出並進入反相器118的經緩衝時脈的工作周期可根據以下因素而在45%至55%範圍內變化，所述因素包括：振盪器110不對稱性、振盪器輸入緩衝器114不對稱性及緩衝器116不對稱性、以及在自振盪器110至反相器118的電路路徑中的寄生阻抗的影響。

本發明的實施例提供一種能夠將時脈訊號的工作周期校正為盡可能接近50%的電路。為了調整由反相器120輸出的參考時脈（CLKB）的工作周期，利用差分積分器隨時間對反相器118的輸出與反相器120的輸出的差進行積分。差分積分器包括但不限於差分放大器124、電阻器126、電容器130、電阻器128及電容器132。經積分的差訊號（difference signal）出現於差分放大器124的輸出處，且用以經由電阻器122而調整振盪器輸入緩衝器114的臨限值。負回授迫使反相器118的直流（direct-current，DC）電壓與反相器120的直流電壓的差變為零。若反相器118的CLKA處的直流電壓與反相器120的CLKB處的直流電壓的差偏離零，則差分積分器在差分積分器的輸出處產生電壓，所述電壓使得振盪器輸入緩衝器114的臨限值沿著將CLKA處的直流電壓與CLKB處的直流電壓的差降低至零的方向變化。當CLKA處的直流電壓與CLKB處的直流電壓的差為零時，訊號CLKA與CLKB具有同一直流電壓位準，此種情形僅在CLKA的工作周期及CLKB的工作周期皆為50%時方為可能的。任何為非50%的工作周期皆將導致CLKA與CLKB具有不同的直流電壓位準。CLKA與CLKB具有緊密匹配的上升時間及下降時間，因此若CLKA與CLKB具有相同的直流電壓位準，則其亦具有相同的工作周期。反相器118及反相器120的匹配的上升時間及下降時間是藉由匹配該些反相器的實體設計與由該些反相器所見的輸出阻抗而獲得。

在反相器118的輸出處的CLKA及在反相器120的輸出處的CLKB各自具有直流電壓位準。所述直流電壓位準是CLKA及CLKB處的時脈訊號的工作周期的量度。CLKB是CLKA的反相時脈訊號。舉例而言，若CLKA具有為40%的工作周期，則CLKB具有為60%的工作周期，且CLKA處的直流電壓位準與CLKB處的直流電壓位準不相同。假定反相器118及反相器120的供應電壓是VDD，且反相器118的邏輯輸出及反相器120的邏輯輸出是自0伏特至VDD。若CLKA具有為40%的工作周期，則CLKA處的直流電壓位準是0.4*VDD，且CLKB處的直流電壓是0.6*VDD。若CLKA的工作周期與CLKB的工作周期皆為50%，則CLKA處的直流電壓位準與CLKB處的直流電壓位準相同，即為0.5*VDD。

在本發明的實施例中，對匹配的反相器118與反相器120的輸出中的差進行的積分是由差分積分器達成，所述差分積分器由差分放大器124、電阻器126、電阻器128、電容器130及電容器132製成。RC電路的匹配（電阻器126及電容器130對電阻器128及電容器132的匹配）儘管不是至關重要的，但亦是藉由匹配一或多個相應電阻器及電容器的實體設計而達成。被選擇用來對反相器118及反相器120的輸出進行積分的RC時間常數是振盪器110的基本頻率的函數。在本發明的實施例中，對於基本頻率為26百萬赫茲的振盪器110，電容器130及132的值可為10微微法拉，而電阻器126及128的值可為數十萬歐姆。

反相器118的輸出電壓與反相器120的輸出電壓的差被供應至差分放大器124。差分放大器124的輸出是反相器118的CLKA與反相器120的CLKB之間的直流電壓的差的積分值。由於差分放大器124的高直流增益，CLKA與CLKB處的直流電壓的任意差皆將差分放大器124的輸出驅動至差分放大器124的電壓供應軌條（voltage supply rail）。若各自匹配的反相器118及120的輸出處的CLKA及CLKB的工作周期是50%，則反相器118的輸出訊號的直流電壓值與反相器120的輸出訊號的直流電壓值相同，且其差為零。施加至差分放大器124的輸入的零伏特的差產生穩定的直流輸出電壓。所述穩定的直流輸出電壓未經軌條傳送至差分放大器124的電壓供應中的任一者。在本發明的實施例中，差分放大器124具有有助於包括低直流偏移、高直流增益及低帶寬在內的電路總體準確度的屬性。在本發明的實施例中，差分放大器124可具有低於1毫伏特的直流偏移、80分貝的直流增益、以及5百萬赫茲的單位增益帶寬（unity gain bandwidth）。

本發明的實施例提供一種用於修改時脈訊號的工作周期的電路，並提供一種將時脈訊號的工作周期修改成盡可能接近50%的電路。如上所述，若自各反相器118及120輸出的CLKA及CLKB的工作周期是50%，則差分放大器124的輸出處於穩定的直流電壓且未經軌條傳送至差分放大器124的電壓供應。當自反相器118及120輸出的工作周期自50%發生變化時，差分放大器124的輸出將變化以迫使工作周期成為50%。

在本發明的實施例中，差分放大器124的輸出被供應回至振盪器輸入緩衝器114的輸入，以校正工作周期並收斂於具有為50%的工作周期的時脈訊號上。差分放大器124的輸出被經由電阻器122供應回至振盪器輸入緩衝器114。自差分放大器124被供應回至振盪器輸入緩衝器114的訊號被用作偏置訊號以改變振盪器輸入緩衝器114的開關臨限值。進入振盪器輸入緩衝器114的時脈訊號的旋轉率（slew rate）並非為無限快的，且時脈訊號的上升時間及下降時間通常介於數奈秒的範圍內。隨著振盪器輸入緩衝器114的開關臨限值因自差分放大器124的偏置而變化，振盪器輸入緩衝器114的輸出發生切換的時間出現變化，因此使得振盪器輸入緩衝器114的輸出處的工作周期變化。

在本發明的實施例中，振盪器110提供處於其基本頻率的時脈訊號以及可能不等於50%的工作周期。時脈訊號傳播經過振盪器輸入緩衝器114、緩衝器116、反相器118及反相器120。由差分放大器124、電阻器126、電容器130、電阻器128及電容器132隨時間對自反相器118輸出的CLKA處的直流電壓位準與自反相器120輸出的CLKB處的直流電壓位準之間的差進行積分。自差分放大器124輸出的臨限偏置訊號因反相器118及120的輸出的工作周期不為50%而沿正方向或負方向變化。所述方向取決於所述差是正的還是負的，此相同於所述工作周期是高於50%還是低於50%。差分放大器124輸出將用於校正CLKB的工作周期的臨限偏置訊號提供至振盪器輸入緩衝器114。此回授過程迫使CLKB的工作周期盡可能接近50%。在本發明的實施例中，時脈訊號將在50微秒內收斂於為50%的工作周期。

在本發明的實施例中，元件110至132利用互補金屬氧化物半導體製程而彼此緊密靠近地製作於同一晶粒上，以減少可能會將錯誤引入至工作周期校正電路中的寄生阻抗及雜訊。

圖2是根據本發明的實施例，用於控制參考時脈的工作周期的另一系統的示意圖。振盪器210經由電容器212將例如參考時脈等頻率源提供至振盪器輸入緩衝器214。振盪器210可為溫度補償晶體振盪器、晶體振盪器或另一時脈源。振盪器210的頻率可隨溫度變化，變化量取決於所用振盪器的類型。振盪器輸入緩衝器214將振盪器210的輸出放大為時脈訊號。根據本發明的實施例，振盪器輸入緩衝器214是在其輸入引腳與輸出引腳之間具有大的電阻器的反相器。振盪器輸入緩衝器214的輸出被供應至緩衝器216，緩衝器216放大時脈訊號以使隨後被遞送至反相器218及220的時脈訊號的邊緣銳化。在不自本申請案中所述的工作周期回路作出任何校正的情況下，進入反相器218的經緩衝時脈訊號的工作周期可根據以下因素在45%至55%的範圍內變化，所述因素包括：振盪器210不對稱性、振盪器輸入緩衝器214不對稱性及緩衝器216不對稱性、以及在自振盪器210至反相器220的電路路徑中的寄生阻抗的影響。

本發明提供一種能夠將時脈訊號的工作周期校正至50%的電路。藉由差分積分器226對反相器218的輸出電壓與反相器220的輸出電壓的差進行積分，以上已參照圖1對差分積分器226的運作原理進行了闡述。若工作周期不為50%，則在CLKA處的直流電壓位準與CLKB處的直流電壓位準之間存在差，且差分積分器226產生依所述差是正的還是負的或依工作周期高於50%還是低於50%而上升或下降的輸出。然後經由電阻器222將差分積分器226的輸出施加至振盪器輸入緩衝器214，以調整振盪器輸入緩衝器214的臨限值。由於振盪器210的上升時間及下降時間並非為無限快的，因此振盪器輸入緩衝器214的臨限值的變化具有改變振盪器輸入緩衝器214的輸出處的工作周期的效果。因此，當回授回路閉合時，負回授會感測CLKA處的直流電壓位準與CLKB處的直流電壓位準的差，並驅動所述差變為零。由於CLKA及CLKB具有極快且匹配良好的上升時間及下降時間，因此在CLKA與CLKB處的兩個電壓的直流值僅在工作周期恰好為50%時相等。

由差分積分器226進行對匹配的反相器218及220的輸出的積分。差分積分器226利用如圖1中所述的RC電路來隨時間對時脈訊號CLKB進行積分。如以上參照圖1所闡述，差分積分器226提供偏置訊號以改變振盪器輸入緩衝器214的開關臨限值。將振盪器輸入緩衝器214的開關臨限值進行偏置會改變時脈訊號CLKB的工作周期。在系統通電時，開關232閉合且開關234斷開，藉此使得差分積分器226能夠控制開關臨限值並將時脈訊號CLKB的工作周期收斂至50%。在工作周期收斂至50%的穩定狀態之後，對臨限偏置訊號進行量測。

在本發明的實施例中，藉由將來自差分積分器226的輸出的臨限偏置訊號提供至電壓比較器224的第一輸入、並將數位-類比轉換器（digital-to-analog converter，DAC）228的輸出提供至電壓比較器224的第二輸入而進行臨限偏置量測。舉例而言，數位-類比轉換器228包括但不限於8位元R-2R電阻器梯（resistor ladder）。處理器238執行使數位-類比轉換器228循環遍曆所有可能值的程式碼。由於電壓比較器224的第一輸入是直流值，因此循環遍曆數位-類比轉換器228的所有數位-類比轉換器值會依數位-類比轉換器228的輸出高於還是低於電壓比較器224的第一輸入處的臨限偏置訊號而在電壓比較器224的輸出處產生高電壓或低電壓。處理器238執行程式碼，所述程式碼搜索會使電壓比較器224自高切換為低（或自低切換為高，取決於搜索進行的方向）的數位-類比轉換器值。在觀察到電壓比較器224的輸出處出現轉變時的數位-類比轉換器碼將為使數位-類比轉換器228的輸出處的電壓最接近差分積分器226的輸出的碼。處理器238儲存此值並亦將此值提供至數位-類比轉換器230。舉例而言，數位-類比轉換器230包括但不限於8位元R-2R電阻器梯。根據本發明的實施例，數位-類比轉換器230及數位-類比轉換器228可為相同組件，在此種情形中，進入開關234的電壓相同於進入電壓比較器224的電壓。

在完成先前所述的校準程序之後，開關234閉合且開關232斷開。數位-類比轉換器230經由電阻器222將穩定狀態臨限偏置訊號提供至振盪器輸入緩衝器214，電阻器222維持時脈訊號的為50%的工作周期，同時消除來自工作周期回路的雜訊成分。在校準之後，差分積分器226及電壓比較器224亦可被斷電以節省電力。

在本發明的實施例中，元件210至238利用互補金屬氧化物半導體製程而彼此緊密靠近地製作於同一晶粒上，以減少可能會將錯誤引入至電路中的寄生阻抗及雜訊。

儘管已參照本發明的某些實施例具體示出並闡述了本發明，但此項技術中具有通常知識者將理解，在不背離本發明所述裝置及方法的由以下申請專利範圍及其等效範圍界定的精神及範圍的條件下，可對本發明作出形式及細節上的各種變化。

110‧‧‧振盪器/元件
112‧‧‧電容器/元件
114‧‧‧振盪器輸入緩衝器/元件
116‧‧‧緩衝器/元件
118‧‧‧反相器/元件
120‧‧‧反相器/元件
122‧‧‧電阻器/元件
124‧‧‧差分放大器/元件
126‧‧‧電阻器/元件
128‧‧‧電阻器/元件
130‧‧‧電容器/元件
132‧‧‧電容器/元件
210‧‧‧振盪器/元件
212‧‧‧電容器/元件
214‧‧‧振盪器輸入緩衝器/元件
216‧‧‧緩衝器/元件
218‧‧‧反相器/元件
220‧‧‧反相器/元件
222‧‧‧電阻器/元件
224‧‧‧電壓比較器/元件
226‧‧‧差分積分器/元件
228‧‧‧數位-類比轉換器/元件
230‧‧‧數位-類比轉換器/元件
232‧‧‧開關/元件
234‧‧‧開關/元件
238‧‧‧處理器/元件
CLKA‧‧‧訊號
CLKB‧‧‧訊號/參考時脈/時脈訊號

藉由結合附圖閱讀以下詳細說明，本發明的上述及其他態樣、特徵及優點將變得更加顯而易見，在附圖中： 圖1是根據本發明的實施例，用於控制參考時脈的工作周期的示例性系統的示意圖。 圖2是根據本發明的另一實施例，用於控制參考時脈的工作周期的另一示例性系統的示意圖。

110‧‧‧振盪器/元件

112‧‧‧電容器/元件

114‧‧‧振盪器輸入緩衝器/元件

116‧‧‧緩衝器/元件

118‧‧‧反相器/元件

120‧‧‧反相器/元件

122‧‧‧電阻器/元件

124‧‧‧差分放大器/元件

126‧‧‧電阻器/元件

128‧‧‧電阻器/元件

130‧‧‧電容器/元件

132‧‧‧電容器/元件

CLKA‧‧‧訊號

CLKB‧‧‧訊號/參考時脈/時脈訊號

Claims (20)

1. 一種裝置，包括： 緩衝器； 第一反相器，電性耦合至所述緩衝器， 第二反相器，電性耦合至所述第一反相器；以及 差分積分器， 其中所述第一反相器的第一輸出電性耦合至所述差分積分器的第一輸入， 其中所述第二反相器的第二輸出電性耦合至所述差分積分器的第二輸入，且 其中所述差分積分器的第三輸出電性耦合至所述緩衝器。
2. 如申請專利範圍第1項所述的裝置，其中所述第一反相器及所述第二反相器具備具有匹配的上升時間及下降時間的輸出。
3. 如申請專利範圍第1項所述的裝置，其中利用電阻性組件及電容性組件而對來自所述第一反相器及所述第二反相器的所述第一輸出及所述第二輸出進行積分。
4. 如申請專利範圍第1項所述的裝置，其中所述裝置產生工作周期為近似50%的時脈訊號。
5. 如申請專利範圍第1項所述的裝置，其中量測來自所述差分積分器的所述第三輸出，並將量測值儲存於記憶體中。
6. 如申請專利範圍第1項所述的裝置，其中藉由自第一數位-類比轉換器提供偏置電壓而降低所述緩衝器中的電雜訊，所述偏置電壓是藉由將所述差分積分器的所述第三輸出與第二數位-類比轉換器的輸出進行比較而產生。
7. 如申請專利範圍第4項所述的裝置，其中提供所述時脈訊號作為倍頻電路的輸入。
8. 如申請專利範圍第7項所述的裝置，其中所述倍頻電路為通訊電路中的頻率合成器提供較高的參考頻率。
9. 如申請專利範圍第8項所述的裝置，其中所述通訊電路在行動電子裝置中提供無線通訊。
10. 一種方法，包括： 基於將時脈訊號提供至緩衝器而產生經緩衝時脈訊號； 基於將所述經緩衝時脈訊號提供至第一反相器而產生第一時脈訊號； 基於將所述第一時脈訊號提供至第二反相器而產生第二時脈訊號； 基於將所述第一時脈訊號的第一電壓位準及所述第二時脈訊號的第二電壓位準提供至差分積分器而自所述差分積分器產生輸出訊號；以及 基於將來自所述差分積分器的所述輸出訊號提供至所述緩衝器而偏置所述緩衝器的臨限值。
11. 如申請專利範圍第10項所述的方法，其中所述時脈訊號是自晶體振盪器產生。
12. 如申請專利範圍第10項所述的方法，其中所述緩衝器、所述差分積分器、所述第一反相器及所述第二反相器製作於單個半導體晶粒上。
13. 如申請專利範圍第10項所述的方法，其中所述第一反相器及所述第二反相器具備具有匹配的上升時間及下降時間的輸出。
14. 如申請專利範圍第10項所述的方法，其中利用電阻性組件及電容性組件而對來自所述第一反相器及所述第二反相器的輸出進行積分。
15. 如申請專利範圍第10項所述的方法，其中所述第二時脈訊號具有為近似50%的工作周期。
16. 如申請專利範圍第10項所述的方法，其中量測來自所述差分積分器的所述輸出訊號，並將量測值儲存於記憶體中。
17. 如申請專利範圍第10項所述的方法，其中所述差分積分器具有至少60分貝的增益、小於10毫伏特的直流偏移、以及小於5百萬赫茲的單位增益帶寬。
18. 如申請專利範圍第15項所述的方法，其中提供所述第二時脈訊號作為倍頻電路的輸入。
19. 如申請專利範圍第18項所述的方法，其中所述倍頻電路為通訊電路中的頻率合成器提供較高的參考頻率。
20. 如申請專利範圍第19項所述的方法，其中所述通訊電路在行動電子裝置中提供無線通訊。