CN106656122A - 用于调节时钟信号中的占空比的装置和方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004891 communication Methods 0.000 claims abstract description 6
- 230000003139 buffering effect Effects 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000010355 oscillation Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 12
- 238000012937 correction Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000003381 stabilizer Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
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Abstract
提供一种用于调节时钟信号中的占空比的装置和方法。公开一种装置和方法。所述装置和方法允许无线通信装置的时钟信号产生具有50％的占空比的振荡。所述装置和方法允许在上电后快速地收敛于50％的占空比，并且还在外界温度和电源波动的变化期间，提供稳定的占空比。所述装置包括(但不限于)：缓冲器；第一反相器，电连接到缓冲器；第二反相器，电连接到第一反相器；差分积分器，其中，第一反相器的第一输出电连接到差分积分器的第一输入，其中，第二反相器的第二输出电连接到差分积分器的第二输入，其中，差分积分器的第三输出电连接到缓冲器。
Description
本申请要求分别于2015年11月3日和2015年11月6日提交到美国专利商标局的第62/250,274号美国临时专利申请和第62/251,842号美国临时专利申请的优先权，每个美国临时专利申请的内容通过引用包含于此。
技术领域
本公开总体上涉及生成时钟信号，更具体地讲，涉及一种用于调节时钟信号中的占空比的系统和方法。
背景技术
晶体振荡器(诸如，温度补偿晶体振荡器(TCXO))向典型的射频集成电路内的各种锁相环(PLL)提供参考频率，也向各种处理器提供时钟。这些PLL对无线电设备(诸如，Wi-Fi、蜂窝、全球导航卫星系统(GNSS)和蓝牙)来说是必需的块。
随着通信系统发展，存在开发极低噪声的PLL以合成在无线电设备的发射器和/或接收器中使用的极低噪声的本地振荡器信号的需求。用于PLL的更高的参考频率通常会提高PLL的相位噪声。因此，期望具有将两倍的晶体振荡器频率用作针对PLL的参考时钟的选择。一般通过可以是PLL的部分或在PLL的外部的倍频电路使用参考时钟的上升沿和下降沿二者来实现参考时钟。针对这样的应用，倍频电路具有尽可能接近于对称的占空比或50％的占空比的输入时钟是重要的。这降低了从倍频电路输出的倍频中的不必要的子谐波的水平。
发明内容
本公开已经解决了上面的问题和缺点，并至少提供下面描述的优点。
根据本公开的一方面，提供一种装置，包括(但不限于)：缓冲器；第一反相器，电连接到缓冲器；第二反相器，电连接到第一反相器；差分积分器，其中，第一反相器的第一输出电连接到差分积分器的第一输入，其中，第二反相器的第二输出电连接到差分积分器的第二输入，其中，差分积分器的第三输出电连接到缓冲器。
根据本公开的另一方面，提供一种方法，包括(但不限于)以下步骤：基于将时钟信号提供给缓冲器，来生成缓冲的时钟信号；基于将缓冲的时钟信号提供给第一反相器，来生成第一时钟信号；基于将第一时钟信号提供给第二反相器，来生成第二时钟信号；基于将第一时钟信号的第一电压电平和第二时钟信号的第二电压电平提供给差分积分器，从差分积分器生成输出信号；基于将来自差分积分器的输出信号提供给缓冲器，偏置缓冲器的阈值。
附图说明
从下面结合附图进行的详细描述，本公开的上述和其他方面、特征和优点将变得更加清楚，其中：
图1是根据本公开的实施例的用于控制参考时钟的占空比的示例性系统的示意图；
图2是根据本公开的另一实施例的用于控制参考时钟的占空比的另一示例性系统的示意图。
具体实施方式
现在，以下将参照示出本公开的实施例的附图对本公开进行更加完整地描述。然而，可以很多不同的形式来实现本公开，并且本公开不应该被解释为受限于在此阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完全的，并将装置和方法的范围完整地传达给本领域技术人员。在附图中，为了清晰，可夸大层和区域的大小和相对大小。相同的参考标号始终表示相同的元件。
将理解，当元件被称为“连接”或者“结合”到另一元件时，该元件可被直接地连接到或者结合到该另一元件，或者可存在中间元件。相反，当元件被称为“直接地连接”或者“直接地结合”到另一元件时，不存在中间元件。如这里所使用的术语“和/或”包括(但不限于)一个或多个相关所列项的任意或全部组合。
将理解，尽管术语第一、第二和其他术语可在这里用于描述各种元件，但是这些元件不应被这些术语所限制。这些术语仅用于将一个元件与另一元件进行区分。例如，第一信号可被称为第二信号，类似地，第二信号可被称为第一信号。
这里使用的术语仅是为了描述特定的实施例的目的，而不意图限制本装置和方法。除非上下文另有清楚地指示，否则如这里使用的单数形式也意图包括复数形式。还将理解，当在本说明书中使用术语“包括”和/或“包含”时，表明存在叙述的特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本装置和方法所属领域的普通技术人员普遍理解的含义相同的含义。还将理解，除非在这里明确地定义，否则术语(诸如，在通用字典中定义的术语)应该被解释为具有与它们在相关领域和/或本说明书的上下文中的含义一致的含义，而不被理想化或过于正式地解释。
通常由参考时钟提供移动无线通信装置内的频率合成器。参考时钟具有独特的振荡频率、稳定度、温度漂移、功耗和占空比。参考时钟将稳定的时钟信号提供到频率合成器，并且还将稳定的时钟信号提供到包括处理器、存储器和通信块的多个功能块。通常期望使用倍频电路生成两倍的参考时钟频率，以用作用于高性能合成器的更高的频率参考。为了使倍频电路良好运行，用于倍频电路的参考时钟或输入时钟必须尽可能的接近于对称的占空比或具有50％的占空比。商业TCXO一般具有范围为45％至55％的占空比。本系统和方法控制并且修改参考时钟的占空比，以获得尽可能接近于50％的占空比。
图1是根据本公开的实施例的用于控制参考时钟的占空比的示例性系统的示意图。振荡器110将频率源(诸如，晶体时钟)提供到振荡器输入缓冲器114。振荡器110通常在包括(但不限于)图1中示出的其他组件的集成电路(IC)的外部。例如，振荡器110是在大范围的温度上具有极稳定的频率的TCXO。在本公开的一个实施例中，振荡器110可能没有温度补偿。振荡器110通过电容器112电容性地连接到振荡器输入缓冲器114。根据本公开的实施例，振荡器输入缓冲器114是在它的输入引脚与输出引脚之间具有大电阻的反相器。振荡器输入缓冲器114的输出时钟被提供到缓冲器116(例如，CMOS缓冲器)。缓冲器116锐化振荡器输入缓冲器114的输出时钟的边沿，即降低输出时钟的上升时间和下降时间。振荡器输入缓冲器114将输入信号反相到缓冲器116。应理解，在不脱离本公开的范围的情况下，缓冲器116可包括用于锐化振荡器输入缓冲器114的输出时钟的边沿的偶数个反相器。在上电时，或在没有任何校正时，根据包括振荡器110不对称、振荡器输入缓冲器114不对称、缓冲器116不对称以及从振荡器110至反相器118的电路路径内的寄生阻抗的影响的因素，从缓冲器116输出并进入反相器118的缓冲的时钟的占空比可在45％至55％的范围内变化。
本公开的实施例提供一种能够将时钟信号的占空比校正为尽可能地接近于50％的电路。为了调节由反相器120输出的参考时钟(CLKB)的占空比，使用差分积分器随时间对反相器118的输出与反相器120的输出的差进行积分。差分积分器包括(但不限于)差分放大器124、电阻器126、电容器130、电阻器128和电容器132。积分的差信号出现在差分放大器124的输出处，并且通过电阻器122被用于调节振荡器输入缓冲器114的阈值。负反馈使得反相器118的直流(DC)电压与反相器120的直流电压的差为零。如果在反相器118和反相器120各自的CLKA和CLKB的DC电压的差偏离零，则差分积分器在差分积分器的输出处生成电压，该电压使得振荡器输入缓冲器114的阈值沿着为了将CLKA与CLKB的DC电压的差减小为零这样的方向改变。当CLKA与CLKB的DC电压的差为零时，信号CLKA和信号CLKB具有相同的DC电压电平，并且只有在CLKA的占空比和CLKB的占空比均为50％时才可能。任何非50％的占空比将造成CLKA和CLKB具有不同的DC电压电平。CLKA和CLKB具有紧密匹配的上升时间和下降时间，从而如果它们具有相同的DC电压电平，则它们可具有相同的占空比。通过将反相器的物理设计与反相器所见的输出阻抗进行匹配，来获得反相器118和反相器120的匹配的上升时间和下降时间。
反相器118和反相器120各自输出处的CLKA和CLKB均具有DC电压电平。DC电压电平是CLKA和CLKB的时钟信号的占空比的测量。CLKB是CLKA的反相的时钟信号。例如，如果CLKA具有40％的占空比，则CLKB具有60％的占空比，并且CLKA和CLKB的DC电压电平不相同。假设用于反相器118和反相器120的电源电压是VDD，并且反相器118和反相器120的逻辑输出从0V到VDD。如果CLKA具有40％的占空比，则CLKA的DC电压电平是0.4×VDD，CLKB的DC电压是0.6×VDD。如果CLKA和CLKB的占空比均为50％，则CLKA和CLKB的DC电压电平相同，即，均为0.5×VDD。
在本公开的实施例中，通过由差分放大器124、电阻器126、电阻器128、电容器130和电容器132组成的差分积分器，来获得匹配的反相器118和反相器120的输出的差的积分。虽然不是关键的，但是还可通过将一个或多个各自的电阻器和电容器的物理设计进行匹配，来获得RC电路(电阻器126和电容器130与电阻器128和电容器132相对)的匹配。被选择为对反相器118和反相器120的输出进行积分的RC时间常数是振荡器110的基本频率的函数。在本公开的一个实施例中，针对具有26MHZ的基本频率的振荡器110，电容器130和电容器132的值可以是10微微法，电阻器126和电阻器128的值可以是几十万欧。
反相器118的输出电压与反相器120的输出电压之间的差被供应到差分放大器124。差分放大器124的输出是反相器118与反相器120各自的CLKA与CLKB之间的DC电压的差的积分值。由于差分放大器124的高DC增益，CLKA和CLKB的DC电压的任何差将差分放大器124输出驱动为差分放大器124的电压电源轨(voltage supply rail)。如果分别匹配的反相器118和反相器120的输出处的CLKA和CLKB的占空比是50％，则反相器118和反相器120的输出信号的DC电压值是相同的，并且它们的差为零。施加到差分放大器124的输入的零伏差值产生稳定的DC输出电压。稳定的DC输出电压不与差分放大器124的任一个电源电压共轨。在本公开的一个实施例中，差分放大器124具有有助于包括低DC偏移、高DC增益和低带宽的电路的整体精度的属性。在本公开的一个实施例中，差分放大器124可具有低于1mv的DC偏移，80db的DC增益和5MHz的单位增益带宽。
本公开的实施例提供一种用于修改时钟信号的占空比的电路，并且提供一种将时钟信号的占空比修改为尽可能接近于50％的电路。如上所述，如果从反相器118和反相器120分别输出的CLKA和CLKB的占空比是50％，则差分放大器124的输出处于稳定的DC电压，并不与差分放大器124的电源电压共轨。随着从反相器118和反相器120输出的占空比从50％改变，差分放大器124的输出将改变，从而促使占空比为50％。
在本公开的一个实施例中，为了校正占空比并且收敛于具有50％的占空比的时钟信号，差分放大器124的输出被返回供应到振荡器输入缓冲器114的输入。差分放大器124的输出通过电阻器122被返回供应到振荡器输入缓冲器114。从差分放大器124返回供应到振荡器输入缓冲器114的信号被用作偏置信号，以改变振荡器输入缓冲器114的切换阈值(switching threshold)。进入振荡器输入缓冲器114的时钟信号的转换速率不是极其快的，时钟信号的上升时间和下降时间通常在几纳秒的范围内。随着振荡器输入缓冲器114的切换阈值由于来自差分放大器的偏置信号而改变，振荡器输入缓冲器114的输出切换的时间改变，因此使得振荡器输入缓冲器114的输出的占空比改变。
在本公开的一个实施例中，振荡器110以时钟信号的基本频率和可不等于50％的占空比提供时钟信号。时钟信号传播经过振荡器输入缓冲器114、缓冲器116、反相器118和反相器120。通过差分放大器124、电阻器126、电容器130、电阻器128和电容器132，随时间对从反相器118和反相器120分别输出的CLKA和CLKB的DC电压电平之间的差进行积分。从差分放大器124输出的阈值偏置信号由于反相器118和反相器120的输出的占空比不是50％，而沿正方向或负方向改变。方向取决于该差是正还是负，这与占空比是高于50％还是低于50％相同。差分放大器124的输出将阈值偏置信号提供到校正CLKB的占空比的振荡器输入缓冲器114。该反馈处理使得CLKB的占空比尽可能接近于50％。在本公开的一个实施例中，时钟信号将在50毫秒内收敛于50％的占空比。
在本公开的一个实施例中，在同一裸片上使用CMOS工艺制造彼此极为贴近的元件110至元件132，以降低可将误差引入到占空比校正电路中的寄生阻抗和噪声。
图2是根据本公开的实施例的用于控制参考时钟的占空比的另一系统的示意图。振荡器210通过电容器212将频率源(诸如，参考时钟)提供到振荡器输入缓冲器214。振荡器210可以是TCXO、晶体振荡器或另一时钟源。振荡器210的频率可随着温度而改变，改变量取决于所用振荡器的类型。振荡器输入缓冲器214将振荡器210的输出放大为时钟信号。根据本公开的一个实施例，振荡器输入缓冲器214是在它的输入引脚与输出引脚之间具有大电阻的反相器。振荡器输入缓冲器214的输出被供应到缓冲器216，该缓冲器216将时钟信号放大以锐化随后被传递到反相器218和反相器220的时钟信号的边沿。在没有来自在本申请中描述的占空比环路的任何校正的情况下，根据包括振荡器210不对称、振荡器输入缓冲器214不对称、缓冲器216不对称以及从振荡器210至反相器220的电路路径内的寄生阻抗的影响的因素，进入反相器218的缓冲的时钟信号的占空比可在45％至55％的范围内变化。
本公开提供一种能够将时钟信号的占空比校正为50％的电路。通过差分积分器226对反相器218的输出电压和反相器220的输出电压的差进行积分，上面针对图1已经对差分积分器226的操作原理进行了描述。如果占空比不是处于50％，则CLKA的DC电压电平与CLKB的DC电压电平之间存在差，差分积分器226根据差是正还是负，或者根据占空比是高于50％还是低于50％，来生成上升或下降的输出。然后差分积分器226的输出通过电阻器222被施加到振荡器输入缓冲器214以调节它的阈值。由于振荡器210的上升时间和下降时间不是极其快的，因此振荡器输入缓冲器214的阈值的变化具有改变振荡器输入缓冲器214的输出处的占空比的效果。因此，当反馈环路闭合时，负反馈感测CLKA的DC电压电平与CLKB的DC电压电平的差，并使得该差为零。由于CLKA和CLKB具有非常快和良好匹配的上升时间和下降时间，因此CLKA和CLKB的两个电压的DC值仅在占空比精确地处于50％时才相等。
通过差分积分器226来执行匹配的反相器218和反相器220的输出的积分。差分积分器226使用如在图1中描述的RC电路随时间对时钟信号CLKA的DC电压电平与时钟信号CLKB的电压电平的差进行积分。如上针对图1所述，差分积分器226提供偏置信号以改变振荡器输入缓冲器214的切换阈值。偏置振荡器输入缓冲器214的切换阈值改变时钟信号CLKB的占空比。在系统上电时，开关232闭合而开关234断开，允许差分积分器226控制切换阈值并将时钟信号CLKB的占空比收敛于50％。在占空比已经收敛于50％的稳定状态之后，进行阈值偏置信号的测量。
在本公开的一个实施例中，通过将来自差分积分器226的输出的阈值偏置信号提供给电压比较器224的第一输入，并将数模转换器(DAC)228的输出提供给电压比较器224的第二输入，来进行阈值偏置测量。例如，DAC 228包括(但不限于)8位R/2R电阻梯形电路(R-2R resistor ladder)。处理器238执行使DAC 228循环通过所有可能值的程序代码。当电压比较器224的第一输入是DC值时，循环通过DAC 228的所有DAC值的操作根据DAC 228的输出是高于在电压比较器224的第一输入处的阈值偏置信号还是低于该阈值偏置信号，在电压比较器224的输出处产生高电压或低电压。处理器238执行搜索DAC值的程序代码，所述DAC值使得电压比较器224从高切换到低(或从低切换到高，取决于搜索发生的方向)。在电压比较器224的输出处的转变被观察到时的DAC代码将是这样的代码，该代码给出在DAC 228的输出处最接近于差分积分器226的输出的电压。处理器238存储该DAC代码并还将该DAC代码提供到DAC 230。例如，DAC 230包括(但不限于)8位R/2R电阻梯形电路。根据本公开的一个实施例，DAC 230和DAC 228可以是相同的组件，在这种情况下，进入到开关234的电压与进入到电压比较器224的电压相同。
在完成之前描述的校正过程之后，开关234闭合而开关232断开。DAC 230通过电阻器222将稳定状态的阈值偏置信号提供到振荡器输入缓冲器214，该稳定状态的阈值偏置信号保持时钟信号的50％的占空比，同时消除了来自占空比环路的噪声成分。在校正之后，差分积分器226和电压比较器224还可以被断电以节省电力。
在本公开的一个实施例中，在同一裸片上使用CMOS工艺制造彼此极为贴近的元件210至元件238，以降低可将误差引入到电路中的寄生阻抗和噪声。
虽然已经参照本公开的特定实施例对本公开进行了具体地示出和描述，但是本领域的普通技术人员将理解，在不脱离由权利要求和它们的等同物限定的本装置和方法的精神和范围的情况下，可进行形式和细节上的各种改变。
Claims (20)
1.一种用于调节时钟信号中的占空比的装置，包括：
缓冲器；
第一反相器，电连接到缓冲器；
第二反相器，电连接到第一反相器；
差分积分器，
其中，第一反相器的第一输出电连接到差分积分器的第一输入，
其中，第二反相器的第二输出电连接到差分积分器的第二输入，
其中，差分积分器的第三输出电连接到缓冲器。
2.如权利要求1所述的装置，其中，第一反相器和第二反相器具有匹配的上升时间和下降时间的输出。
3.如权利要求1所述的装置，其中，使用电阻组件和电容组件对来自第一反相器的第一输出和第二反相器第二输出进行积分。
4.如权利要求1所述的装置，其中，所述装置产生具有接近50％的占空比的时钟信号。
5.如权利要求1所述的装置，其中，来自差分积分器的第三输出被测量，并且测量的值被存储在存储器中。
6.如权利要求1所述的装置，其中，通过提供来自第一数模转换器偏置电压来降低缓冲器中的电噪声，通过将差分积分器的第三输出与第二数模转换器的输出进行比较来生成所述偏置电压。
7.如权利要求4所述的装置，其中，所述时钟信号被提供为倍频电路的输入。
8.如权利要求7所述的装置，其中，所述倍频电路在通信电路中将更高的参考频率提供到频率合成器。
9.如权利要求8所述的装置，其中，所述通信电路在移动电子装置内提供无线通信。
10.一种用于调节时钟信号中的占空比的方法，包括：
基于将时钟信号提供给缓冲器，来生成缓冲的时钟信号；
基于将缓冲的时钟信号提供给第一反相器，来生成第一时钟信号；
基于将第一时钟信号提供给第二反相器，来生成第二时钟信号；
基于将第一时钟信号的第一电压电平和第二时钟信号的第二电压电平提供给差分积分器，从差分积分器生成输出信号；
基于将来自差分积分器的输出信号提供给缓冲器，偏置缓冲器的阈值。
11.如权利要求10所述的方法，其中，从晶体振荡器生成所述时钟信号。
12.如权利要求10所述的方法，其中，缓冲器、差分积分器、第一反相器和第二反相器被制造在单个半导体裸片上。
13.如权利要求10所述的方法，其中，第一反相器和第二反相器具有匹配的上升时间和下降时间的输出。
14.如权利要求10所述的方法，其中，使用电阻组件和电容组件对来自第一反相器的输出与第二反相器的输出进行积分。
15.如权利要求10所述的方法，其中，第二时钟信号具有接近50％的占空比。
16.如权利要求10所述的方法，其中，来自差分积分器的输出信号被测量，并且测量的值被存储在存储器中。
17.如权利要求10所述的方法，其中，差分积分器具有至少60dB的增益、低于10mv的DC偏移和小于5MHz的单位增益带宽。
18.如权利要求15所述的方法，其中，第二时钟信号被提供为倍频电路的输入。
19.如权利要求18所述的方法，其中，所述倍频电路在通信电路中将更高的参考频率提供到频率合成器。
20.如权利要求19所述的方法，其中，所述通信电路在移动电子装置内提供无线通信。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562250274P | 2015-11-03 | 2015-11-03 | |
| US62/250,274 | 2015-11-03 | ||
| US201562251842P | 2015-11-06 | 2015-11-06 | |
| US62/251,842 | 2015-11-06 | ||
| US14/994,767 | 2016-01-13 | ||
| US14/994,767 US9762211B2 (en) | 2015-11-03 | 2016-01-13 | System and method for adjusting duty cycle in clock signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106656122A true CN106656122A (zh) | 2017-05-10 |
| CN106656122B CN106656122B (zh) | 2019-07-12 |
Family
ID=58635370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610909377.8A Expired - Fee Related CN106656122B (zh) | 2015-11-03 | 2016-10-19 | 用于调节时钟信号中的占空比的装置和方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9762211B2 (zh) |
| KR (1) | KR20170052449A (zh) |
| CN (1) | CN106656122B (zh) |
| TW (1) | TWI684327B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US10418978B1 (en) * | 2019-01-22 | 2019-09-17 | Hong Kong Applied Science and Technology Research Institute Company, Limited | Duty cycle controller with calibration circuit |
| EP3840223A1 (en) * | 2019-12-16 | 2021-06-23 | ams International AG | Duty cycle correction circuit and applications thereof |
| US11418210B2 (en) * | 2020-05-05 | 2022-08-16 | Omni Design Technologies, Inc. | Digital-to-analog converter with reference voltage selection switch |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7570094B2 (en) | 2007-06-22 | 2009-08-04 | Promos Technologies Pte.Ltd. | Automatic duty cycle correction circuit with programmable duty cycle target |
-
2016
- 2016-01-13 US US14/994,767 patent/US9762211B2/en not_active Expired - Fee Related
- 2016-07-13 KR KR1020160088629A patent/KR20170052449A/ko unknown
- 2016-07-21 TW TW105122993A patent/TWI684327B/zh not_active IP Right Cessation
- 2016-10-19 CN CN201610909377.8A patent/CN106656122B/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20170126211A1 (en) | 2017-05-04 |
| CN106656122B (zh) | 2019-07-12 |
| US9762211B2 (en) | 2017-09-12 |
| TWI684327B (zh) | 2020-02-01 |
| TW201717546A (zh) | 2017-05-16 |
| KR20170052449A (ko) | 2017-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20190712 Termination date: 20211019 |