CN110808734B - 多个不同相位的振荡信号的产生方法及电路、本地振荡器 - Google Patents

多个不同相位的振荡信号的产生方法及电路、本地振荡器 Download PDF

Info

Publication number
CN110808734B
CN110808734B CN201911071385.XA CN201911071385A CN110808734B CN 110808734 B CN110808734 B CN 110808734B CN 201911071385 A CN201911071385 A CN 201911071385A CN 110808734 B CN110808734 B CN 110808734B
Authority
CN
China
Prior art keywords
delay
signal
phase
quadrature
delay chain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911071385.XA
Other languages
English (en)
Other versions
CN110808734A (zh
Inventor
李约廷
王耀祺
曾聖哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Priority to CN201911071385.XA priority Critical patent/CN110808734B/zh
Publication of CN110808734A publication Critical patent/CN110808734A/zh
Application granted granted Critical
Publication of CN110808734B publication Critical patent/CN110808734B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供一种产生多个具有不同相位的振荡信号的电路，包括分频器、第一延迟链、第二延迟链和校准电路。分频器用于分频第一输入信号和第二输入信号以产生第一分频输入信号和第二分频输入信号。第一延迟链用于接收所述第一分频输入信号，以及第二延迟链用于接收所述第二分频输入信号。校准电路用于根据所述第一延迟链或所述第二延迟链内的信号来控制所述第一延迟链和所述第二延迟链的延迟量；其中，所述第一延迟单元和所述第二延迟单元的一部分的输出信号作为所述多个具有不同相位的振荡信号。本发明还提供产生多个具有不同相位的振荡信号的相关电路和本地振荡器，可使用简单的结构来产生精确的正交输出信号。

Description

多个不同相位的振荡信号的产生方法及电路、本地振荡器
【技术领域】
本发明关于本地振荡器产生准确的正交输出，尤其关于一种产生多个具有不同相位的振荡信号的方法和相关电路。
【背景技术】
在本地振荡器的一些应用中，从锁相环(phase-locked loop，PLL)输出的时钟信号被建议由具有奇数因子(例如3)的分频器来分频。然而，这种奇数分频器的输出不具有正交信息，因此如何在使用奇数分频器时建立一种新颖的本地振荡器来产生准确的正交输出是一个重要课题。
【发明内容】
本发明的目的之一在于提供一种产生多个具有不同相位的振荡信号的方法和相关电路及本地振荡器，其可使用简单的结构来产生精确的正交输出信号。
依据本发明一实施例，提供一种产生多个具有不同相位的振荡信号的电路，包括分频器、第一延迟链、第二延迟链和校准电路。分频器用于分频第一输入信号和第二输入信号以产生第一分频输入信号和第二分频输入信号。第一延迟链包括多个串联连接的第一延迟单元，用于接收所述第一分频输入信号，以及第二延迟链包括多个串联连接的第二延迟单元，用于接收所述第二分频输入信号。校准电路耦接于所述第一延迟链和所述第二延迟链，用于根据所述第一延迟链或所述第二延迟链内的信号来控制所述第一延迟链和所述第二延迟链的延迟量；其中，所述第一延迟单元和所述第二延迟单元的一部分的输出信号作为所述多个具有不同相位的振荡信号。
依据本发明另一实施例，提供一种产生多个具有不同相位的振荡信号的本地振荡器，包括分频器、第一延迟链、第二延迟链和校准电路。分频器用于分频第一输入信号和第二输入信号以产生第一分频输入信号和第二分频输入信号。第一延迟链包括多个串联连接的第一延迟单元，用于接收所述第一分频输入信号。第二延迟链包括多个串联连接的第二延迟单元，用于接收所述第二分频输入信号。校准电路耦接于所述第一延迟链和所述第二延迟链，用于根据所述第一延迟链或所述第二延迟链内的信号来控制所述第一延迟链和所述第二延迟链的延迟量；其中，所述第一延迟单元和所述第二延迟单元的一部分的输出信号作为所述多个具有不同相位的振荡信号。
根据本发明又一实施例，提供一种产生多个具有不同相位的振荡信号的方法，包括：分频第一输入信号和第二输入信号以产生第一分频输入信号和第二分频输入信号；使用多个串联连接的第一延迟单元来延迟所述第一分频输入信号；使用多个串联连接的第二延迟单元来延迟所述第二分频输入信号；根据所述第一延迟单元或所述第二延迟单元的至少两个输出来控制所述第一延迟单元和所述第二延迟单元的延迟量；以及输出所述第一延迟单元和所述第二延迟单元的一部分的信号作为所述多个具有不同相位的振荡信号。
为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1为根据本发明一实施例的本地振荡器的示意图。
图2为根据本发明一实施例的第一延迟链和第二延迟链的示意图。
图3示出图2所示反相器的输出的时序图。
图4为根据本发明一实施例的校准电路的示意图。
图5为根据本发明第一实施例的延迟控制的示意图。
图6为根据本发明第二实施例的延迟控制的示意图。
图7为根据本发明第三实施例的延迟控制的示意图。
图8为根据本发明另一实施例的校准电路的示意图。
图9示出多个信号的时序图。
图10为根据本发明另一实施例的校准电路的示意图。
图11示出对应于图1所示实施例的概念。
【具体实施方式】
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”和“包括”为开放式的用语，故应解释成“包含但不限定于……”。以外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接到第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。
请参考图1，其为根据本发明一实施例的本地振荡器100的示意图。如图1所示，本地振荡器100包括PLL 110、分频器120、第一延迟链130_1、第二延迟链130_2和校准电路140。在本实施例中，分频器120具有奇数因子(例如3)，并且本地振荡器100被设置为产生多个具有不同相位的振荡信号，例如，没有限制本发明，同相信号(I+)、正交信号(Q+)、反相(inverted)同相信号(I-)和反相正交信号(Q-)。
在本地振荡器100的操作中，PLL 110产生两个输入信号Vin+和Vin-，其中输入信号Vin+和Vin-可以是具有50％占空比(duty cycle)的时钟信号，并且输入信号Vin+和Vin-之间的相位差是180度。然后分频器120以奇数(例如3)来对输入信号Vin+和Vin-分频以产生分频输入信号Vin+’和Vin-’。第一延迟链130_1延迟分频输入信号Vin+’，以及第二延迟链130_2延迟分频输入信号Vin-’。校准电路140被设置为根据第一延迟链130_1和/或第二延迟链130_2内的信号来控制第一延迟链130_1和第二延迟链130_2的延迟量。
详细地说，请参阅图2，其为根据本发明的一实施例的第一延迟链130_1和第二延迟链130_2的示意图。如图2所示，第一延迟链130_1包括多个串联连接的延迟单元(在本实施例中，延迟单元是由反相器(inverter)210_1-210_6实现)，并且每个反相器210_1-210_6的延迟量是四十五度。另外，第二延迟链130_2包括多个串联连接的延迟单元(在本实施例中，延迟单元是由反相器220_1-220_6实现)，并且每个反相器220_1-220_6的延迟量是四十五度。图3示出了反相器210_1-210_5和220_1-220_5的输出的时序图，即Vout_D4,Vout<1>,Vout<6>,Vout<3>,Vout<0>,Vout_D0,Vout<5>,Vout<2>,Vout<7>和Vout<4>的时序图。
如图2所示，同相信号(I+)、正交信号(Q+)、反相同相信号(I-)和反相正交信号(Q-)可以从一部分反相器210_1-210_5和220_1-220_5的输出得到。在本实施例中，没有限制本发明，输出信号Vout<4>、Vout<6>、Vout<0>和Vout<2>可以分别作为同相信号(I+)、正交信号(Q+)、反相同相信号(I-)和反相正交信号(Q-)。
为了使输出信号Vout<4>,Vout<6>,Vout<0>和Vout<2>(即I+,Q+,I-,Q-)准确，校准电路140通过参照反相器210_1-210_6和220_1-220_6的两个输出可以校准反相器210_1-210_6和220_1-220_6的延迟量。参考图4，其为根据本发明一实施例的校准电路140的示意图，校准电路140包括与门410、低通滤波器(图示为LPF)420和模数转换器(ADC)430。如图4所示，与门410接收时钟信号CK和反相时钟信号CKB，其中时钟信号CK和反相时钟信号CKB可以是反相器210_1-210_6和220_1-220_6的输出中的任意两个，其相位差应是180度，例如，时钟信号CK和反相时钟信号CKB可以分别为Vout_D4和Vout<0>。然后，低通滤波器420滤波与门410的输出以产生滤波信号，并且ADC 430转换滤波信号以产生数字校准信号Ctrl_1来控制第一延迟链130_1内的反相器210_1-210_6的延迟量，使Vout_D4和Vout<0>之间的相位差接近180度。类似地，时钟信号CK和反相时钟信号CKB可以分别是Vout_D0和Vout<4>，并且ADC 430可以产生数字校准信号Ctrl_2以控制第二延迟链130_2内的反相器220_1-220_6的延迟量，使Vout_D0和Vout<4>之间的相位差接近180度。
请参考图5，其为根据本发明一实施例的延迟控制的示意图。在图5中，校准电路140还包括低压差稳压器(low dropout regulator，LDO)510和两个可变电阻520_1和520_2。如图5所示，LDO 510接收从图4所示电路产生的数字校准信号Ctrl_1和Ctrl_2，并粗调(coarse tune)电源电压VDD；以及可变电阻520_1的电阻由数字校准信号Ctrl_1控制以微调(fine tune)电源电压VDD来产生第一电源电压VDD1至第一延迟链130_1；可变电阻520_2的电阻由数字校准信号Ctrl_2控制以微调电源电压VDD来产生第二电源电压VDD2至第二延迟链130_2。鉴于以上，通过控制/调节第一延迟链130_1和第二延迟链130_2的电源电压(即调节反相器210_1-210_6和220_1-220_6的电源电压)，可以调整反相器210_1-210_6和220_1-220_6的延迟量，以确保输出Vout<4>,Vout<6>,Vout<0>和Vout<2>(即I+,Q+,I-,Q-)具有精确的相位。
另外，在图4和5所示的本实施例中，产生两个数字校准信号Ctrl_1和Ctrl_2以分别控制第一延迟链130_1和第二延迟链130_2的延迟量。然而，在另一个实施例中，校准电路130可仅产生一个数字校准信号以控制第一延迟链130_1和第二延迟链130_2的延迟量。例如，第一延迟链130_1和第二延迟链130_2可以由LDO 510输出的相同的电源电压VDD供电。
请参考图6，其为根据本发明另一实施例的延迟控制的示意图。在图6中，校准电路140还包括LDO 610和两个电流源620_1和620_2(在本实施例中，电流源620_1和620_2可以是与绝对温度成正比的(proportional to absolute temperature，PTAT)电流源或与绝对温度互补的(complementary to absolute temperature，CTAT)电流源)。如图6所示，LDO610接收从图4所示电路产生的数字校准信号Ctrl_1和Ctrl_2，并粗调电源电压VDD；以及电流源620_1由数字校准信号Ctrl_1控制以产生第一电流I1至第一延迟链130_1；电流源620_2由数字校准信号Ctrl_2控制以产生第二电流I2至第二延迟链130_2。鉴于以上，通过控制/调节第一延迟链130_1和第二延迟链130_2的电流(即分别调节流经反相器210_1-210_6和220_1-220_6的电流I1和I2)，可以调整反相器210_1-210_6和220_1-220_6的延迟量，以确保输出Vout<4>,Vout<6>,Vout<0>和Vout<2>(即I+,Q+,I-,Q-)具有准确的相位。
请参考图7，其为根据本发明另一实施例的延迟控制的示意图。如图4和图7所示，反相器210_1-210_6的负载可由数字校准信号Ctrl_1控制，以确定第一延迟链130_1内的反相器210_1-210_6的延迟量；以及反相器220_1-220_6的负载可由数字校准信号Ctrl_2控制，以确定第二延迟链130_2内的反相器220_1-220_6的延迟量。在本实施例中，多个可变电容器C1_1-C1_6被耦接于反相器210_1-210_6的输出节点，以及多个可变电容器C2_1-C2_6被耦接于反相器220_1-220_6的输出节点，并且可变电容器C1_1-C1_6和C2_1-C2_6的电容分别由数字校准信号Ctrl_1和Ctrl_2进行控制/调整。在本实施例中，没有限制本发明，可变电容器C1_1-C1_6由相同的数字校准信号Ctrl_1控制以具有相同的电容，及可变电容器C2_1-C2_6由相同的数字校准信号Ctrl_2控制以具有相同的电容。
在另一实施例中，图7所示的每个可变电容器C1_1-C1_6和C2_1-C2_6可以由可变电阻器来代替，并且校准电路140可以产生数字控制信号Ctrl_1和Ctrl_2来控制/调整可变电阻器的电阻以确定反相器210_1-210_6和220_1-220_6的延迟量。
在另一实施例中，请参考图8，其为根据本发明另一实施例的第一延迟链130_1/第二延迟链130_2和校准电路140的示意图，其中校准电路140包括两个或门810和820。如图8所示，或门810接收同相信号(I+)和正交信号(Q+)以产生控制信号UP，以及或门820接收同相信号(I+)和反相正交信号(Q-)以产生控制信号DN。在本实施例中，同相信号(I+)，正交信号(Q+)和反相正交信号(Q-)可以是图2所示的信号Vout_D4,Vout<6>和Vout<2>。图8所示的校准电路140可视为独立于(independent of)占空比和功率的90度相位检测器，以及控制信号UP和DN被用来控制反相器210_1-210_6和220_1-220_6的延迟量，以使同相信号(I+)和正交信号(Q+)之间的相位差接近90度。详细地说，请参阅图9，其示出了根据本发明一实施例当信号I+,Q+,Q-,UP的占空比是40％或50％时，信号I+,Q+,Q-,UP和DN的时序图。如图9所示，控制信号UP表示正交信号(Q+)和反相正交信号(Q-)应被延迟更多，以及控制信号DN表示正交信号(Q+)和反相正交信号(Q-)应具有更小的延迟量。在本实施例中，由于控制信号UP的启用周期(enabling period)比控制信号DN的启用周期大，总的来说，校准电路140可提高反相器210_1-210_6和220_1-220_6的延迟量，以使正交信号(Q+)和反相正交信号(Q-)分别接近于90度和270度。
请参考图10，其为根据本发明另一实施例的第一延迟链130_1/第二延迟链130_2和校准电路140的示意图。如图10所示，校准电路140包括电阻器R1-R5、电容器C1-C3以及运算放大器1010。在此实施例中，第一延迟链130_1和第二延迟链130_2产生具有50％占空比的同相信号I+_50、正交信号Q+_50、反相同相信号I-_50和反相正交信号Q-_50；以及逻辑电路包括四个与门1002,1004,1006和1008，被用于根据信号I+_50,Q+_50,I-_50和Q-_50来产生具有25％占空比的同相信号I+_25、正交信号Q+_25、反相同相信号的I-_25和反相正交信号Q-_25至混频器；以及运算放大器1010比较信号I+_25和I-_25的总和与信号Q+_25和Q_25的总和，以产生控制信号Vctrl来控制反相器210_1-210_6和220_1-220_6的延迟量，使信号I+_25,I-_25,Q+_25和Q-_25具有精确的相位。
简要概括，图11示出对应于图1所示实施例的概念，分频器以例如分频因子3来对PLL 110产生的输入信号进行分频以产生分频输入信号(相位分别为0度、120度和240度)，延迟链130_1/130_2延迟分频信号以产生I+,I-,Q+,Q-。在本发明的实施例中，可在奇数分频器被应用到本地振荡器时产生具有不同相位的振荡信号(例如正交输出I+,I-,Q+,Q-)，并且延迟链和校准电路具有高效的设计以确保振荡信号的相位是准确的。
本领域的技术人员将很容易地观察到，在保持本发明的教导同时可以对装置和方法做出许多修改和变化。因此，上述公开应当被解释为仅由所附权利要求书的边界和范围界定。

Claims (14)

1.一种产生多个具有不同相位的振荡信号的电路，其特征在于，包括：
分频器，用于分频第一输入信号和第二输入信号以产生第一分频输入信号和第二分频输入信号，其中，所述分频器具有奇数的分频因子，所述第一输入信号和第二输入信号之间的相位差是180度；
第一延迟链，包括多个串联连接的第一延迟单元，用于接收所述第一分频输入信号；
第二延迟链，包括多个串联连接的第二延迟单元，用于接收所述第二分频输入信号；以及
校准电路，耦接于所述第一延迟链和所述第二延迟链，用于根据所述第一延迟链及/或所述第二延迟链内的信号来控制所述第一延迟链和所述第二延迟链的延迟量；
其中，所述多个串联连接的第一延迟单元的一部分的输出信号和所述多个串联连接的第二延迟单元的一部分的输出信号作为所述多个具有不同相位的振荡信号，所述多个具有不同相位的振荡信号是同相信号、正交信号、反相同相信号和反相正交信号；其中，两个所述第一延迟单元的输出信号作为同相信号、正交信号、反相同相信号和反相正交信号的其中两个，以及其中两个所述第二延迟单元的输出信号作为同相信号、正交信号、反相同相信号和反相正交信号的其中另外两个。
2.如权利要求1所述的电路，其特征在于，所述校准电路包括：
第一或门，用于接收所述多个具有不同相位的振荡信号中的同相信号和正交信号，以产生第一控制信号；
第二或门，用于接收所述多个具有不同相位的振荡信号中的同相信号和反相正交信号，以产生第二控制信号；
其中，所述第一控制信号和所述第二控制信号被用于控制所述第一延迟链和所述第二延迟链的延迟量。
3.如权利要求1所述的电路，其特征在于，所述校准电路包括：
逻辑电路，用于根据所述多个具有不同相位的振荡信号中的同相信号、正交信号、反相同相信号和反相正交信号来产生具有25％占空比的同相信号、正交信号、反相同相信号和反相正交信号；
运算放大器，用于比较具有25％占空比的同相信号和具有25％占空比的反相同相信号的总和与具有25％占空比的正交信号和具有25％占空比的反相正交信号的总和，以产生控制信号来控制所述第一延迟链和所述第二延迟链的延迟量。
4.如权利要求3所述的电路，其特征在于，所述逻辑电路包括：
第一与门，接收所述多个具有不同相位的振荡信号中的同相信号和反相正交信号，产生具有25％占空比的反相同相信号；
第二与门，接收所述多个具有不同相位的振荡信号中的反相同相信号和正交信号，产生具有25％占空比的同相信号；
第三与门，接收所述多个具有不同相位的振荡信号中的反相同相信号和反相正交信号，产生具有25％占空比的正交信号；
第四与门，接收所述多个具有不同相位的振荡信号中的同相信号和正交信号，产生具有25％占空比的反相正交信号。
5.如权利要求1所述的电路，其特征在于，每个所述第一延迟单元和所述第二延迟单元是反相器。
6.如权利要求1所述的电路，其特征在于，所述校准电路通过控制所述第一延迟链和所述第二延迟链的电源电压来控制所述第一延迟链和所述第二延迟链的延迟量。
7.如权利要求6所述的电路，其特征在于，所述校准电路产生两个校准信号来分别控制所述第一延迟链的第一电源电压和所述第二延迟链的第二电源电压，以控制所述第一延迟链和所述第二延迟链的所述延迟量。
8.如权利要求1所述的电路，其特征在于，所述校准电路通过控制所述第一延迟链和所述第二延迟链的电流来控制所述第一延迟链和所述第二延迟链的所述延迟量；
或者，所述校准电路通过控制所述第一延迟链和所述第二延迟链的负载来控制所述第一延迟链和所述第二延迟链的所述延迟量。
9.如权利要求1所述的电路，其特征在于，所述校准电路包括：
逻辑电路，用于接收所述第一延迟链内的所述多个串联连接的第一延迟单元的一部分所述输出信号及/或所述第二延迟链内的所述多个串联连接的第二延迟单元的一部分所述输出信号；
低通滤波器，用于滤波所述逻辑电路的输出以产生滤波信号；以及
模数转换器，用于转换所述滤波信号以产生至少一个数字校准信号。
10.一种产生多个具有不同相位的振荡信号的方法，其特征在于，包括：
分频第一输入信号和第二输入信号以产生第一分频输入信号和第二分频输入信号；其中，所述第一输入信号和第二输入信号之间的相位差是180度；
使用多个串联连接的第一延迟单元来延迟所述第一分频输入信号；
使用多个串联连接的第二延迟单元来延迟所述第二分频输入信号；
根据所述多个串联连接的第一延迟单元及/或所述多个串联连接的第二延迟单元的至少两个输出来控制所述第一延迟单元和所述第二延迟单元的延迟量；以及
输出所述多个串联连接的第一延迟单元的一部分的信号和所述多个串联连接的第二延迟单元的一部分的信号作为所述多个具有不同相位的振荡信号，其中，所述分频操作具有奇数的分频因子，所述多个具有不同相位的振荡信号是同相信号、正交信号、反相同相信号和反相正交信号；其中，两个所述第一延迟单元的输出信号作为同相信号、正交信号、反相同相信号和反相正交信号的其中两个，以及其中两个所述第二延迟单元的输出信号作为同相信号、正交信号、反相同相信号和反相正交信号的其中另外两个。
11.如权利要求10所述的方法，其特征在于，根据所述多个串联连接的第一延迟单元及/或所述多个串联连接的第二延迟单元的至少两个输出来控制所述第一延迟单元和所述第二延迟单元的延迟量的步骤包括：
第一或门用于接收所述多个具有不同相位的振荡信号中的同相信号和正交信号，以产生第一控制信号；
第二或门用于接收所述多个具有不同相位的振荡信号中的同相信号和反相正交信号，以产生第二控制信号；
其中，所述第一控制信号和所述第二控制信号被用于控制第一延迟链和第二延迟链的延迟量，其中，所述第一延迟链包括多个串联连接的第一延迟单元；所述第二延迟链包括多个串联连接的第二延迟单元。
12.如权利要求10所述的方法，其特征在于，根据所述多个串联连接的第一延迟单元及/或所述多个串联连接的第二延迟单元的至少两个输出来控制所述第一延迟单元和所述第二延迟单元的延迟量的步骤包括：
逻辑电路用于根据所述多个具有不同相位的振荡信号中的同相信号、正交信号、反相同相信号和反相正交信号来产生具有25％占空比的同相信号、正交信号、反相同相信号和反相正交信号；
运算放大器用于比较具有25％占空比的同相信号和具有25％占空比的反相同相信号的总和与具有25％占空比的正交信号和具有25％占空比的反相正交信号的总和，以产生控制信号来控制第一延迟链和第二延迟链的延迟量，其中，所述第一延迟链包括多个串联连接的第一延迟单元；所述第二延迟链包括多个串联连接的第二延迟单元。
13.如权利要求12所述的方法，其特征在于，逻辑电路用于根据所述多个具有不同相位的振荡信号中的同相信号、正交信号、反相同相信号和反相正交信号来产生具有25％占空比的同相信号、正交信号、反相同相信号和反相正交信号包括：
第一与门接收所述多个具有不同相位的振荡信号中的同相信号和反相正交信号，产生具有25％占空比的反相同相信号；
第二与门接收所述多个具有不同相位的振荡信号中的反相同相信号和正交信号，产生具有25％占空比的同相信号；
第三与门接收所述多个具有不同相位的振荡信号中的反相同相信号和反相正交信号，产生具有25％占空比的正交信号；
第四与门接收所述多个具有不同相位的振荡信号中的同相信号和正交信号，产生具有25％占空比的反相正交信号。
14.如权利要求10所述的方法，其特征在于，控制所述第一延迟单元和所述第二延迟单元的延迟量的步骤包括：
通过控制所述第一延迟单元和所述第二延迟单元的电源电压来控制所述第一延迟单元和所述第二延迟单元的延迟量；
或者，产生两个校准信号来分别控制所述第一延迟单元的第一电源电压和所述第二延迟单元的第二电源电压，以控制所述第一延迟单元和所述第二延迟单元的所述延迟量；
或者，通过控制所述第一延迟单元和所述第二延迟单元的电流来控制所述第一延迟单元和所述第二延迟单元的所述延迟量；
或者，通过控制所述第一延迟单元和所述第二延迟单元的负载来控制所述第一延迟单元和所述第二延迟单元的所述延迟量。
CN201911071385.XA 2015-07-07 2016-07-05 多个不同相位的振荡信号的产生方法及电路、本地振荡器 Active CN110808734B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911071385.XA CN110808734B (zh) 2015-07-07 2016-07-05 多个不同相位的振荡信号的产生方法及电路、本地振荡器

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201562189358P 2015-07-07 2015-07-07
US62/189,358 2015-07-07
US15/098,307 2016-04-13
US15/098,307 US10164574B2 (en) 2015-07-07 2016-04-13 Method for generating a plurality of oscillating signals with different phases and associated circuit and local oscillator
CN201911071385.XA CN110808734B (zh) 2015-07-07 2016-07-05 多个不同相位的振荡信号的产生方法及电路、本地振荡器
CN201610520533.1A CN106341126B (zh) 2015-07-07 2016-07-05 多个不同相位的振荡信号的产生方法及电路、本地振荡器

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201610520533.1A Division CN106341126B (zh) 2015-07-07 2016-07-05 多个不同相位的振荡信号的产生方法及电路、本地振荡器

Publications (2)

Publication Number Publication Date
CN110808734A CN110808734A (zh) 2020-02-18
CN110808734B true CN110808734B (zh) 2023-11-10

Family

ID=55953071

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201911071385.XA Active CN110808734B (zh) 2015-07-07 2016-07-05 多个不同相位的振荡信号的产生方法及电路、本地振荡器
CN201610520533.1A Active CN106341126B (zh) 2015-07-07 2016-07-05 多个不同相位的振荡信号的产生方法及电路、本地振荡器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610520533.1A Active CN106341126B (zh) 2015-07-07 2016-07-05 多个不同相位的振荡信号的产生方法及电路、本地振荡器

Country Status (3)

Country Link
US (1) US10164574B2 (zh)
EP (1) EP3116130B1 (zh)
CN (2) CN110808734B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9602083B2 (en) 2013-07-03 2017-03-21 Nvidia Corporation Clock generation circuit that tracks critical path across process, voltage and temperature variation
US10103719B2 (en) 2013-07-22 2018-10-16 Nvidia Corporation Integrated voltage regulator with in-built process, temperature and aging compensation
ES2900760T3 (es) * 2015-12-17 2022-03-18 Vestas Wind Sys As Modulación de salida de planta de energía eólica usando diferentes componentes de modulación de frecuencia para amortiguar oscilaciones de red
US10326460B2 (en) 2017-01-19 2019-06-18 Samsung Electronics Co., Ltd. Wide-range local oscillator (LO) generators and apparatuses including the same
CN108009112A (zh) * 2017-09-27 2018-05-08 上海玮舟微电子科技有限公司 一种高速时钟正交相位校准电路
US10291242B1 (en) 2018-05-30 2019-05-14 Qualcomm Incorporated Local oscillator (LO) phase continuity
US10567017B2 (en) 2018-06-19 2020-02-18 Mediatek Inc. Saw-less design in low supply voltage and single-ended receiver and associated signal processing method
US10890609B2 (en) * 2018-10-15 2021-01-12 Rohde & Schwarz Gmbh & Co. Kg Signal source, test system and method for testing a device under test
US11705897B2 (en) * 2021-10-06 2023-07-18 Qualcomm Incorporated Delay line with process-voltage-temperature robustness, linearity, and leakage current compensation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1987001885A1 (en) * 1985-09-18 1987-03-26 Plessey Overseas Limited Phase comparator lock detect circuit and a synthesiser using same
JPH114120A (ja) * 1997-04-14 1999-01-06 Seiko Epson Corp 発振回路、これを用いた電子回路、これらを用いた半導体装置、電子機器および時計
CN1483268A (zh) * 2000-12-21 2004-03-17 英特赛尔美国公司 具有反馈相失配校正的正交振荡器
CN102377428A (zh) * 2010-07-27 2012-03-14 联发科技股份有限公司 时钟产生器与时钟产生方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2809266B1 (fr) 2000-05-19 2002-10-11 St Microelectronics Sa Procede et dispositif de controle du dephasage entre quatre signaux mutuellement en quadrature de phase
US7409012B2 (en) * 2001-07-06 2008-08-05 Motorola, Inc. Modulator and signaling method
NO323203B1 (no) 2004-09-24 2007-01-22 Texas Instr Norway As Kvadratur dele-pa-tre frekvensdeler
KR100641360B1 (ko) * 2004-11-08 2006-11-01 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치
US7936229B2 (en) 2005-08-11 2011-05-03 Texas Instruments Incorporated Local oscillator incorporating phase command exception handling utilizing a quadrature switch
US8379787B2 (en) * 2007-11-15 2013-02-19 Mediatek Inc. Spread spectrum clock generators
US7825703B2 (en) 2008-08-18 2010-11-02 Qualcomm Incorporated Divide-by-three quadrature frequency divider
JP2011087086A (ja) * 2009-10-14 2011-04-28 Advantest Corp 変調装置および試験装置
US8816780B2 (en) * 2010-07-27 2014-08-26 Mediatek Inc. Apparatus and method for calibrating timing mismatch of edge rotator operating on multiple phases of oscillator
US8803568B2 (en) * 2011-11-28 2014-08-12 Qualcomm Incorporated Dividing a frequency by 1.5 to produce a quadrature signal
JP2014123796A (ja) * 2012-12-20 2014-07-03 Sony Corp クロック・データ・リカバリ回路、データ受信装置およびデータ送受信システム
US8988119B2 (en) * 2012-12-27 2015-03-24 International Business Machines Corporation System, a method and a computer program product for electronic sub-integer frequency division
CN104734695B (zh) 2013-12-24 2018-05-04 澜起科技（上海）有限公司 信号发生器、电子系统以及产生信号的方法
US9531358B2 (en) * 2014-10-27 2016-12-27 Mediatek Inc. Signal generating system and signal generating method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1987001885A1 (en) * 1985-09-18 1987-03-26 Plessey Overseas Limited Phase comparator lock detect circuit and a synthesiser using same
JPH114120A (ja) * 1997-04-14 1999-01-06 Seiko Epson Corp 発振回路、これを用いた電子回路、これらを用いた半導体装置、電子機器および時計
CN1483268A (zh) * 2000-12-21 2004-03-17 英特赛尔美国公司 具有反馈相失配校正的正交振荡器
CN102377428A (zh) * 2010-07-27 2012-03-14 联发科技股份有限公司 时钟产生器与时钟产生方法

Also Published As

Publication number Publication date
US10164574B2 (en) 2018-12-25
EP3116130B1 (en) 2021-04-21
CN106341126A (zh) 2017-01-18
US20170012584A1 (en) 2017-01-12
CN110808734A (zh) 2020-02-18
CN106341126B (zh) 2019-12-03
EP3116130A1 (en) 2017-01-11

Similar Documents

Publication Publication Date Title
CN110808734B (zh) 多个不同相位的振荡信号的产生方法及电路、本地振荡器
US5847617A (en) Variable-path-length voltage-controlled oscillator circuit
US7629856B2 (en) Delay stage, ring oscillator, PLL-circuit and method
EP3289687B1 (en) Reconfigurable fractional-n frequency generation for a phase-locked loop
US8350608B2 (en) Phase locked loop circuit including automatic frequency control circuit and operating method thereof
EP2399339A2 (en) Symmetric load delay cell oscillator
US8786328B2 (en) RF logic divider
US7646226B2 (en) Adaptive bandwidth phase locked loops with current boosting circuits
US20090015300A1 (en) Method and apparatus for producing a signal
US7301413B2 (en) Voltage controlled oscillator and PLL circuit
JP4735870B2 (ja) 電圧制御発振器、周波数シンセサイザおよび発振周波数制御方法
US8970311B2 (en) Voltage-controlled oscillator with amplitude and frequency independent of process variations and temperature
JP2004282360A (ja) 位相制御回路
US8373465B1 (en) Electronic device and method for phase locked loop
US9337818B1 (en) Buffer circuit for voltage controlled oscillator
JP2018074231A (ja) 位相同期ループ
KR101419834B1 (ko) 전압 제어 발진기를 이용하는 주파수 합성 장치
JP4007135B2 (ja) ジッタ低減回路および電子機器
JP3797345B2 (ja) 遅延調整回路
US11418202B2 (en) Oscillator circuit and phase locked loop
CN109842410B (zh) 分频器和包括该分频器的收发器
US20180026646A1 (en) Multiple-output oscillator circuits
Singh DESIGN OF A LOW JITTER RING OSCILLATOR USING TRANSMISSION GATES IN 0.18 µm CMOS
CN109842410A (zh) 分频器和包括该分频器的收发器
JP2010074562A (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant