KR100641360B1 - 지연 동기 루프 및 이를 구비한 반도체 메모리 장치 - Google Patents

지연 동기 루프 및 이를 구비한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 지연 동기 루프 및 이를 구비한 반도체 메모리 장치를 공개한다. 이 회로는 클럭신호와 궤환 클럭신호의 위상 차를 검출하고, 위상 차에 따라 변화하는 복수 비트의 지연 제어신호를 발생하는 위상 검출 및 제어신호 발생기, 복수 비트의 지연 제어신호에 응답하여 클럭신호를 지연하여 복수개의 출력 클럭신호들 및 궤환 클럭신호를 발생하는 소정 개수의 종속 연결된 제1지연 셀들로 구성되는 제1지연기, 복수 비트의 지연 제어신호에 응답하여 반전 클럭신호를 지연하여 복수개의 반전 출력 클럭신호들을 발생하는 소정 개수의 종속 연결된 제2지연 셀들로 구성되는 제2지연기, 및 복수개의 출력 클럭신호들 및 복수개의 반전 출력 클럭신호들중 상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 변화를 가지는 출력 클럭신호와 반전 출력 클럭신호를 위상 혼합함에 의해서 위상 보정된 복수개의 출력 클럭신호들을 발생하는 위상 혼합기로 구성되어 있다. 따라서, 전원전압의 변동과 외부 잡음 및 내부 회로 동작시 발생하는 위상 변화(잡음)를 위상 혼합에 의해서 상쇄시킴으로써 정확한 위상 차를 가지는 복수개의 클럭신호들을 발생할 수 있다.

Description

지연 동기 루프 및 이를 구비한 반도체 메모리 장치{Delay locked loop and semiconductor memory device comprising the same}
도1은 종래의 지연 동기 루프의 일예의 구성을 나타내는 블록도이다.
도2는 본 발명의 지연 동기 루프의 일실시예의 구성을 나타내는 블록도이다.
도3은 도2에 나타낸 위상 검출기의 실시예의 구성을 나타내는 것이다.
도4는 도2에 나타낸 제1카운터의 실시예의 구성을 나타내는 것이다.
도5는 도2에 나타낸 제2카운터의 실시예의 구성을 나타내는 것이다.
도6은 도2에 나타낸 지연 셀의 실시예의 구성을 나타내는 것이다.
도7은 도2에 나타낸 위상 혼합기의 실시예의 구성을 나타내는 회로도이다.
도8은 본 발명의 지연 동기 루프의 다른 실시예의 구성을 나타내는 블록도이다.
도9는 본 발명의 지연 동기 루프를 구비한 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
본 발명은 지연 동기 루프에 관한 것으로, 특히 서로 다른 위상을 가진 복수 개의 클럭신호들을 발생할 수 있는 지연 동기 루프 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
일반적으로, 지연 동기 루프는 제어 장치 및 반도체 메모리 장치와 같은 장치에 채용되어, 서로 다른 위상을 가진 복수개의 클럭신호들을 발생한다. 그리고, 각 장치는 지연 동기 루프로부터 발생되는 복수개의 클럭신호들을 이용하여 외부로부터 인가되는 클럭신호보다 높은 주파수의 데이터 스트로우브 신호를 발생하고, 이 데이터 스트로우브 신호에 응답하여 데이터를 입/출력한다.
도1은 종래의 지연 동기 루프의 일예의 구성을 나타내는 블록도로서, 분주기들(10, 20), 위상 검출기(12), 제1카운터(14), 제2카운터(16), 및 지연기(18)로 구성되어 있다. 그리고, 지연기(18)는 지연 셀들(18-1 ~ 18-4)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
분주기(10)는 외부로부터 인가되는 클럭신호(CLK)를 분주하여 분주된 클럭신호(DCLK)를 발생한다. 위상 검출기(12)는 초기에 궤환 클럭신호(FCLK)와 분주된 클럭신호(DCLK)의 위상 차를 검출하여 궤환 클럭신호(FCLK)의 위상이 분주된 클럭신호(DCLK)의 위상보다 앞서면 제1업 신호(CUP)를 발생하고, 반대로 분주된 클럭신호(DCLK)의 위상이 궤환 클럭신호(FCLK)의 위상보다 앞서면 제1다운 신호(CDN)를 발생한다. 그리고, 제1다운 신호(CDN)가 발생된 후, 궤환 클럭신호(FCLK)의 위상이 분주된 클럭신호(DCLK)의 위상보다 앞서면 제2업 신호(FUP)를 발생하고, 반대로 분주된 클럭신호(DCLK)의 위상이 궤환 클럭신호(FCLK)의 위상보다 앞서면 제2다운 신호(FDN)를 발생한다. 즉, 위상 검출기(12)는 초기에 계속적으로 제1업 신호(CUP)를 발생하여 궤환 클럭신호(FCLK)와 분주된 클럭신호(DCLK)사이의 위상 차가 소정 범위내에 들어오면 제1다운 신호(CDN)를 발생하고, 이 후에는 제2업 신호(FUP)와 제2다운 신호(FDN)를 발생한다. 제1카운터(14)는 제1업 신호(CUP)에 응답하여 업 카운팅을 수행하여 m비트의 제1제어신호(CON1)를 발생한다. 제2카운터(16)는 제1다운 신호(CDN)에 응답하여 인에이블되고, 제2업 신호(FUP)에 응답하여 업 카운팅을 수행하고, 제2다운 신호(FDN)에 응답하여 다운 카운팅을 수행하여 n비트의 제2제어신호(CON2)를 발생한다. 지연기(18)는 클럭신호(CLK)를 입력하고, m비트의 제1제어신호(CON1) 및 n비트의 제2제어신호(CON2)에 응답하여 지연 셀들(18-1 ~ 18-4)의 지연 시간이 조절되어 90도의 위상 차를 가진 4개의 클럭신호들(CLK0, CLK90, CLK180, CLK270)을 발생한다. 분주기(20)는 지연기(18)로부터 출력되는 클럭신호를 분주하여 궤환 클럭신호(FCLK)를 발생한다.
그런데, 상술한 종래의 지연 동기 루프로부터 발생되는 클럭신호들(CLK0, CLK90, CLK180, CLK270)의 위상이 전원전압의 변동과 외부 잡음 및 내부 회로 동작시 발생하는 순간적인 위상 변화(잡음)으로 인하여 정확하게 0도, 90도, 180도, 270도의 위상 차를 가지고 발생되지 않을 수가 있게 된다.
본 발명의 목적은 전원전압의 변동에 의한 순간적인 위상 변화(잡음)을 상쇄하여 정확하게 90도의 위상 차를 가지는 복수개의 클럭신호들을 발생할 수 있는 지연 동기 루프를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 지연 동기 루프를 구비한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 지연 동기 루프의 제1형태는 클럭신호와 궤환 클럭신호의 위상 차를 검출하고, 상기 위상 차에 따라 변화하는 복수 비트의 지연 제어신호를 발생하는 위상 검출 및 제어신호 발생기, 상기 복수 비트의 지연 제어신호에 응답하여 상기 클럭신호를 지연하여 복수개의 출력 클럭신호들 및 상기 궤환 클럭신호를 발생하는 소정 개수의 종속 연결된 제1지연 셀들을 구비하는 제1지연기, 상기 복수 비트의 지연 제어신호에 응답하여 반전 클럭신호를 지연하여 복수개의 반전 출력 클럭신호들을 발생하는 소정 개수의 종속 연결된 제2지연 셀들을 구비하는 제2지연기, 및 상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 변화를 가지는 출력 클럭신호와 반전 출력 클럭신호를 위상 혼합함에 의해서 위상 보정된 복수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 한다.
상기 위상 검출 및 제어신호 발생기는 상기 클럭신호를 분주하여 분주된 클럭신호를 발생하는 제1분주기, 상기 제1지연기로부터 출력되는 궤환 클럭신호를 분주하여 분주된 궤환 클럭신호를 발생하는 제2분주기, 상기 분주된 클럭신호와 상기 분주된 궤환 클럭신호사이의 위상 차를 검출하여 위상 검출신호를 발생하는 위상 검출기, 및 상기 위상 검출신호에 응답하여 카운팅 동작을 수행하여 상기 복수 비트의 제어신호를 발생하는 카운팅 부를 구비하는 것을 특징으로 한다.
상기 위상 검출기는 초기에 상기 분주된 클럭신호의 위상이 상기 분주된 궤환 클럭신호의 위상보다 앞서면 제1업 신호를, 상기 분주된 궤환 클럭신호의 위상이 상기 분주된 클럭신호의 위상보다 앞서면 제1다운 신호를, 상기 제1다운 신호가 발생되고, 상기 분주된 클럭신호의 위상이 상기 분주된 궤환 클럭신호의 위상보다 앞서면 제2업 신호를, 상기 분주된 궤환 클럭신호의 위상이 상기 분주된 클럭신호의 위상보다 앞서면 제2다운 신호를 상기 위상 검출신호로 각각 발생하는 것을 특징으로 하고, 상기 카운팅 부는 상기 제1업 신호에 응답하여 업 카운팅을 수행하여 소정 비트의 제1제어신호를 발생하는 제1카운터, 및 상기 제1다운 신호에 응답하여 인에이블되고, 상기 제2업 신호에 응답하여 업 카운팅을 수행하고, 상기 제2다운 신호에 응답하여 다운 카운팅을 수행하여 소정 비트의 제2제어신호를 발생하는 제2카운터를 구비하고, 상기 복수 비트의 제어신호는 상기 소정 비트의 제1 및 제2제어신호들로 이루어지는 것을 특징으로 한다.
상기 소정 개수의 제1지연 셀들 각각은 전단의 지연 셀의 출력신호를 지연하는 제1버퍼, 및 상기 제1버퍼의 출력단과 접지전압사이에 직렬 연결된 제1스위칭 트랜지스터 및 제1캐패시터를 복수개 병렬로 구비하고, 상기 복수개의 제1스위칭 트랜지스터들 각각이 상기 복수 비트의 제어신호에 응답하여 스위칭되는 것을 특징으로 하고, 상기 소정 개수의 제2지연 셀들 각각은 전단의 지연 셀의 출력신호를 지연하는 제2버퍼, 및 상기 제2버퍼의 출력단과 접지전압사이에 직렬 연결된 제2스위칭 트랜지스터 및 제2캐패시터를 복수개 병렬로 구비하고, 상기 복수개의 제2스위칭 트랜지스터들 각각이 상기 복수 비트의 제어신호에 응답하여 스위칭되는 것을 특징으로 한다.
상기 제1카운터는 상기 소정 비트의 제1제어신호의 각 비트를 발생하기 위한 소정 개수의 제1카운팅 셀들을 구비하고, 초기에 상기 제1카운팅 셀들은 "로우"레 벨의 상기 소정 비트의 제1제어신호를 발생하고, 상기 제1업 신호에 응답하여 업 카운팅을 수행하여 상기 소정 비트의 제1제어신호의 "하이"레벨의 비트 수를 증가하는 것을 특징으로 하고, 상기 소정 개수의 제1카운팅 셀들 각각은 초기에 "하이"레벨의 데이터를 제1노드로 출력하고, 상기 제1노드의 데이터를 반전하여 제2노드로 출력하고, 상기 제2노드의 데이터를 반전하여 상기 제1노드로 출력하는 래치, 및 상기 제1업 신호 및 뒷단의 카운팅 셀의 상기 제2노드의 신호에 응답하여 상기 제1노드를 "로우"레벨로 만드는 리셋 회로를 구비하는 것을 특징으로 한다.
상기 제2카운터는 상기 소정 비트의 제2제어신호의 각 비트를 발생하기 위한 소정 개수의 제2카운팅 셀들을 구비하고, 초기에 상기 제2카운팅 셀들은 소정 비트의 제2제어신호의 상위 비트는 "하이"레벨로 하고 나머지 비트는 "로우"레벨로 하여 발생하고, 상기 제1다운 신호에 응답하여 인에이블되고, 상기 제2업 신호에 응답하여 업 카운팅을 수행하여 상기 소정 비트의 제2제어신호의 "하이"레벨의 비트 수를 증가하고, 상기 제2다운 신호에 응답하여 다운 카운팅을 수행하여 상기 소정 비트의 제2제어신호의 "하이"레벨의 비트 수를 감소하는 것을 특징으로 하고, 상기 소정 개수의 제2카운팅 셀들 각각은 초기에 "하이"레벨의 데이터를 제1노드로 출력하고, 상기 제1노드의 데이터를 반전하여 제2노드로 출력하고, 상기 제2노드의 데이터를 반전하여 상기 제1노드로 출력하는 래치, 상기 제1업 신호 및 뒷단의 카운팅 셀의 상기 제2노드의 신호에 응답하여 상기 제1노드를 "로우"레벨로 만드는 제1리셋 회로, 상기 제2다운 신호 및 전단의 카운팅 셀의 상기 제1노드의 신호에 응답하여 상기 제2노드를 "로우"레벨로 만드는 제2리셋 회로, 및 상기 제1다운 신호에 응답하여 상기 제1 및 제2리셋 회로들로 "로우"레벨을 공급하는 인에이블 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 지연 동기 루프의 제2형태는 클럭신호와 궤환 클럭신호의 위상 차를 검출하고, 상기 위상 차에 따라 변화하는 제어전압을 발생하는 위상 검출 및 제어전압 발생기, 상기 제어전압에 응답하여 클럭신호를 지연하여 복수개의 출력 클럭신호들 및 상기 궤환 클럭신호를 발생하는 소정 개수의 종속 연결된 제1지연 셀들을 구비하는 제1지연기, 상기 제어전압에 응답하여 반전 클럭신호를 지연하여 복수개의 반전 출력 클럭신호들을 발생하는 소정 개수의 종속 연결된 제2지연 셀들을 구비하는 제2지연기, 및 상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 변화를 가지는 출력 클럭신호와 반전 출력 클럭신호를 위상 혼합함에 의해서 위상 보정된 복수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 한다.
상기 지연 동기 루프는 상기 클럭신호를 분주하여 분주된 클럭신호를 발생하는 제1분주기, 상기 제1지연기로부터 출력되는 상기 궤환 클럭신호를 분주하여 분주된 궤환 클럭신호를 발생하는 제2분주기, 상기 분주된 클럭신호와 상기 분주된 궤환 클럭신호사이의 위상 차를 검출하여 위상 검출신호를 발생하는 위상 검출기, 및 상기 위상 검출신호에 응답하여 펌핑 동작을 수행하여 상기 제어전압을 발생하는 전하 펌프를 구비하는 것을 특징으로 한다.
상기 소정 개수의 제1지연 셀들 각각은 제1버퍼를 구비하고, 상기 제1버퍼의 전원전압으로 상기 제어전압이 인가되어 지연시간이 조절되고, 상기 소정 개수의 제2지연 셀들 각각은 제2버퍼를 구비하고, 상기 제2버퍼의 전원전압으로 상기 제어전압이 인가되어 지연시간이 조절되는 것을 특징으로 한다.
상기 제1 및 제2형태의 지연 동기 루프의 상기 위상 혼합기는 제1입력신호와 제2입력신호에 응답하여 제1전류를 발생하는 제1전류 발생기, 제3입력신호와 제4입력신호에 응답하여 제2전류를 발생하는 제2전류 발생기, 상기 제1전류를 미러하여 제3전류를 발생하는 제1전류 미러, 상기 제2전류를 미러하여 제4전류를 발생하는 제2전류 미러, 및 상기 제4전류를 미러하여 출력전압을 발생하는 제3전류 미러를 구비하고, 상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 차를 가지는 출력 클럭신호와 반전 출력 클럭신호를 각각 상기 제1 및 제2입력신호로 하고, 상기 제1 및 제2입력신호와 반대 위상을 가지고 서로 다른 위상 차를 가지는 출력 클럭신호와 반전 출력 클럭신호를 각각 상기 제3 및 제4입력신호로 하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 클럭신호와 반전 클럭신호를 입력하여 위상 보정된 복수개의 출력 클럭신호들을 발생하는 지연 동기 루프, 및 상기 위상 보정된 복수개의 출력 클럭신호들을 조합하여 복수개의 출력 데이터 스트로우브 신호를 발생하는 출력 데이터 스트로우브 신호 발생기를 구비하고, 상기 지연 동기 루프는 상기 클럭신호와 궤환 클럭신호의 위상 차를 검출하고, 상기 위상 차에 따라 변화하는 복수 비트의 지연 제어신호를 발생하는 위상 검출 및 제어신호 발생기, 상기 복수 비트의 지연 제어신호에 응답하여 상기 클럭신호를 지연하여 복수개의 출력 클럭신호들 및 상기 궤환 클럭신호를 발생하는 소정 개수의 종속 연결된 제1지연 셀들을 구비하는 제1지연기, 상기 복수 비트의 지연 제어신호에 응답하여 상기 반전 클럭신호를 지연하여 복수개의 반전 출력 클럭신호들을 발생하는 소정 개수의 종속 연결된 제2지연 셀들을 구비하는 제2지연기, 및 상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 변화를 가지는 출력 클럭신호와 반전 출력 클럭신호를 위상 혼합함에 의해서 위상 보정된 복수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 클럭신호와 반전 클럭신호를 입력하여 위상 보정된 복수개의 출력 클럭신호들을 발생하는 지연 동기 루프, 및 상기 위상 보정된 복수개의 출력 클럭신호들을 조합하여 복수개의 출력 데이터 스트로우브 신호를 발생하는 출력 데이터 스트로우브 신호 발생기를 구비하고, 상기 지연 동기 루프는 상기 클럭신호와 궤환 클럭신호의 위상 차를 검출하고, 상기 위상 차에 따라 변화하는 제어전압을 발생하는 위상 검출 및 제어전압 발생기, 상기 제어전압에 응답하여 상기 클럭신호를 지연하여 복수개의 출력 클럭신호들 및 상기 궤환 클럭신호를 발생하는 소정 개수의 종속 연결된 제1지연 셀들을 구비하는 제1지연기, 상기 제어전압에 응답하여 상기 반전 클럭신호를 지연하여 복수개의 반전 출력 클럭신호들을 발생하는 소정 개수의 종속 연결된 제2지연 셀들을 구비하는 제2지연기, 및 상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 변화를 가지는 출력 클럭신호와 반전 출력 클럭신호를 위상 혼합함에 의해서 위상 보정된 복수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 지연 동기 루프 및 이를 이용한 반도체 메모리 장치를 설명하면 다음과 같다.
도2는 본 발명의 지연 동기 루프의 일실시예의 구성을 나타내는 블록도로서, 도1의 블록도에 지연기(22) 및 위상 혼합기(24)를 추가적으로 구비하여 구성되어 있다. 그리고, 지연기(22)는 지연 셀들(22-1 ~ 22-4)로 구성되어 있다.
도2에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 번호를 가진 블록들의 기능은 도1의 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 추가되는 블록들의 기능에 대해서만 설명하기로 한다.
지연기(22)는 반전 클럭신호(CLKB)를 입력하고, m비트의 제1제어신호(CON1) 및 n비트의 제2제어신호(CON2)에 응답하여 지연 셀들(22-1 ~ 22-4)의 지연 시간이 조절되어 90도의 위상 차를 가진 4개의 반전 클럭신호들(CLKB0, CLKB90, CLKB180, CLKB270)을 발생한다. 위상 혼합기(24)는 클럭신호들(CLK0, CLKB90, CLK180, CLK270) 및 반전 클럭신호들(CLKB0, CLKB90, CLKB180, CLKB270)을 입력하여 관련있는 클럭신호와 반전 클럭신호를 혼합하여 보정된 클럭신호들(CCLK0, CCLK90, CCLK180, CCLK270)을 발생한다.
본 발명의 위상 혼합기(24)의 동작을 좀 더 상세하게 설명하면 다음과 같다.
지연 셀들(18-1 ~ 18-4) 및 지연 셀들(22-1 ~ 22-4)은 동일한 전원전압에 연 결되어 있기 때문에, 전원전압에 변동이 발생하면 클럭신호들(CLK90, CLK180, CLK270, CLKB90, CLKB180, CLKB270) 모두에 동일한 위상 변화(잡음)가 발생한다. 예를 들어, 순간적으로 전원전압에 변동이 발생하여 클럭신호들(CLK90, CLK180, CLK270, CLKB90, CLKB180, CLKB270) 모두에 동일한 α만큼의 위상 변화가 발생하였다고 하면, 클럭신호들(CLK180, CLKB180)사이에는 180도의 위상 차가 있으므로 각각을 0, π라고 하면, 클럭신호(CLK90)는 클럭신호(CLK180)로부터 -π/2-α의 위상 차를 가지고, 클럭신호(CLK270)는 클럭신호(CLK180)로부터 π/2+α의 위상 차를 가진다. 그리고, 클럭신호(CLKB90)는 클럭신호(CLKB180)로부터 π/2-α의 위상 차를 가지고, 클럭신호(CLKB270)는 클럭신호(CLKB180)로부터 -π/2+α의 위상 차를 가진다. 따라서, 이 경우에는 본 발명의 위상 혼합기(24)가 클럭신호들(CLK270, CLKB90)의 위상을 혼합함으로써 위상 변화(α)가 상쇄되어 클럭신호(CLK180)와 π/2(90도)의 위상 차를 가지는 보정된 클럭신호(CCLK90)를 발생하고, 클럭신호들(CLK90, CLKB270)의 위상을 혼합함으로써 위상 변화(α)가 상쇄되어 클럭신호(CLK180)와 -π/2(270도)의 위상 차를 가지는 보정된 클럭신호(CCLK270)를 발생한다. 만일 기준이 되는 클럭신호들을 달리하게 되면 위상 혼합되는 클럭신호들도 달라지게 됨은 당연하다.
결과적으로, 본 발명의 위상 혼합기는 위상은 동일하고 위상 변화가 서로 다른 클럭신호와 반전 클럭신호의 위상을 혼합하여 위상 변화를 상쇄시킴으로써 보정된 클럭신호를 발생한다.
도3은 도2에 나타낸 위상 검출기의 실시예의 구성을 나타내는 것으로, 펄스 발생기(30), 제1위상 검출기(32), 및 제2위상 검출기(34)로 구성되어 있다. 펄스 발생기(30)는 NAND게이트(NA1), 지연기(DL1), 인버터(I1), 및 NOR게이트(NOR1)로 구성되고, 제1위상 검출기(32)는 래치들(LA1, LA3) 및 NAND게이트들(NA6, NA7)로 구성되고, 제2위상 검출기(34)는 래치들(LA2, LA4), NAND게이트들(NA10, NA11), 및 인버터(I2)로 구성되어 있다. 래치들(LA1, LA2, LA3, LA4) 각각은 2개씩의 NAND게이트들((NA2, NA3), (NA8, NA9), (NA4, NA5), (NA12, NA13))로 구성되어 있다.
도3에 나타낸 위상 검출기의 기능을 설명하면 다음과 같다.
펄스 발생기(30)는 궤환 클럭신호(FCLK)와 지연 클럭신호(DCLK)가 모두 "하이"레벨이 되는 것을 검출하여 "하이"레벨로 천이하고, 소정 시간 지연 후에 "로우"레벨로 천이하는 신호(b)를 발생한다. NAND게이트(NA1)는 궤환 클럭신호(FCLK)와 지연 클럭신호(DCLK)가 모두 "하이"레벨이면 "로우"레벨의 신호(a)를 발생한다. 지연기(DL1), 인버터(I1), 및 NOR게이트(NOR1)로 구성된 회로는 신호(a)와 신호(a)를 반전하고 지연한 신호가 모두 "로우"레벨이면 "하이"레벨로 천이하고, 소정 시간 지연 후에 "로우"레벨로 천이하는 신호(b)를 발생한다.
제2위상 검출기(34)는 궤환 클럭신호(FCLK)의 위상이 지연 클럭신호(DCLK)의 위상보다 앞서면 제1업 신호(CUP)를 발생하고, 반대로 지연 클럭신호(DCLK)의 위상이 궤환 클럭신호(FCLK)의 위상보다 앞서면 제1다운 신호(CDN)를 발생한다. 제1다운 신호(CDN)가 발생되면 제1위상 검출기(32)의 동작이 디스에이블되고, 제2위상 검출기(34)의 동작이 인에이블된다.
지연기(DL2)는 궤환 클럭신호(FCLK)를 지연한다. 래치(LA2)는 지연기(DL2)의 출력신호가 "하이"레벨이고, 지연 클럭신호(DCLK)가 "로우"레벨이면, "로우"레벨의 신호(c) 및 "하이"레벨의 신호(d)를 발생하고, 지연기(DL2)의 출력신호가 "로우"레벨이고, 지연 클럭신호(DCLK)가 "하이"레벨이면, "하이"레벨의 신호(c) 및 "로우"레벨의 신호(d)를 발생한다. NAND게이트들(NA10, NA11) 각각은 신호(b)가 "하이"레벨이고 제1다운 신호(CDN)가 "로우"레벨인 경우에 신호들(c, d) 각각을 반전하여 출력한다. 즉, 신호들(c, d)이 "로우"레벨, "하이"레벨이면 "하이"레벨과 "로우"레벨의 신호들을 발생하고, "하이"레벨, "로우"레벨이면 "로우"레벨과 "하이"레벨의 신호들을 발생한다. 래치(LA4)는 래치(LA2)와 동일한 동작을 수행하여 제1다운 신호(CDN) 및 제1업 신호(CUP)를 발생한다.
제1위상 검출기(32)는 제1다운 신호(CDN)에 응답하여 인에이블되고 궤환 클럭신호(FCLK)의 위상이 지연 클럭신호(DCLK)의 위상보다 앞서면 제2업 신호(FUP)를 발생하고, 반대로 지연 클럭신호(DCLK)의 위상이 궤환 클럭신호(FCLK)의 위상보다 앞서면 제2다운 신호(FDN)를 발생한다.
래치(LA1)는 지연기(DL2)의 출력신호가 "하이"레벨이고, 지연 클럭신호(DCLK)가 "로우"레벨이면, "로우"레벨의 신호(e) 및 "하이"레벨의 신호(f)를 발생하고, 지연기(DL2)의 출력신호가 "로우"레벨이고, 지연 클럭신호(DCLK)가 "하이"레벨이면, "하이"레벨의 신호(e) 및 "로우"레벨의 신호(f)를 발생한다. NAND게이트들(NA6, NA7) 각각은 신호(e) 및 제1다운 신호(CDN)가 모두 "하이"레벨인 경우에 신호들(e, f) 각각을 반전하여 출력한다. 즉, 신호들(e, f)이 "로우"레벨, "하이"레벨이면 "하이"레벨과 "로우"레벨의 신호들을 발생하고, "하이"레벨, "로우"레벨이 면 "로우"레벨과 "하이"레벨의 신호들을 발생한다. 래치(LA3)는 래치(LA1)와 동일한 동작을 수행하여 제2다운 신호(FDN) 및 제2업 신호(FUP)를 발생한다.
도4는 도2에 나타낸 제1카운터의 실시예의 구성을 나타내는 것으로, 제1카운터는 m개의 카운팅 셀들(40-1 ~ 40-n) 및 NMOS트랜지스터(N5)로 구성되고, m개의 카운팅 셀들(40-1 ~ 40-n) 각각은 NAND게이트(NA14) 및 인버터(I3)로 구성된 래치(LA5), 인버터(I4), 및 NMOS트랜지스터들(N1 ~ N4)로 구성되어 있다.
도4에서, 인에이블 신호(EN)는 전원전압이 인가되면 "하이"레벨로 천이하는 신호이고, C11 ~ C1m은 m비트의 제1제어신호(CON1)를 나타낸다.
도4에 나타낸 제1카운터의 동작을 설명하면 다음과 같다.
초기에 "로우"레벨의 인에이블 신호(EN)가 인가되면 카운팅 출력신호들(C11 ~ C1n)이 모두 "로우"레벨을 유지한다. 이 후에, 전원전압이 인가되어 "하이"레벨의 인에이블 신호(EN)가 발생되면, m개의 카운팅 셀들(40-1 ~ 40-n)의 NMOS트랜지스터(N4)가 온된다. 이 상태에서, 첫 번째 "하이"레벨의 제1업 신호(CUP)가 인가되면 카운팅 셀(40-1)의 NMOS트랜지스터(N3)가 온되고, 이에 따라 노드(x)가 "로우"레벨로 된다. 인버터(I4)는 "로우"레벨의 노드(x)의 신호를 반전하여 "하이"레벨의 제1제어신호(C11)를 발생한다. 래치(LA5)는 "로우"레벨의 노드(x)의 신호를 래치한다. 따라서, 노드(y)는 "하이"레벨로 된다. 그러면, 카운팅 셀(40-2)의 NMOS트랜지스터(N4)가 온된다. 이때, 나머지 카운팅 셀들(40-3 ~ 40-n)의 NMOS트랜지스터(N4)는 오프된 상태를 유지한다.
이 상태에서, 두 번째 "하이"레벨의 업 신호(CUP)가 인가되면 카운팅 셀들 (40-1, 40-2) 각각의 NMOS트랜지스터(N3)가 온되고, 이에 따라 노드(x)가 "로우"레벨로 된다. 인버터(I4)는 "로우"레벨의 노드(x)의 신호를 반전하여 "하이"레벨의 제1제어신호(C11, C12)를 발생한다. 래치(LA5)는 "로우"레벨의 노드(x)의 신호를 래치하고, 따라서, 노드(y)는 "하이"레벨로 된다. 그러면, 카운팅 셀들(40-2, 40-3)의 NMOS트랜지스터(N4)가 온되고, 이때, 나머지 카운팅 셀들의 NMOS트랜지스터(N4)는 오프된 상태를 유지한다.
상술한 바와 같은 방법으로 동작을 수행함에 의해서 제1카운터(14)는 업 신호(CUP)가 "하이"레벨로 천이할 때마다 "하이"레벨로 되는 제1제어신호(C11 ~ C1m)의 비트 수를 하나씩 증가한다. 즉, 제1제어신호(C11 ~ C1m)를 "0...000", "0...001", "0...011", ..., "1...111"의 순서로 변화한다.
그리고, 제1제어신호(C11 ~ C1m)가 "0...011"인 상태에서 제1다운 신호(CDN)가 "하이"레벨로 천이하면, NMOS트랜지스터(N5)가 온되어 n개의 카운팅 셀들(40-1 ~ 40-n)의 NMOS트랜지스터(N1)로 "로우"레벨이 인가되어 NMOS트랜지스터(N1)가 오프된다. 그러면, 카운팅 셀들(40-1 ~ 40-m)은 래치(LA5)에 래치된 신호를 유지하고, 이에 따라 제1제어신호(C11 ~ C1m)는 "0...011"로 유지된다.
도4의 제1카운터는 n개의 카운팅 셀들(40-1 ~ 40-m)의 NMOS트랜지스터들(N1, N2)을 제거하더라도 동일한 동작을 수행하므로, NMOS트랜지스터들(N1, N2)을 제거하여 구성하여도 된다.
도5는 도2에 나타낸 제2카운터의 실시예의 구성을 나타내는 것으로, 제2카운터는 n개의 카운팅 셀들(50-1 ~ 50-n)로 구성되고, n개의 카운팅 셀들(50-1 ~ 50- (n/2) 각각은 NAND게이트(NA15)와 인버터(I3)로 구성된 래치(LA6), 인버터(I4), 및 트랜지스터들(N1 ~ N5)로 구성되고, n개의 카운팅 셀들(50-1 ~ 50-(n/2)) 각각은 NAND게이트(NA14)와 인버터(I5)로 구성된 래치(LA5), 인버터(I4), 및 NMOS트랜지스터들(N1 ~ N5)로 구성되어 있다.
도5에서, n개의 카운팅 셀들(50-(n/2+1) ~ 50-n)의 래치(LA5)는 도4의 m개의 카운팅 셀들(40-1 ~ 40-m)의 구성에 NMOS트랜지스터(N5)를 추가하여 구성하고, n개의 카운팅 셀들(50-1 ~ 50-n/2)의 래치(LA6)는 도4의 m개의 카운팅 셀들(40-1 ~ 40-m)의 래치(LA5)를 구성하는 NAND게이트(NA14)와 인버터(I5)를 서로 반대 방향으로 연결하여 구성되고, NMOS트랜지스터(N5)가 추가되어 구성된 것을 제외하고는 도4의 m개의 카운팅 셀들(40-1 ~ 40-m)과 동일한 구성을 가진다.
도5에 나타낸 제2카운터의 동작을 설명하면 다음과 같다.
초기에 "로우"레벨의 인에이블 신호(EN)가 인가되면 카운팅 출력신호들(C21 ~ C2(n/2))은 모두 "하이"레벨을 유지하고, 카운팅 출력신호들(C2(n/2+1) ~ C2n)은 모두 "로우"레벨을 유지한다. 이 후에, 전원전압이 인가되어 "하이"레벨의 인에이블 신호(EN)가 발생되면, n개의 카운팅 셀들(50-1 ~ 50-n)의 NMOS트랜지스터(N4)가 온되고, "하이"레벨의 제1다운 신호(CDN)가 발생되면 NMOS트랜지스터(N5)가 온되어 n개의 카운팅 셀들(50-1 ~ 50-n)의 카운팅 동작이 인에이블된다. 이 상태에서, 첫 번째 "하이"레벨의 업 신호(FUP)가 인가되면 카운팅 셀(50-(n/2+1))의 NMOS트랜지스터(N3)가 온되고, 이에 따라 노드(x)가 "로우"레벨로 된다. 인버터(I4)는 "로우"레벨의 노드(x)의 신호를 반전하여 "하이"레벨의 제2제어신호(C2(n/2+1))를 발생한 다. 래치(LA5)는 "로우"레벨의 노드(x)의 신호를 래치한다. 따라서, 노드(y)는 "하이"레벨로 된다. 그러면, 카운팅 셀(50-(n/2+2))의 NMOS트랜지스터(N4)가 온된다. 이때, 나머지 카운팅 셀들(50-(n/2+3) ~ 50-n)의 NMOS트랜지스터(N4)는 오프된 상태를 유지한다.
이 상태에서, 두 번째 "하이"레벨의 제2업 신호(FUP)가 인가되면 카운팅 셀들(50-1 ~ 50-(n/2+3))은 "하이"레벨의 제2제어신호(C21 ~ C2(n/2+3))를 발생하고, 카운팅 셀들(50-(n/2+4) ~ 50-n)은 "로우"레벨의 제2제어신호(C2(n/2+4) ~ C2n)를 발생한다.
그리고, 이 상태에서, 첫 번째 "하이"레벨의 제2다운 신호(FDN)가 인가되면 카운팅 셀들(50-1 ~ 50-(n/2+2))은 "하이"레벨의 제2제어신호(C21 ~ C2(n/2+2))를 발생하고, 카운팅 셀들((50-(n/2+3) ~ 50-n)은 "로우"레벨의 제2제어신호(C2(n/2+3) ~ C2n)를 발생한다.
상술한 바와 같은 방법으로 동작을 수행함에 의해서 제2카운터(14)는 제2업 신호(FUP)가 "하이"레벨로 천이할 때마다 "하이"레벨로 되는 제2제어신호(C21 ~ C2n)의 비트 수를 하나씩 증가한다. 즉, 제2업 신호(FUP)가 계속적으로 발생되면 제2제어신호(C21 ~ C2n)를 "0...0001...1", "0...11...1", "0...111...1"의 순서로 변화한다. 그리고, 제2다운 신호(FDN)가 "하이"레벨로 천이할 때마다 "하이"레벨로 되는 제2제어신호(C21 ~ C2n)의 비트 수를 하나씩 감소한다. 즉, 제2다운 신호(FDN)가 계속적으로 발생되면 제2제어신호(C21 ~ C2n)를 "0...0111...1", "0...0011...1", "0...0001...1"의 순서로 변환한다.
도6은 도2에 나타낸 지연 셀의 실시예의 구성을 나타내는 것으로, 버퍼(BUF), 제1지연 회로(60), 및 제2지연 회로(62)로 구성되고, 제1지연 회로(60)는 NMOS트랜지스터들(N71 ~ N7m)과 캐패시터들(C71 ~ C7m)로 구성되고, 제2지연 회로(62)는 NMOS트랜지스터들(N81 ~ N8n)과 캐패시터들(C81 ~ C8n)으로 구성되어 있다.
도6에 나타낸 지연 셀은 클럭신호(CLK0)를 입력하여 클럭신호(CLK90)를 발생하는 회로를 나타낸 것이고, 도시하지는 않았지만 나머지 지연 셀들은 동일한 구성을 가진다.
도6에 나타낸 지연 셀의 동작을 설명하면 다음과 같다.
버퍼(BUF)는 클럭신호(CLK0)를 버퍼한다. NMOS트랜지스터들(N71 ~ N7m) 각각은 m비트의 제1제어신호(C11 ~ C1m)에 응답하여 각각 온되어 캐패시터들(C71 ~ C7m) 각각을 버퍼(BUF)의 출력단에 연결한다. NMOS트랜지스터들(N81 ~ N8n) 각각은 n비트의 제2제어신호(C21 ~ C2n)에 응답하여 각각 온되어 캐패시터들(C81 ~ C8n) 각각을 버퍼(BUF)의 출력단에 연결한다. 만일 m비트의 제1제어신호(C11 ~ C1m)이 모두 "하이"레벨이면 NMOS트랜지스터들(N71 ~ N7m, N81 ~ N8n)이 모두 온되어 캐패시터들(C71 ~ C7m, C81 ~ C8n)이 버퍼(BUF)의 출력단에 모두 연결되고, 이에 따라 버퍼(BUF)의 출력단의 캐패시턴스가 최대가 된다. 반면에, m비트의 제1제어신호(C11 ~ C1m)와 n비트의 제2제어신호(C21 ~ C2n)이 모두 "로우"레벨이면 버퍼(BUF)의 출력단의 캐패시턴스가 최소가 된다. 즉, m비트의 제1제어신호(C11 ~ C1m)와 n비트의 제2제어신호(C21 ~ C2n)의 "하이"레벨의 비트 수가 증가할수록 버퍼(BUF)의 출력단의 캐피시턴스가 커지게 되어 버퍼(BUF)의 출력신호의 지연시간이 커지게 된 다.
도6에 나타낸 지연 셀은 n의 값을 m의 값보다 크게 설정하고, 캐패시터들(C71 ~ C7m) 각각의 캐패시턴스를 캐패시터들(C81 ~ C8n) 각각의 캐패시턴스보다 크게 설정함으로써, 초기에 m비트의 제1제어신호(C11 ~ C1m)에 응답하여 버퍼(BUF)의 출력신호의 지연시간이 넓게 조절되고, 이 후 n비트의 제2제어신호(C21 ~ C2n)에 응답하여 버퍼(BUF)의 출력신호의 지연시간이 미세하게 조절된다.
도7은 도2에 나타낸 위상 혼합기의 실시예의 구성을 나타내는 회로도로서, PMOS트랜지스터들(P1 ~ P4) 및 NMOS트랜지스터들(N9 ~ N14)로 구성되고, PMOS트랜지스터들(P1, P2)은 제1전류 미러(M1)를 구성하고, PMOS트랜지스터들(P3, P4)은 제2전류 미러(M2)를 구성하고, NMOS트랜지스터들(N9, N10)은 제3전류 미러(M3)를 구성한다.
도7에서, 인에이블 신호(EN)는 도4의 인에이블 신호(EN)와 마찬가지로 전원전압이 인가되면 "하이"레벨로 천이하는 신호이다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
입력신호들(IN1, IN2)이 모두 "로우"레벨에서 "하이"레벨로 천이하고, 입력신호들(IN1B, IN2B)이 모두 "하이"레벨에서 "로우"레벨로 천이하면, 전류(i3)가 증가하고, 전류(i2)가 감소하게 된다. 그러면, PMOS트랜지스터들(P1, P2)이 오프되기 시작하고, PMOS트랜지스터들(P3, P4)은 온되기 시작한다. 따라서, 전류(i1)가 감소하기 시작하고, 전류(i4)가 증가하기 시작한다. 그리고, 전류(i1)이 감소하게 되면 NMOS트랜지스터들(N9, N10)이 오프되기 시작하여 결국에는 완전히 오프되게 된다. 이에 따라, 출력신호(OUT)는 "하이"레벨로 천이하게 된다.
따라서, 입력신호들(IN1, IN2) 및 입력신호들(IN1B, IN2B)에 의해서 전류들(i2, i3)이 제어되고, 전류들(i2, i3)에 의해서 전류들(i1, i4)이 제어되어, 전류(i4)가 전류(i1)보다 크면 "하이"레벨의 출력신호(OUT)를 발생하고, 전류(i4)가 전류(i1)보다 작으면 "로우"레벨의 출력신호(OUT)를 발생한다.
만일 입력신호들(IN1, IN2)이 클럭신호들(CLK270, CLKB90)이고, 입력신호들(IN1B, IN2B)이 클럭신호들(CLK90, CLKB270)이면, 보정된 클럭신호(CCLK90)가 출력신호(OUT)로 발생되고, 만일 입력신호들(IN1, IN2)이 클럭신호들(CLK90, CLKB270)이고, 입력신호들(IN1B, IN2B)이 클럭신호들(CLK270, CLKB90)이면, 보정된 클럭신호(CCLK270)가 출력신호(OUT)로 발생된다. 또한, 만일 입력신호들(IN1, IN2)이 클럭신호(CLK180)이고, 입력신호들(IN1B, IN2B)이 클럭신호(CLKB180)이면, 보정된 클럭신호(CCLK0)가 출력신호(OUT)로 발생되고, 입력신호들(IN1, IN2)이 클럭신호(CLKB180)이고, 입력신호들(IN1B, IN2B)이 클럭신호(CLK180)이면, 보정된 클럭신호(CCLK180)가 출력신호(OUT)로 발생된다.
도7에 나타낸 위상 혼합기는 입력신호들(IN1, IN2)로 인가되는 클럭신호들사이에 위상이 혼합되어 위상 변화가 상쇄되고, 입력신호들(IN1B, IN2B)로 인가되는 클럭신호들사이에 위상이 혼합되어 위상 변화가 상쇄되어, 전류들(i3, i2)을 각각 발생한다. 그리고, 위상 혼합에 의해서 발생되는 전류들(i3, i2)을 미러하여 전류들(i4, i1)을 발생함에 의해서 출력신호(OUT)를 발생한다.
도8은 본 발명의 지연 동기 루프의 다른 실시예의 구성을 나타내는 블록도로 서, 분주기들(60, 68), 위상 검출기(62), 전하 펌프(64), 지연기들(66, 70), 및 위상 혼합기(72)로 구성되어 있다. 지연기(66)는 지연 셀들(66-1 ~ 66-4)로 구성되고, 지연기(70)는 지연 셀들(70-1 ~ 70-4)로 구성된다.
도8에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
분주기(60)는 외부로부터 인가되는 클럭신호(CLK)를 분주하여 분주된 클럭신호(DCLK)를 발생한다. 위상 검출기(12)는 궤환 클럭신호(FCLK)와 분주된 클럭신호(DCLK)의 위상 차를 검출하여 궤환 클럭신호(FCLK)의 위상이 분주된 클럭신호(DCLK)의 위상보다 앞서면 업 신호(UP)를 발생하고, 반대로 분주된 클럭신호(DCLK)의 위상과 궤환 클럭신호(FCLK)의 위상보다 앞서면 다운 신호(DN)를 발생한다. 전하 펌프(64)는 업 신호(UP)에 응답하여 펌핑하여 전압(Vc)을 상승하고, 다운 신호(DN)에 응답하여 펌핑하여 전압(Vc)을 하강한다. 지연기(66)는 클럭신호(CLK)를 입력하고 전압(Vc)을 지연 셀들(66-1 ~ 66-4)의 전원전압으로 인가하고, 이에 따라 지연 시간이 조절되어 90도의 위상 차를 가진 4개의 클럭신호들(CLK0, CLK90, CLK180, CLK270)을 발생한다. 지연기(70)는 반전 클럭신호(CLKB)를 입력하고 전압(Vc)을 지연 셀들(70-1 ~ 70-4)의 전원전압으로 인가하고, 이에 따라 지연 시간이 조절되어 90도의 위상 차를 가진 4개의 클럭신호들(CLKB0, CLKB90, CLKB180, CLKB270)을 발생한다. 분주기(68)는 지연기(66)로부터 출력되는 클럭신호를 분주하여 궤환 클럭신호(FCLK)를 발생한다. 위상 혼합기(72)는 클럭신호들(CLK0, CLKB90, CLK180, CLK270) 및 반전 클럭신호들(CLKB0, CLKB90, CLKB180, CLKB270)을 입력하여 관련있는 클럭신호와 반전 클럭신호를 2개씩 혼합하여 보정된 클럭신호들(CCLK0, CCLK90, CCLK180, CCLK270)을 발생한다.
즉, 도1의 지연 동기 루프는 소정 비트의 제1 및 제2제어신호에 응답하여 지연기들(18, 22)을 구성하는 지연 셀들의 캐패시턴스가 조절되어 지연시간이 변화하지만, 도8의 지연 동기 루프는 전압(Vc)에 응답하여 지연기들(66, 70)을 구성하는 지연 셀들로 인가되는 전원전압이 조절되어 지연시간이 변화한다.
따라서, 본 발명의 지연 동기 루프는 외부로부터 인가되는 클럭신호 및 반전 클럭신호를 입력하여 서로 다른 위상 차를 가지는 복수개의 클럭신호들 및 복수개의 반전 클럭신호들을 발생하고, 클럭신호들 및 반전 클럭신호들중 관련있는 클럭신호들을 위상 혼합함으로써 전원전압의 변동 등에 의해서 발생하는 순간적인 위상 변화를 상쇄한다. 이에 따라, 정확하게 90도의 위상 차를 가지는 복수개의 보정된 클럭신호들을 발생할 수 있다.
도9는 본 발명의 지연 동기 루프를 구비한 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(100), 병직렬 변환회로(102), 데이터 출력버퍼(104), 지연 동기 루프(106), 출력 데이터 스트로우브 신호 발생회로(108), 및 출력 데이터 스트로우브 신호 버퍼(110)로 구성되어 있다.
도9에 나타낸 반도체 메모리 장치는 버스트 길이가 4로 동작하는 장치로서, 4개의 출력 데이터 스트로우브 신호들(DQS1 ~ DQS4)에 응답하여 4비트씩의 출력 데이터(DQ1 ~ DQ4)를 발생하는 장치를 나타낸 것이다.
도9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(100)는 리드 동작시에 16비트의 데이터를 출력한다. 병직 렬 변환회로(102)는 16비트의 병렬 데이터를 4비트의 직렬 데이터로 변환하여 출력한다. 데이터 출력버퍼(104)는 데이터 스트로우브 신호(DQS1 ~ DQS4) 각각에 응답하여 4비트의 직렬 데이터를 출력 데이터(DQ1 ~ DQ4)로 순차적으로 출력한다. 지연 동기 루프(106)는 클럭신호(CLK)와 반전 클럭신호(CLKB)를 입력하여 보정된 4개의 클럭신호들(CCLK0, CCLK90, CCLK180, CCLK270)을 발생한다. 출력 데이터 스트로우브 신호 발생회로(108)는 보정된 4개의 클럭신호들(CCLK0, CCLK90, CCLK180, CCLK270)을 2개씩 조합하여 4개의 데이터 스트로우브 신호(DQS1 ~ DQS4)를 발생한다. 예를 들면, 보정된 클럭신호들(CCLK0, CCLK270)을 논리곱하여 데이터 스트로우브 신호(DQS1)를 발생하고, 보정된 클럭신호들(CCLK0, CCLK90)을 논리곱하여 데이터 스트로우브 신호(DQS1)를, 보정된 클럭신호들(CCLK90, CCLK180)을 논리곱하여 데이터 스트로우브 신호(DQS2)를, 보정된 클럭신호들(CCLK180, CCLK270)을 논리곱하여 데이터 스트로우브 신호(DQS3)를 발생한다. 출력 데이터 스트로우브 신호 버퍼(110)는 4개의 출력 데이터 스트로우브 신호(DQS1 ~ DQS4)를 버퍼하여 출력 데이터 스트로우브 신호(DQSO1 ~ DQSO4)를 발생한다.
즉, 도1 또는 도8에 나타낸 지연 동기 루프는 도9와 같은 반도체 메모리 장치에 적용되어 정확하게 90도 위상 차를 가지는 4개의 보정된 클럭신호들을 발생하고, 4개의 보정된 클럭신호들을 조합하여 안정된 4개의 데이터 스트로우브 신호를 발생한다.
상술한 설명에서는 본 발명의 지연 동기 루프가 4개의 클럭신호들을 발생하는 것을 예로 들어 설명하였지만, 5개이상의 클럭신호들을 발생하는 지연 동기 루 프에도 본 발명의 방법이 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 지연 동기 루프는 전원전압의 변동 등에 의해서 발생하는 위상 변화(위상 잡음)를 위상 혼합을 수행함에 의해서 상쇄시킴으로써 정확한 위상 차를 가지는 복수개의 클럭신호들을 발생할 수 있다.
또한, 본 발명의 지연 동기 루프를 구비한 반도체 메모리 장치는 리드 동작시에 정확한 위상 차를 가지는 출력 데이터 스트로우브 신호를 발생할 수 있다.

Claims (36)

  1. 클럭신호와 궤환 클럭신호의 위상 차를 검출하고, 상기 위상 차에 따라 변화하는 복수 비트의 지연 제어신호를 발생하는 위상 검출 및 제어신호 발생기;
    상기 복수 비트의 지연 제어신호에 응답하여 상기 클럭신호를 지연하여 복수개의 출력 클럭신호들 및 상기 궤환 클럭신호를 발생하는 소정 개수의 종속 연결된 제1지연 셀들을 구비하는 제1지연기;
    상기 복수 비트의 지연 제어신호에 응답하여 반전 클럭신호를 지연하여 복수개의 반전 출력 클럭신호들을 발생하는 소정 개수의 종속 연결된 제2지연 셀들을 구비하는 제2지연기; 및
    상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 변화를 가지는 출력 클럭신호와 반전 출력 클럭신호를 위상 혼합함에 의해서 위상 보정된 복수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  2. 제1항에 있어서, 상기 위상 검출 및 제어신호 발생기는
    상기 클럭신호를 분주하여 분주된 클럭신호를 발생하는 제1분주기;
    상기 제1지연기로부터 출력되는 궤환 클럭신호를 분주하여 분주된 궤환 클럭신호를 발생하는 제2분주기;
    상기 분주된 클럭신호와 상기 분주된 궤환 클럭신호사이의 위상 차를 검출하여 위상 검출신호를 발생하는 위상 검출기; 및
    상기 위상 검출신호에 응답하여 카운팅 동작을 수행하여 상기 복수 비트의 제어신호를 발생하는 카운팅 부를 구비하는 것을 특징으로 하는 지연 동기 루프.
  3. 제2항에 있어서, 상기 위상 검출기는
    초기에 상기 분주된 클럭신호의 위상이 상기 분주된 궤환 클럭신호의 위상보다 앞서면 제1업 신호를, 상기 분주된 궤환 클럭신호의 위상이 상기 분주된 클럭신호의 위상보다 앞서면 제1다운 신호를, 상기 제1다운 신호가 발생되고, 상기 분주된 클럭신호의 위상이 상기 분주된 궤환 클럭신호의 위상보다 앞서면 제2업 신호를, 상기 분주된 궤환 클럭신호의 위상이 상기 분주된 클럭신호의 위상보다 앞서면 제2다운 신호를 상기 위상 검출신호로 각각 발생하는 것을 특징으로 하는 지연 동기 루프.
  4. 제3항에 있어서, 상기 카운팅 부는
    상기 제1업 신호에 응답하여 업 카운팅을 수행하여 소정 비트의 제1제어신호를 발생하는 제1카운터; 및
    상기 제1다운 신호에 응답하여 인에이블되고, 상기 제2업 신호에 응답하여 업 카운팅을 수행하고, 상기 제2다운 신호에 응답하여 다운 카운팅을 수행하여 소정 비트의 제2제어신호를 발생하는 제2카운터를 구비하고,
    상기 복수 비트의 제어신호는 상기 소정 비트의 제1 및 제2제어신호들로 이루어지는 것을 특징으로 하는 지연 동기 루프.
  5. 제4항에 있어서, 상기 소정 개수의 제1지연 셀들 각각은
    전단의 지연 셀의 출력신호를 지연하는 제1버퍼; 및
    상기 제1버퍼의 출력단과 접지전압사이에 직렬 연결된 제1스위칭 트랜지스터 및 제1캐패시터를 복수개 병렬로 구비하고,
    상기 복수개의 제1스위칭 트랜지스터들 각각이 상기 소정 비트의 제1제어신호에 응답하여 스위칭되는 것을 특징으로 하는 지연 동기 루프.
  6. 제4항에 있어서, 상기 소정 개수의 제2지연 셀들 각각은
    전단의 지연 셀의 출력신호를 지연하는 제2버퍼; 및
    상기 제2버퍼의 출력단과 접지전압사이에 직렬 연결된 제2스위칭 트랜지스터 및 제2캐패시터를 복수개 병렬로 구비하고,
    상기 복수개의 제2스위칭 트랜지스터들 각각이 상기 소정 비트의 제2제어신호에 응답하여 스위칭되는 것을 특징으로 하는 지연 동기 루프.
  7. 제4항에 있어서, 상기 제1카운터는
    상기 소정 비트의 제1제어신호의 각 비트를 발생하기 위한 소정 개수의 제1카운팅 셀들을 구비하고,
    초기에 상기 제1카운팅 셀들은 "로우"레벨의 상기 소정 비트의 제1제어신호를 발생하고, 상기 제1업 신호에 응답하여 업 카운팅을 수행하여 상기 소정 비트의 제1제어신호의 "하이"레벨의 비트 수를 증가하는 것을 특징으로 하는 지연 동기 루프.
  8. 제7항에 있어서, 상기 소정 개수의 제1카운팅 셀들 각각은
    초기에 "하이"레벨의 데이터를 제1노드로 출력하고, 상기 제1노드의 데이터를 반전하여 제2노드로 출력하고, 상기 제2노드의 데이터를 반전하여 상기 제1노드로 출력하는 래치; 및
    상기 제1업 신호 및 뒷단의 카운팅 셀의 상기 제2노드의 신호에 응답하여 상기 제1노드를 "로우"레벨로 만드는 리셋 회로를 구비하는 것을 특징으로 하는 지연 동기 루프.
  9. 제4항에 있어서, 상기 제2카운터는
    상기 소정 비트의 제2제어신호의 각 비트를 발생하기 위한 소정 개수의 제2카운팅 셀들을 구비하고,
    초기에 상기 제2카운팅 셀들은 소정 비트의 제2제어신호의 상위 비트는 "하이"레벨로 하고 나머지 비트는 "로우"레벨로 하여 발생하고, 상기 제1다운 신호에 응답하여 인에이블되고, 상기 제2업 신호에 응답하여 업 카운팅을 수행하여 상기 소정 비트의 제2제어신호의 "하이"레벨의 비트 수를 증가하고, 상기 제2다운 신호에 응답하여 다운 카운팅을 수행하여 상기 소정 비트의 제2제어신호의 "하이"레벨의 비트 수를 감소하는 것을 특징으로 하는 지연 동기 루프.
  10. 제9항에 있어서, 상기 소정 개수의 제2카운팅 셀들 각각은
    초기에 "하이"레벨의 데이터를 제1노드로 출력하고, 상기 제1노드의 데이터를 반전하여 제2노드로 출력하고, 상기 제2노드의 데이터를 반전하여 상기 제1노드로 출력하는 래치;
    상기 제2업 신호 및 뒷단의 카운팅 셀의 상기 제2노드의 신호에 응답하여 상기 제1노드를 "로우"레벨로 만드는 제1리셋 회로;
    상기 제2다운 신호 및 전단의 카운팅 셀의 상기 제1노드의 신호에 응답하여 상기 제2노드를 "로우"레벨로 만드는 제2리셋 회로; 및
    상기 제1다운 신호에 응답하여 상기 제1 및 제2리셋 회로들로 "로우"레벨을 공급하는 인에이블 회로를 구비하는 것을 특징으로 하는 지연 동기 루프.
  11. 삭제
  12. 제1항에 있어서, 상기 위상 혼합기는
    제1입력신호와 제2입력신호에 응답하여 제1전류를 발생하는 제1전류 발생기;
    제3입력신호와 제4입력신호에 응답하여 제2전류를 발생하는 제2전류 발생기;
    상기 제1전류를 미러하여 제3전류를 발생하는 제1전류 미러;
    상기 제2전류를 미러하여 제4전류를 발생하는 제2전류 미러; 및
    상기 제4전류를 미러하여 출력전압을 발생하는 제3전류 미러를 구비하고,
    상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 차를 가지는 출력 클럭신호와 반전 출력 클럭신호를 각각 상기 제1 및 제2입력신호로 하고, 상기 제1 및 제2입력신호와 반대 위상을 가지고 서로 다른 위상 차를 가지는 출력 클럭신호와 반전 출력 클럭신호를 각각 상기 제3 및 제4입력신호로 하는 것을 특징으로 하는 지연 동기 루프.
  13. 클럭신호와 궤환 클럭신호의 위상 차를 검출하고, 상기 위상 차에 따라 변화하는 제어전압을 발생하는 위상 검출 및 제어전압 발생기;
    상기 제어전압에 응답하여 클럭신호를 지연하여 복수개의 출력 클럭신호들 및 상기 궤환 클럭신호를 발생하는 소정 개수의 종속 연결된 제1지연 셀들을 구비하는 제1지연기;
    상기 제어전압에 응답하여 반전 클럭신호를 지연하여 복수개의 반전 출력 클럭신호들을 발생하는 소정 개수의 종속 연결된 제2지연 셀들을 구비하는 제2지연기; 및
    상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 변화를 가지는 출력 클럭신호와 반전 출력 클럭신호를 위상 혼합함에 의해서 위상 보정된 복수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  14. 제13항에 있어서, 상기 지연 동기 루프는
    상기 클럭신호를 분주하여 분주된 클럭신호를 발생하는 제1분주기;
    상기 제1지연기로부터 출력되는 상기 궤환 클럭신호를 분주하여 분주된 궤환 클럭신호를 발생하는 제2분주기;
    상기 분주된 클럭신호와 상기 분주된 궤환 클럭신호사이의 위상 차를 검출하여 위상 검출신호를 발생하는 위상 검출기; 및
    상기 위상 검출신호에 응답하여 펌핑 동작을 수행하여 상기 제어전압을 발생하는 전하 펌프를 구비하는 것을 특징으로 하는 지연 동기 루프.
  15. 제14항에 있어서, 상기 위상 검출기는
    상기 분주된 클럭신호의 위상이 상기 분주된 궤환 클럭신호의 위상보다 앞서면 업 신호를, 상기 분주된 궤환 클럭신호의 위상이 상기 분주된 클럭신호의 위상보다 앞서면 다운 신호를 각각 상기 위상 검출신호로 발생하는 것을 특징으로 하는 지연 동기 루프.
  16. 제13항에 있어서, 상기 소정 개수의 제1지연 셀들 각각은
    제1버퍼를 구비하고,
    상기 제1버퍼의 전원전압으로 상기 제어전압이 인가되어 지연시간이 조절되 는 것을 특징으로 하는 지연 동기 루프.
  17. 제13항에 있어서, 상기 소정 개수의 제2지연 셀들 각각은
    제2버퍼를 구비하고,
    상기 제2버퍼의 전원전압으로 상기 제어전압이 인가되어 지연시간이 조절되는 것을 특징으로 하는 지연 동기 루프.
  18. 삭제
  19. 제13항에 있어서, 상기 위상 혼합기는
    제1입력신호와 제2입력신호에 응답하여 제1전류를 발생하는 제1전류 발생기;
    제3입력신호와 제4입력신호에 응답하여 제2전류를 발생하는 제2전류 발생기;
    상기 제1전류를 미러하여 제3전류를 발생하는 제1전류 미러;
    상기 제2전류를 미러하여 제4전류를 발생하는 제2전류 미러; 및
    상기 제4전류를 미러하여 출력전압을 발생하는 제3전류 미러를 구비하고,
    상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 차를 가지는 출력 클럭신호와 반전 출력 클럭신호를 각각 상기 제1 및 제2입력신호로 하고, 상기 제1 및 제2입력신호와 반대 위상을 가지고 서로 다른 위상 차를 가지는 출력 클럭신호와 반전 출력 클럭신호를 각각 상기 제3 및 제4입력신호로 하는 것을 특징으로 하는 지연 동기 루프.
  20. 클럭신호와 반전 클럭신호를 입력하여 위상 보정된 복수개의 출력 클럭신호들을 발생하는 지연 동기 루프; 및
    상기 위상 보정된 복수개의 출력 클럭신호들을 조합하여 복수개의 출력 데이터 스트로우브 신호를 발생하는 출력 데이터 스트로우브 신호 발생기를 구비하고,
    상기 지연 동기 루프는
    상기 클럭신호와 궤환 클럭신호의 위상 차를 검출하고, 상기 위상 차에 따라 변화하는 복수 비트의 지연 제어신호를 발생하는 위상 검출 및 제어신호 발생기;
    상기 복수 비트의 지연 제어신호에 응답하여 상기 클럭신호를 지연하여 복수개의 출력 클럭신호들 및 상기 궤환 클럭신호를 발생하는 소정 개수의 종속 연결된 제1지연 셀들을 구비하는 제1지연기;
    상기 복수 비트의 지연 제어신호에 응답하여 상기 반전 클럭신호를 지연하여 복수개의 반전 출력 클럭신호들을 발생하는 소정 개수의 종속 연결된 제2지연 셀들을 구비하는 제2지연기; 및
    상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 변화를 가지는 출력 클럭신호와 반전 출력 클럭신호를 위상 혼합함에 의해서 상기 위상 보정된 복수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 위상 검출 및 제어신호 발생기는
    상기 클럭신호를 분주하여 분주된 클럭신호를 발생하는 제1분주기;
    상기 제1지연기로부터 출력되는 궤환 클럭신호를 분주하여 분주된 궤환 클럭신호를 발생하는 제2분주기;
    상기 분주된 클럭신호와 상기 분주된 궤환 클럭신호사이의 위상 차를 검출하여 위상 검출신호를 발생하는 위상 검출기; 및
    상기 위상 검출신호에 응답하여 카운팅 동작을 수행하여 상기 복수 비트의 제어신호를 발생하는 카운팅 부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 위상 검출기는
    초기에 상기 분주된 클럭신호의 위상이 상기 분주된 궤환 클럭신호의 위상보다 앞서면 제1업 신호를, 상기 분주된 궤환 클럭신호의 위상이 상기 분주된 클럭신호의 위상보다 앞서면 제1다운 신호를, 상기 제1다운 신호가 발생되고, 상기 분주된 클럭신호의 위상이 상기 분주된 궤환 클럭신호의 위상보다 앞서면 제2업 신호를, 상기 분주된 궤환 클럭신호의 위상이 상기 분주된 클럭신호의 위상보다 앞서면 제2다운 신호를 상기 위상 검출신호로 각각 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제21항에 있어서, 상기 카운팅 부는
    상기 제1업 신호에 응답하여 업 카운팅을 수행하여 소정 비트의 제1제어신호를 발생하는 제1카운터; 및
    상기 제1다운 신호에 응답하여 인에이블되고, 상기 제2업 신호에 응답하여 업 카운팅을 수행하고, 상기 제2다운 신호에 응답하여 다운 카운팅을 수행하여 소정 비트의 제2제어신호를 발생하는 제2카운터를 구비하고,
    상기 복수 비트의 제어신호는 상기 소정 비트의 제1 및 제2제어신호들로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제23항에 있어서, 상기 소정 개수의 제1지연 셀들 각각은
    전단의 지연 셀의 출력신호를 지연하는 제1버퍼; 및
    상기 제1버퍼의 출력단과 접지전압사이에 직렬 연결된 제1스위칭 트랜지스터 및 제1캐패시터를 복수개 병렬로 구비하고,
    상기 복수개의 제1스위칭 트랜지스터들 각각이 상기 복수 비트의 제어신호에 응답하여 스위칭되는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제23항에 있어서, 상기 소정 개수의 제2지연 셀들 각각은
    전단의 지연 셀의 출력신호를 지연하는 제2버퍼; 및
    상기 제2버퍼의 출력단과 접지전압사이에 직렬 연결된 제2스위칭 트랜지스터 및 제2캐패시터를 복수개 병렬로 구비하고,
    상기 복수개의 제2스위칭 트랜지스터들 각각이 상기 복수 비트의 제어신호에 응답하여 스위칭되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제23항에 있어서, 상기 제1카운터는
    상기 소정 비트의 제1제어신호의 각 비트를 발생하기 위한 소정 개수의 제1카운팅 셀들을 구비하고,
    초기에 상기 제1카운팅 셀들은 "로우"레벨의 상기 소정 비트의 제1제어신호를 발생하고, 상기 제1업 신호에 응답하여 업 카운팅을 수행하여 상기 소정 비트의 제1제어신호의 "하이"레벨의 비트 수를 증가하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제23항에 있어서, 상기 제2카운터는
    상기 소정 비트의 제2제어신호의 각 비트를 발생하기 위한 소정 개수의 제2카운팅 셀들을 구비하고,
    초기에 상기 제2카운팅 셀들은 소정 비트의 제2제어신호의 상위 비트는 "하이"레벨로 하고 나머지 비트는 "로우"레벨로 하여 발생하고, 상기 제1다운 신호에 응답하여 인에이블되고, 상기 제2업 신호에 응답하여 업 카운팅을 수행하여 상기 소정 비트의 제2제어신호의 "하이"레벨의 비트 수를 증가하고, 상기 제2다운 신호에 응답하여 다운 카운팅을 수행하여 상기 소정 비트의 제2제어신호의 "하이"레벨 의 비트 수를 감소하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 삭제
  29. 제20항에 있어서, 상기 위상 혼합기는
    제1입력신호와 제2입력신호에 응답하여 제1전류를 발생하는 제1전류 발생기;
    제3입력신호와 제4입력신호에 응답하여 제2전류를 발생하는 제2전류 발생기;
    상기 제1전류를 미러하여 제3전류를 발생하는 제1전류 미러;
    상기 제2전류를 미러하여 제4전류를 발생하는 제2전류 미러; 및
    상기 제4전류를 미러하여 출력전압을 발생하는 제3전류 미러를 구비하고,
    상기 복수개의 클럭신호들과 상기 복수개의 반전 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 차를 가지는 클럭신호와 반전 클럭신호를 각각 상기 제1 및 제2입력신호로 하고, 상기 제1 및 제2입력신호와 반대 위상을 가지고 서로 다른 위상 차를 가지는 클럭신호와 반전 클럭신호를 각각 상기 제3 및 제4입력신호로 하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 클럭신호와 반전 클럭신호를 입력하여 위상 보정된 복수개의 출력 클럭신호들을 발생하는 지연 동기 루프; 및
    상기 위상 보정된 복수개의 출력 클럭신호들을 조합하여 복수개의 출력 데이터 스트로우브 신호를 발생하는 출력 데이터 스트로우브 신호 발생기를 구비하고,
    상기 지연 동기 루프는
    상기 클럭신호와 궤환 클럭신호의 위상 차를 검출하고, 상기 위상 차에 따라 변화하는 제어전압을 발생하는 위상 검출 및 제어전압 발생기;
    상기 제어전압에 응답하여 상기 클럭신호를 지연하여 복수개의 출력 클럭신호들 및 상기 궤환 클럭신호를 발생하는 소정 개수의 종속 연결된 제1지연 셀들을 구비하는 제1지연기;
    상기 제어전압에 응답하여 상기 반전 클럭신호를 지연하여 복수개의 반전 출력 클럭신호들을 발생하는 소정 개수의 종속 연결된 제2지연 셀들을 구비하는 제2지연기; 및
    상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 변화를 가지는 출력 클럭신호와 반전 출력 클럭신호를 위상 혼합함에 의해서 상기 위상 보정된 복수개의 출력 클럭신호들을 발생하는 위상 혼합기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제30항에 있어서, 상기 지연 동기 루프는
    상기 클럭신호를 분주하여 분주된 클럭신호를 발생하는 제1분주기;
    상기 제1지연기로부터 출력되는 상기 궤환 클럭신호를 분주하여 분주된 궤환 클럭신호를 발생하는 제2분주기;
    상기 분주된 클럭신호와 상기 분주된 궤환 클럭신호사이의 위상 차를 검출하여 위상 검출신호를 발생하는 위상 검출기; 및
    상기 위상 검출신호에 응답하여 펌핑 동작을 수행하여 상기 제어전압을 발생하는 전하 펌프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제31항에 있어서, 상기 위상 검출기는
    상기 분주된 클럭신호의 위상이 상기 분주된 궤환 클럭신호의 위상보다 앞서면 업 신호를, 상기 분주된 궤환 클럭신호의 위상이 상기 분주된 클럭신호의 위상보다 앞서면 다운 신호를 각각 상기 위상 검출신호로 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제30항에 있어서, 상기 소정 개수의 제1지연 셀들 각각은
    제1버퍼를 구비하고,
    상기 제1버퍼의 전원전압으로 상기 제어전압이 인가되어 지연시간이 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제30항에 있어서, 상기 소정 개수의 제2지연 셀들 각각은
    제2버퍼를 구비하고,
    상기 제2버퍼의 전원전압으로 상기 제어전압이 인가되어 지연시간이 조절되 는 것을 특징으로 하는 반도체 메모리 장치.
  35. 삭제
  36. 제30항에 있어서, 상기 위상 혼합기는
    제1입력신호와 제2입력신호에 응답하여 제1전류를 발생하는 제1전류 발생기;
    제3입력신호와 제4입력신호에 응답하여 제2전류를 발생하는 제2전류 발생기;
    상기 제1전류를 미러하여 제3전류를 발생하는 제1전류 미러;
    상기 제2전류를 미러하여 제4전류를 발생하는 제2전류 미러; 및
    상기 제4전류를 미러하여 출력전압을 발생하는 제3전류 미러를 구비하고,
    상기 복수개의 출력 클럭신호들과 상기 복수개의 반전 출력 클럭신호들중 동일한 위상을 가지고 서로 다른 위상 차를 가지는 출력 클럭신호와 반전 출력 클럭신호를 각각 상기 제1 및 제2입력신호로 하고, 상기 제1 및 제2입력신호와 반대 위상을 가지고 서로 다른 위상 차를 가지는 출력 클럭신호와 반전 출력 클럭신호를 각각 상기 제3 및 제4입력신호로 하는 것을 특징으로 하는 반도체 메모리 장치.
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