JP3573661B2 - クロック信号制御方法及び回路とこれを用いたデータ伝送装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、クロック信号制御回路とその方法及びこれを用いたデータ伝送装置に係わり、特に、高速通信用に用いられるインターフェースのクロック制御に好適なパルス信号の位相誤差平均化回路とこれを用いたデータ伝送装置に関する。
【0002】
【従来の技術】
従来、2相以上の多相クロックの分配は、図17(a)に見られるような回路構成にて各位相成分を中継増幅し、分配していた。また、図面を省略するが、相補の信号(2相)は、相補信号間で相互作用させる中継回路によって分配している場合もあったが、せいぜい2相までであった。このため、図17(b)のタイミングチャートに見られるように、入力クロックP0〜P7のP2のように、位相誤差tdがあった場合、通常、そのままQ2のように位相誤差が付いたまま増幅されるか、又は、Q5に示したように、新たに位相誤差が付加されてしまうという欠点があった。
【0003】
図18に、多相クロック又は逓倍クロックを発生するデジタルPLL回路の1例を示す。この従来例においては、第1から第4の遅延回路列901から904をそれぞれ第1乃至第4の切替器905〜908を介して直列に配列し、第1のクロック911を入力した後、それぞれ第2〜第5のクロック912〜915を出力する。ここで、第5のクロック915と第1クロック911を位相比較器909で比較し、位相差によって生じたUP信号916、又はDOWN信号917に基づき計数器910が制御信号918を出力し、この制御信号918で第1の切替器905、第2の切替器906、第3の切替器907、第4の切替器908を制御し、第1のクロック信号911と第5のクロック信号915の位相が近くなるように制御する。これにより、等間隔の4相クロックである第1から第4クロックを発生させる構成になっている。また、逓倍クロックの場合も、この多相クロックを用いて逓倍クロックを発生させる構成となっていた。
【0004】
また、この他、図面等を省略するが、遅延回路列をリング状に配置し、リングの段数及び周回回数を制御する方式がみられる。これらデジタルPLL回路においては、制御遅延単位の量子化誤差によって生じた多相クロックの位相誤差、及びこの多相クロックの位相誤差起因の逓倍クロックの周期変動をそのまま配分していた。
【0005】
このように、多相クロック信号を分配する場合、各クロックの中継増幅回路間に相互作用が無いため、中継増幅回路数を増やし多相クロック信号を分配する距離が長くなると、各中継増幅回路の遅延時間等のばらつき等により位相間の誤差が徐々に増幅していき、この為、多相クロック信号を分配する距離が、位相誤差の許容範囲内に限定されてしまうという課題があった。
【0006】
図19は、実際に多相クロックを分配している応用例を示す図である。図19の受信回路1001は、特開平10−190642号公報等に見られる受信データ1002のビットに同期した再生クロック1005を得るためにクロック選択回路1003において、受信データ1002の変移点を用いて多相のクロックP0からPn(クロックの相数は任意、nは整数)を選択し、更に、再生クロック1005を用いてラッチデータ1006を得る回路である。この受信回路は、通常、図20に見られるように、参照クロック1007から所望の相数の多相クロックP0からPnを発生するPLL(フェーズロックループ)1008と複数の受信回路1009−0から1009−mとを組み合わせで用いられる。この場合、多相クロックP0からPnを複数の該受信回路1009−0から1009−mまで引き回す必要があり、この間多相クロックの相間位相差を保持する必要があった。
【0007】
図21、図22は、多相クロックの各位相で受信データを別々のラッチ回路に取り込み、並列データとして、LSI内部で処理し、出力時に再度多相クロックでパラレルデータを順次出力し、シリアルデータとして出力するものである。
【0008】
本回路方式は、ISSCC(International Solid−State Circuits Conference) 1997年ページ238〜239の ”A 1.0625Gb/s Transceiver with 2X Oversampling and Transmit Signal Pre−Emphasis”等に記載されている。本方式では、受信側においては、図21のブロック図とタイミングチャートに示されるように、まず参照クロック1101からPLL1102において、多相クロックP0〜P7の8相クロックを発生させる。ここで、8相としたが、相数は回路の全体構成によって変更してよい。発生した各8相クロックは、受信回路1103に入り、ここで、位相調整回路1104を経て夫々F/F(フリップフロップ)で入力データをラッチする。入力データの周波数レートは、各8相クロックの周波数の4倍であるので、各位相は、データの変化に応じて異なる値をラッチする。このラッチされたデータの変化点からデータの位相を検知する位相比較回路1105から制御信号1106が出力され、多相クロックのエッジとデータのエッジが一致するように位相調整回路1104でクロックの位相が調整される。この回路で、8相クロックでラッチされたデータの内半数は、位相の変化点検知に用いられるので、一つおきの4つ位相で検知されたデータが、パラレルデータとして出力される。
【0009】
タイミングチャートでは、入力データが1周期ごとにD0〜D7の値を取る場合、4ビットごとにシリアルパラレル変換されることが判る。一方、送信側においては、図22のブロック図とタイミングチャートに示されるように、参照クロック1201からPLL1202において多相クロックP0からP3の4相クロックを発生させる。発生した4相クロックを送信回路1203に送り、4並列のデータを4クロックの組み合わせによって1周期の1/4期間ずつONする4並列ゲートを介してシリアルデータとして順次出力する。タイミングチャートでは、4パラレルデータDQ0〜DQ7がシリアルデータDS0〜DS7として変換出力されることがわかる。
【0010】
この方式は、多相クロックの位相成分がデータの周期成分になるため、位相間隔の誤差の制約が非常に厳しい。そのため、送信回路と多相クロック発生回路は、1対1で使用されることが多かった。
【0011】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、クロック信号間の位相差を保持した状態で、各クロック信号の位相誤差を平均化することを可能にした新規なクロック信号制御回路とその方法及びこれを用いたデータ伝送装置を提供するものである。
【0012】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【0013】
即ち、本発明に係わるクロック信号制御回路の第1態様は、
位相誤差を有する多相クロック信号を相互に作用させ、前記各クロック信号の位相差を保ちつつ、前記各クロック信号の位相誤差成分を平均化せしめ、位相差を保ちつつ位相誤差成分が平均化された多相クロック信号を生成することを特徴とするものであり、
又、第2態様は、
位相誤差を有する多相クロック信号を相互に作用させ、前記各クロック信号の位相差を保ちつつ、前記各クロック信号の位相誤差成分を平均化せしめる平均化回路を複数の平均化回路群に分け、夫々の前記平均化回路群では、異なる状態で平均化せしめ、位相差を保ちつつ位相誤差成分が平均化された多相クロック信号を生成することを特徴とするものであり、
又、第3態様は、
異なる位相誤差を有するn個のパルスの位相誤差を平均化して、位相誤差が平均化されたn個のパルスを得るパルス信号の位相誤差平均化回路であって、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する単位平均化回路を形成し、この単位平均化回路をn個設けることで、前記n個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、log2n段設けると共に、前記n個のパルスを入力する第1の平均化回路群の夫々の平均化回路の一方の入力には、位相反転回路が設けられていることを特徴とするものであり、
叉、第4態様は、
前記n個のパルスを第1の平均化回路群の異なる二つの単位平均化回路に入力せしめ、前記第1の平均化回路群の夫々の単位平均化回路の出力を、前記第1の平均化回路群の後段に設けられた第2の平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるように構成したことを特徴とするものであり、
叉、第5態様は、
前段の前記平均化回路群の夫々の単位平均化回路の出力を、前記前段の平均化回路群の後段に設けられた平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とするものである。
【0014】
叉、第6態様は、
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ/2k(k=0、1、2、…)ラジアン異なる信号同士を平均化することを特徴とするものであり、
又、第7態様は、
各平均化回路群の前記kの値が、夫々異なることを特徴とするものであり、
又、第8態様は、
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπラジアン異なる信号同士を平均化することを特徴とするものであり、
叉、第9態様は、
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ/2ラジアン異なる信号同士を平均化することを特徴とするものであり、
叉、第10態様は、
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相が隣り合う信号同士を平均化することを特徴とするものである。
【0015】
又、第11態様は、
異なる位相誤差を有するn個のパルスの位相の誤差を平均化して、位相誤差が平均化されたn個のパルスを得るパルス信号の位相誤差平均化回路であって、
第1の差動対と、この差動対の夫々のトランジスタの負荷と、前記第1の差動対に並列に接続された第2の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第1の差動対と第2の差動対とに夫々入力された4つのパルスの位相誤差を平均化する単位平均化回路を形成し、この単位平均化回路をn/2個設けることで、前記n個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、log2(n/2)段設けられることを特徴とするものであり、
又、第12態様は、
前記n個のパルスを第1の平均化回路群の異なる二つの単位平均化回路に夫々入力せしめ、前記第1の平均化回路群の夫々の単位平均化回路の出力を、前記第1の平均化回路群の後段に設けた第2の平均化回路群の異なる二つの単位平均化回路に入力せしめることを特徴とするものであり、
叉、第13態様は、
前段の前記平均化回路群の夫々の単位平均化回路の出力を、前記前段の平均化回路群の後段に設けられた平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とするものである。
【0016】
叉、第14態様は、
異なる位相誤差を有するn個のパルスの位相誤差を平均化して、位相誤差が平均化されたn個のパルスを得るパルス信号の位相誤差平均化回路であって、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第1の単位平均化回路を形成し、この第1の単位平均化回路を複数設けて、第1の平均化回路群を形成し、
第1の差動対と、この差動対の夫々のトランジスタの負荷と、前記第1の差動対に並列に接続された第2の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第1の差動対と第2の差動対とに夫々入力された4つのパルスの位相誤差を平均する第2の単位平均化回路を形成すると共に、この第2の単位平均化回路をn/2個設けることで、第2の平均化回路群を形成し、
前記第1の平均化回路群の単位平均化回路の夫々の出力を、前記第2の平均化回路群の単位平均化回路に入力せしめるように構成したことを特徴とするものである。
【0017】
叉、第15態様は、
異なる位相誤差を有するn個のパルスの位相誤差を平均化して、位相誤差が平均化されたn個のパルスを得るパルス信号の位相誤差平均化回路であって、
第1の差動対と、この差動対の夫々のトランジスタの負荷と、前記第1の差動対に並列に接続された第2の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第1の差動対と第2の差動対とに夫々入力された4つのパルスの位相誤差を平均する第1の単位平均化回路を形成すると共に、この第1の単位平均化回路をn/2個設けることで、第1の平均化回路群を形成し、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第2の単位平均化回路を形成すると共に、この第2の単位平均化回路を複数設けて、第2の平均化回路群を形成し、
前記第1の平均化回路群の単位平均化回路の夫々の出力を、前記第2の平均化回路群の単位平均化回路に入力せしめるように構成したことを特徴とするものである。
【0018】
又、本発明に係わるデータ伝送装置の第1態様は、
多相クロック発生回路で生成された多相クロックを第1の装置に導き、この第1の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記第1の装置の位相誤差平均化回路の出力を第2の装置に導き、この第2の装置に設けられた位相誤差平均化回路で、第2の装置に入力する前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするものであり、
又、第2態様は、
多相クロック発生回路で生成された多相クロックを第1の装置に導き、この第1の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記前記多相クロック発生回路で生成された多相クロックを第2の装置に導き、第2の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするものであり、
又、第3態様は、
前記位相誤差平均化回路は、データ伝送装置の送信装置に設けられていることを特徴とするものであり、
又、第4態様は、
前記位相誤差平均化回路は、データ伝送装置の受信装置に設けられていることを特徴とするものである。
【0019】
【発明の実施の形態】
本発明に係わるクロック信号制御回路である位相誤差平均化回路は、図1に示したように、異なる位相差を有するn個の多相クロック信号P0〜Pnの経路を並列に配置し、各信号は、位相誤差平均化回路に入力される。この位相誤差平均化回路では、クロック信号間の位相差を保持した状態で、各クロック信号の位相誤差が平均化され、多相クロック信号Q0〜Qnとして出力される。
【0020】
【実施例】
以下に、本発明に係わるクロック信号制御回路とその方法及びこれを用いたデータ伝送装置の具体例を図面を参照しながら詳細に説明する。
【0021】
(第1の具体例)
図1乃至図7は、本発明に係わるクロック信号制御回路である位相誤差平均化回路の第1の具体例を示す図であって、これらの図には、
位相誤差を有する多相クロック信号を相互に作用させ、前記各クロック信号の位相を保ちつつ、前記各クロック信号の位相誤差成分を平均化せしめることを特徴とするパルス信号の位相誤差平均化回路が示され、
また、位相誤差を有する多相クロック信号を相互に作用させ、前記各クロック信号の位相を保ちつつ、前記各クロック信号の位相誤差成分を平均化せしめる平均化回路を複数の平均化回路群に分け、夫々の前記平均化回路群では、異なる状態で平均化せしめることを特徴とするパルス信号の位相誤差平均化回路が示されている。
【0022】
更に、異なる位相誤差を有するn個のパルスの位相誤差を平均化して、位相誤差が平均化されたn個のパルスを得るパルス信号の位相誤差平均化回路であって、
並列配置した二つ以上のゲートを設け、これらのゲート201a、201bの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する単位平均化回路201を形成し、この単位平均化回路201をn個設けることで、前記n個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、log2n段設けると共に、前記n個のパルスを入力する第1の平均化回路群10の夫々の平均化回路の一方の入力には、位相反転回路201Bが設けられていることを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記n個のパルスを第1の平均化回路群10の異なる二つの単位平均化回路に入力せしめ、前記第1の平均化回路群10の夫々の単位平均化回路の出力を、前記第1の平均化回路群10の後段に設けられた第2の平均化回路群20の異なる二つの単位平均化回路に夫々入力せしめるように構成したことを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前段の前記平均化回路群10の夫々の単位平均化回路の出力を、前記前段の平均化回路群10の後段に設けられた平均化回路群20の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ/2k(k=0、1、2、…)ラジアン異なる信号同士を平均化することを特徴とするパルス信号の位相誤差平均化回路が示され、
又、各平均化回路群の前記kの値が、夫々異なることを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記複数の平均化回路群の内の少なくとも一つの平均化回路群10の夫々の単位平均化回路では、位相がπラジアン異なる信号同士を平均化することを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路10では、位相がπ/2ラジアン異なる信号同士を平均化することを特徴とするパルス信号の位相誤差平均化回路が示され、
更に、前記複数の平均化回路群の内の少なくとも一つの平均化回路群10の夫々の単位平均化回路では、位相が隣り合う信号同士を平均化することを特徴とするパルス信号の位相誤差平均化回路が示されている。
【0023】
以下に、本発明について更に詳細に説明する。
【0024】
初めに、2信号を平均化する平均化回路について説明する。
【0025】
平均化回路は、図2に示すように、二つのインバータを設け、この二つのインバータの出力側を接続し、この出力より、平均化された信号を得るものである。
【0026】
この平均化回路の出力信号は、2つの入力信号の位相差Tに対して、
(位相差)×1/2
の時間成分を有している。
【0027】
平均化回路の2入力が同じタイミングT=0で入力した場合の遅延量をtAとする(図3(b))。ここで、平均化回路の次段を反転するために、充電又は放電する電荷をQとし、平均化回路の二つの並列のインバータの駆動電流をiとすると、
tA=Q/2i………(1)
一方、平均化回路の2入力にTの時間差(位相差)で入力した場合、2入力が入力した後の遅延量をtBとする(図3(c))。平均化回路の次段を反転するために、充放電する電荷はQであり、初め、平均化回路の電流iで電荷Qが引き抜かれ、時間Tを経過した後は、電流2iで電荷Qが引き抜かれる。
【0028】
これを式で表すと、
(Q−Ti)/2i=tB………(2)
となる。
【0029】
左辺のQ−Tiは、時間Tの間インバータ1台のみが駆動し、その間には、次段が反転せず、反転するために、引き抜くことが必要な残りの電荷を示す。
【0030】
従って、
Q>Ti………(3)
である。
【0031】
そして、この残りの電荷Q−Tiをインバータ2台がオンして電荷を引き抜く。電荷を引き抜くのに必要な時間は、
tB=(Q−Ti)/2i=(Q/2i)−(T/2)………(4)
である。
【0032】
ここで、(1)式を(4)式に代入すると、
tB=tA−(T/2)………(5)
となる。
【0033】
従って、平均化回路は、2入力の時間差Tの間に1台のインバータのみで次段が反転しない場合、遅延時間に、2入力の時間差の1/2の時間成分を有することになる。
【0034】
更に、解りやすくするために、図4のような回路を考えると、2入力IN1、IN2が同時に入力した場合、平均化回路1、3の出力の夫々の遅延量tX、tYは、
Q/2i=tX(固定遅延)………(6)
Q/2i=tY(固定遅延)………(7)
(Q−Ti)/2i=tZ(Q>Ti)………(8)
で表され、2入力IN1、IN2が時間Tの位相差をもって入力した場合、平均化回路2の2入力が、時間Tの後、Hレベルとなってからの出力の遅延時間は、(8)式で表される。(8)式の内、(Q/2i)は、夫々(6)、(7)式に等しく、(6)、(7)式を(8)式に代入すると、
tX−(Ti/2i)=tZ
tY−(Ti/2i)=tZ
tX−tZ=(Ti/2i)=T/2………(9)
tY−tZ=(Ti/2i)=T/2………(10)
となる。
【0035】
従って、平均化回路に時間差Tで2入力を入力すると、同時入力時の固定遅延に対して、(T/2)の時間の遅延差が得られる。
【0036】
次に、図5の回路について説明する。
図5の符号P0〜P3は、それ平均化回路に入力する4つのクロック信号であり、図7に示すように、符号P0〜P3の順にπ/4ずつ位相が遅れ、且つ、夫々のクロック信号P0〜P3は、夫々位相誤差E0〜E3を有している。
【0037】
クロック信号P0は、平均化回路201−10に入力され、更に、反転した信号を平均化回路201−12に入力している。また、クロック信号P1は、平均化回路201−11に入力され、更に、反転した信号を平均化回路201−13に入力し、同様に、クロック信号P2は、平均化回路201−12に入力され、更に、反転した信号を平均化回路201−10に入力し、また、クロック信号P3は、平均化回路201−13に入力され、更に、反転した信号を平均化回路201−11に入力している。この回路では、平均化回路201−10〜平均化回路201−13で第1の平均化回路群10を形成し、この回路で、180度位相差の有るクロック信号同士の位相誤差を平均化している。
【0038】
更に、平均化回路201−10の出力信号は、平均化回路201−20、201−21に入力され、同様に、平均化回路201−11の出力信号は、平均化回路201−21、201−22に入力され、又、平均化回路201−12の出力信号は、平均化回路201−22、201−23に入力され、更に、平均化回路201−13の出力信号は、平均化回路201−23、201−20に入力され、平均化回路201−20の出力に、各クロック信号の位相誤差が平均化されたクロックQ0が出力され、同様に、平均化回路201−21の出力に、各クロック信号の位相誤差が平均化されたクロックQ1が出力され、平均化回路201−22の出力に、各クロック信号の位相誤差が平均化されたクロックQ2が出力され、平均化回路201−23の出力に、各クロック信号の位相誤差が平均化されたクロックQ3が出力されるようになっている。
【0039】
そして、この回路では、平均化回路201−20〜平均化回路201−23で第2の平均化回路群20を形成し、この回路で、位相が隣接するクロック信号同士の位相誤差を平均化している。
【0040】
次に、第1の平均化回路群での180度位相の異なるクロック間の平均(対角平均)について説明する。
【0041】
{P0+(P2−π)}/2
={(E0+0×2π)+(E2+(2/4)×2π−π)}/2
=(E0+E2)/2………(11)
{P1+(P3−π)}/2
={(E1+(1/4)×2π)+(E3+(3/4)×2π−π)}/2
={(E1+E3)/2}+(1/4)×2π………(12)
{P2+(P0+2π−π)}/2
={(E2+(2/4)×2π)+(E0+0×2π+2π−π)}/2
={(E0+E2)/2}+(2/4)×2π………(13)
{P3+(P1+2π−π)}/2
={(E3+(3/4)×2π)+(E1+(1/4)×2π+2π−π)}/2
={(E1+E3)/2}+(3/4)×2π………(14)
【0042】
次に、第2の平均化回路群での位相が隣接するクロック間の平均(隣接平均)について説明する。
【0043】
{(1)式+(2)式}/2
=(E0+E1+E2+E3)/4={(1/4)×2π}/2………(15)
{(2)式+(3)式}/2
=(E0+E1+E2+E3)/4={(3/4)×2π}/2………(16)
{(3)式+(4)式}/2
=(E0+E1+E2+E3)/4={(5/4)×2π}/2………(17)
{(4)式+(1)式+2π}/2
=(E0+E1+E2+E3)/4={(7/4)×2π}/2………(18)
となり、各クロック信号の位相誤差が平均化され、各クロック信号の位相差は、(2/4)πに保持されている。
【0044】
(第2の具体例)
図8乃至11は、本発明の第2の具体例を示す図であって、図8はブロック図、図9は、各クロックの位相関係と、平均化する様子を模式的に示した図、図10は、クロック信号の波形図、図11は、シュミレーション結果を示す図である。
【0045】
この具体例の平均化回路も、第1の具体例で用いた回路と同じ平均化回路を用いている。
【0046】
この具体例では、8相のクロック用いている。図8に示したように、この例では、第1の平均化回路群100で対角(180度)のクロック信号同士の平均化を行い、次に、第2の平均化回路群200で隣接(45度)するクロック信号同士の平均化を行い、更に、第3の平均化回路群300で一つ飛び(90度)毎のクロック信号同士の平均化を行う構成となっている。
【0047】
図9は、平均化の関係を模式的に表した図である。P0からP7は、それぞれ8相のクロックを示す。円状に配置したのは、各位相の関係を示すためである。先に延べたように、対角(180度)、隣接(45度)、一つ飛び(90度)の間で平均化をそれぞれ行っているが、上記各平均化は、どれを先に行っても構わない。例えば、各位相の誤差をE0からE7とすると、この回路を通した場合の各相のクロック信号の位相誤差は、
第1の平均化回路群100の出力は、以下のようになる。
【0048】
(E0+E4)/2
(E1+E5)/2
(E2+E6)/2
(E3+E7)/2
(E4+E0)/2
(E5+E1)/2
(E6+E2)/2
(E7+E3)/2
【0049】
次に、第2の平均化回路群200の出力は、以下のようになる。
【0050】
(E0+E4+E1+E5)/4
(E1+E5+E2+E6)/4
(E2+E6+E3+E7)/4
(E3+E7+E4+E0)/4
(E4+E0+E5+E1)/4
(E5+E1+E6+E2)/4
(E6+E2+E7+E3)/4
(E7+E3+E0+E4)/4
【0051】
次に、第3の平均化回路群300の出力は、以下のようになる。
【0052】
(E0+E4+E1+E5+E2+E6+E3+E7)/8
(E1+E5+E2+E6+E3+E7+E4+E0)/8
(E2+E6+E3+E7+E4+E0+E5+E1)/8
(E3+E7+E4+E0+E5+E1+E6+E2)/8
(E4+E0+E5+E1+E6+E2+E7+E3)/8
(E5+E1+E6+E2+E7+E3+E0+E4)/8
(E6+E2+E7+E3+E0+E4+E1+E5)/8
(E7+E3+E0+E4+E1+E5+E2+E6)/8
【0053】
上記したように、本回路を通った場合、各回路群毎に徐々に平均化され、最終的にすべての位相成分が完全に平均化される。この位相平均化を、図10のタイミングチャートで示すと、8相の入力信号P0からP7が、図8の回路を通過し、出力信号Q0からQ7を出力する場合、例えば、P2のクロックの位相誤差tdは、出力では、td/8ずつQ0からQ7に均等配分される。
【0054】
図11にこの回路のシミュレーション結果を示す。
【0055】
シミュレーションは、0.25μmCMOSプロセスにて行った。1.6n周期(622MHz)8相クロック(理想的位相差200ps)の位相誤差平均化を行っている。この具体例の回路を通すことにより、位相誤差最大100ps(50ps)の入力信号が、本回路を通過後、位相誤差5ps(2.5%)以下に低減する。上段の図が、位相誤差を含んだ多相クロック信号であり、下段に位相誤差がなくなった多相クロック信号が示されている。位相誤差が完全に0にならないのは、平均化回路が不完全なためである。これは、本発明の回路をもう一度通すことにより、誤差は、更に、1/10程度に低減される。
【0056】
(第3の具体例)
次に、本発明の第3の具体例について説明する。
【0057】
図12、図13は、本発明の第3の具体例を示す図であって、図12(a)はブロック図、図12(b)は単位平均化回路の回路図、図13は、各クロックの位相関係と、平均化する様子を模式的に示した図である。
【0058】
そして、これらの図には、
異なる位相誤差を有するn個のパルスの位相の誤差を平均化して、位相誤差が平均化されたn個のパルスを得るパルス信号の位相誤差平均化回路であって、
第1の差動対S1と、この差動対S1の夫々のトランジスタの負荷810、811と、前記第1の差動対S1に並列に接続された第2の差動対S2とからなり、前記夫々の差動対S1、S2には位相がπラジアン異なるパルス信号を入力することで、前記第1の差動対S1と第2の差動対S2とに夫々入力された4つのパルスの位相誤差を平均化する単位平均化回路701を形成し、この単位平均化回路701をn/2個設けることで、前記n個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、log2(n/2)段設けられることを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記n個のパルスを第1の平均化回路群400の異なる二つの単位平均化回路に夫々入力せしめ、前記第1の平均化回路群400の夫々の単位平均化回路の出力を、前記第1の平均化回路群400の後段に設けた第2の平均化回路群500の異なる二つの単位平均化回路に入力せしめることを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前段の前記平均化回路群400の夫々の単位平均化回路の出力を、前記前段の平均化回路群400の後段に設けられた平均化回路群500の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とするパルス信号の位相誤差平均化回路が示されている。
【0059】
この回路に用いられた平均化回路は、FET801、802からなる第1の差動対S1と、この差動対S1の夫々のトランジスタの負荷810、811と、前記第1の差動対S1に並列に接続されたFET803、804からなる第2の差動対S2とからなり、前記夫々の差動対S1、S2には、夫々位相がπラジアン異なるパルス信号IN1、IN1BIN2、IN2Bを入力することで、前記第1の差動対S1と第2の差動対S2とに夫々入力された4つのパルスの位相誤差を平均化するように構成している。
【0060】
図12(a)は、第3の具体例のブロック図である。
【0061】
平均化回路701−11の第1の差動対に、位相が180度異なるクロック信号P0、P4が入力され、更に、隣接し且つ位相が180度異なるクロック信号P1、P5が、平均化回路701−11の第2の差動対に入力される。同様に、平均化回路701−12の第1の差動対に、位相が180度異なるクロック信号P1、P5が入力され、更に、隣接し且つ位相が180度異なるクロック信号P2、P6が、平均化回路701−12の第2の差動対に入力され、また、平均化回路701−13の第1の差動対に、位相が180度異なるクロック信号P2、P6が入力され、更に、隣接し且つ位相が180度異なるクロック信号P3、P7が、平均化回路701−13の第2の差動対に入力され、更に、平均化回路701−14の第1の差動対に、位相が180度異なるクロック信号P3、P7が入力され、更に、隣接し且つ位相が180度異なるクロック信号P0、P4が、平均化回路701−14の第2の差動対に入力され、平均化回路701−11〜701−14が、第1の平均化回路群400を形成して、平均化を実行している。
【0062】
平均化回路701−21の第1の差動対に、位相が180度異なる平均化回路701−11の出力信号が入力され、更に、位相が90度ずれた平均化回路701−13の出力信号が、平均化回路701−21の第2の差動対に入力される。同様に、平均化回路701−22の第1の差動対に、位相が180度異なる平均化回路701−12の出力信号が入力され、更に、位相が90度ずれた平均化回路701−14の出力信号が、平均化回路701−22の第2の差動対に入力され、また、平均化回路701−23の第1の差動対に、位相が180度異なる平均化回路701−13の出力信号が入力され、更に、位相が90度ずれた平均化回路701−11の出力信号が、平均化回路701−23の第2の差動対に入力され、更に、平均化回路701−24の第1の差動対に、位相が180度異なる平均化回路701−14の出力信号が入力され、更に、位相が90度ずれた平均化回路701−12の出力信号が、平均化回路701−24の第2の差動対に入力されるように構成している。
【0063】
そして、平均化回路701−11〜701−14で第1の平均化回路群400を構成し、平均化回路701−21〜701−24で第2の平均化回路群500を構成している。
【0064】
この回路においても、第1、第2の平均化回路群を通過させると共に、組み合わせを変えて通過させることで、徐々に平均化し、クロック信号の位相差を保ちつつ、位相誤差を全クロック信号に対して平均化する。
【0065】
次に、多相クロックの平均化に関して述べる。この具体例では、8相のクロックを用いている。図13に示したように、この例では、隣接と対角(45度と180度)、一つ飛びと対角(90度と180度)の間で平均化する構成となっている。図13は、平均化の関係を模式的に表したものである。P0からP7は、それぞ8相のクロックを示す。円状に配置したのは、第1の具体例と同様、各位相の関係を示しすためである。先に延べたように、隣接と対角(45度と180度)、一つ飛びと対角(90度と180度)の間で平均化をそれぞれ行っている。上記した各平均化は、どれを先に行っても構わない。各位相の誤差をE0からE7とすると、この回路を通した場合の各相のクロック信号の位相誤差は、以下に示すように、順に平均化され、最終的にすべての位相成分が完全に平均化される。
【0066】
即ち、第1の平均化回路群400の出力は、以下のようになる。
【0067】
(E0+E4+E1+E5)/4
(E1+E5+E2+E6)/4
(E2+E6+E3+E7)/4
(E3+E7+E4+E0)/4
(E4+E0+E5+E1)/4
(E5+E1+E6+E2)/4
(E6+E2+E7+E3)/4
(E7+E3+E0+E4)/4
【0068】
また、第2の平均化回路群500の出力は、以下のようになる。
【0069】
(E0+E4+E1+E5+E2+E6+E3+E7)×2/16
(E1+E5+E2+E6+E3+E7+E4+E0)×2/16
(E2+E6+E3+E7+E4+E0+E5+E1)×2/16
(E3+E7+E4+E0+E5+E1+E6+E2)×2/16
(E4+E0+E5+E1+E6+E2+E7+E3)×2/16
(E5+E1+E6+E2+E7+E3+E0+E4)×2/16
(E6+E2+E7+E3+E0+E4+E1+E5)×2/16
(E7+E3+E0+E4+E1+E5+E2+E6)×2/16
【0070】
この具体例では、8相クロックを例として説明したが、16相クロックなど他の相数のでも良い。また、この回路の場合、第1、第2の具体例と比較し、差動回路を用いた平均化回路では、単体で対角信号の平均化を行っているので、全平均化のための段数が少なくて済むという利点もある。
【0071】
なお、第1、第2の具体例で用いた平均化回路と第3の具体例で用いた平均化回路とを混在させるように構成しても良い。
【0072】
従って、
異なる位相誤差を有するn個のパルスの位相誤差を平均化して、位相誤差が平均化されたn個のパルスを得るパルス信号の位相誤差平均化回路であって、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第1の単位平均化回路を形成し、この第1の単位平均化回路を複数設けて、第1の平均化回路群を形成し、
第1の差動対と、この差動対の夫々のトランジスタの負荷と、前記第1の差動対に並列に接続された第2の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第1の差動対と第2の差動対とに夫々入力された4つのパルスの位相誤差を平均する第2の単位平均化回路を形成すると共に、この第2の単位平均化回路をn/2個設けることで、第2の平均化回路群を形成し、
前記第1の平均化回路群の単位平均化回路の夫々の出力を、前記第2の平均化回路群の単位平均化回路に入力せしめるように構成しても良い。
【0073】
又、異なる位相誤差を有するn個のパルスの位相誤差を平均化して、位相誤差が平均化されたn個のパルスを得るパルス信号の位相誤差平均化回路であって、第1の差動対と、この差動対の夫々のトランジスタの負荷と、前記第1の差動対に並列に接続された第2の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第1の差動対と第2の差動対とに夫々入力された4つのパルスの位相誤差を平均する第1の単位平均化回路を形成すると共に、この第1の単位平均化回路をn/2個設けることで、第1の平均化回路群を形成し、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第2の単位平均化回路を形成すると共に、この第2の単位平均化回路を複数設けて、第2の平均化回路群を形成し、
前記第1の平均化回路群の単位平均化回路の夫々の出力を、前記第2の平均化回路群の単位平均化回路に入力せしめるように構成しても良い。
【0074】
(第4の具体例)
つぎに、本発明の第4の具体例を図14のブロック図を用いて説明する。
【0075】
この具体例は、本発明を多相クロック発生用または逓倍クロック発生用のデジタルPLL回路に本発明を適用したものである。
【0076】
4相のクロック信号を発生するデジタルPLL回路の出力を、本発明の平均化回路に入力することで、デジタルPLL回路の量子化誤差による多相クロックの位相誤差、逓倍クロックの周期変動を抑えることが出来る。
【0077】
(第5の具体例)
第5の具体例は、多相クロックの各位相で受信データを別々のラッチ回路に取り込み、並列データとして、LSI内部で処理する図21の回路に、本発明を適用したものである。図15は、本具体例のブロック図である。
【0078】
8相クロック構成の本発明の位相誤差平均化回路1312、1322、1332を図21のPLLと置き換えた構成を複数用意し、図21の構成の回路を始点として、位相誤差平均化回路を直列に接続してある。この配列により、1台のPLLで複数の受信回路を少ない位相間の誤差で制御できる。
【0079】
このように、第5の具体例のデータ伝送装置は、
多相クロック発生回路で生成された多相クロックを第1の装置に導き、この第1の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記第1の装置の位相誤差平均化回路の出力を第2の装置に導き、この第2の装置に設けられた位相誤差平均化回路で、第2の装置に入力する前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするものである。
【0080】
(第6の具体例)
第6の具体例は、多相クロックでパラレルデータを順次出力し、シリアルデータとして出力する図22の回路に本発明を適用したものである。図16は、本具体例のブロック図である。
【0081】
4相クロック構成の本発明の位相誤差平均化回路1404、1414、1424を図22のPLLと置き換えた構成を複数用意し、別に多相クロックを発生するPLL1402を配置し、各位相誤差平均化回路に多相クロックを供給している。この配列により、1台のPLLで複数の送信回路を少ない位相間の誤差で制御できる。
【0082】
このように、第6の具体例のデータ伝送装置は、
多相クロック発生回路で生成された多相クロックを第1の装置に導き、この第1の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記前記多相クロック発生回路で生成された多相クロックを第2の装置に導き、第2の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするものである。
【0083】
【発明の効果】
本発明に係わるクロック信号制御回路は、上述のように構成したので、多相クロックの配分中において、クロックドライバーの製造ばらつきや、配線抵抗のばらつき等によって生じたクロックの位相間隔のずれを補正することが出来るから、広い範囲に多相クロック信号を配分することができる。
【0084】
更に、デジタルPLL回路等によって発生させた多相クロックにおいて、デジタルPLL回路の量子化誤差によって生じたクロックの位相間隔のずれを補正することができる。
【0085】
また、従来のデータ伝送装置では、多数のデータ同期回路を制御するために、多のPLL回路等の多相クロック発生回路を用いていたが、上記のクロック信号制御回路を用いることにより、多相クロック発生回路の数を削減して、回路をより簡単に、且つ、安価に構成することを可能にした。
【図面の簡単な説明】
【図1】本発明に係わる位相誤差平均化回路のブロック図である。
【図2】平均化回路の回路図である。
【図3】平均化回路の動作を説明する図である。
【図4】平均化回路の動作を説明する図である。
【図5】(a)は、本発明の第1の具体例のブロック図、(b)は、平均化回路のブロック図である。
【図6】第1の具体例のクロック信号の位相関係を示すと共に、平均化する様子を示す図である。
【図7】第1の具体例のクロック信号のタイミングチャートである。
【図8】本発明の第2の具体例のブロック図である。
【図9】第2の具体例のクロック信号の位相関係を示すと共に、平均化する様子を示す図である。
【図10】第2の具体例のタイミングチャートである。
【図11】第2の具体例のシミュレーション結果を示す図である。
【図12】(a)は、第3の具体例のブロック図、(b)は、他の平均化回路の回路図である。
【図13】第3の具体例の平均化の関係を模式的に表した図である。
【図14】第4の具体例のブロック図である。
【図15】第5の具体例のブロック図である。
【図16】第6の具体例のブロック図である。
【図17】(a)は、従来技術のブロック図、(b)はそのタイミングチャートである。
【図18】従来技術を示すブロック図である。
【図19】従来の受信回路のブロック図である。
【図20】従来の受信回路のブロック図である。
【図21】(a)は、従来の受信回路の詳細ブロック図、(b)は、そのタイミングチャートである。
【図22】(a)は、従来の送信回路の詳細ブロック図、(b)は、そのタイミングチャートである。
【符号の説明】
P0〜P7 多相クロック信号
Q0〜Q7 多相クロック信号
201、701 平均化回路、
810、811 抵抗、
801〜804 NMOS
803 定電流源
911〜915 クロック信号
910 計数器
905〜908 切替器
909 位相比較器
919 制御信号切替器
916 UP信号
917 DOWN信号
918 制御信号
Claims (17)
- 異なる位相誤差を有するn個のパルスの位相誤差を平均化して、位相誤差が平均化されたn個のパルスを得るクロック信号制御回路であって、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する単位平均化回路を形成し、この単位平均化回路をn個設けることで、前記n個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、log2n段設けると共に、前記n個のパルスを入力する第1の平均化回路群の夫々の平均化回路の一方の入力には、位相反転回路が設けられていることを特徴とするクロック信号制御回路。 - 前記n個のパルスを第1の平均化回路群の異なる二つの単位平均化回路に入力せしめ、前記第1の平均化回路群の夫々の単位平均化回路の出力を、前記第1の平均化回路群の後段に設けられた第2の平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるように構成したことを特徴とする請求項1記載のクロック信号制御回路。
- 前段の前記平均化回路群の夫々の単位平均化回路の出力を、前記前段の平均化回路群の後段に設けられた平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とする請求項2記載のクロック信号制御回路。
- 前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ/2k(k=0、1、2、…)ラジアン異なる信号同士を平均化することを特徴とする請求項1乃至3の何れかに記載のクロック信号制御回路。
- 各平均化回路群の前記kの値が、夫々異なることを特徴とする請求項4記載のクロック信号制御回路。
- 前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπラジアン異なる信号同士を平均化することを特徴とする請求項1乃至3の何れかに記載のクロック信号制御回路。
- 前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ/2ラジアン異なる信号同士を平均化することを特徴とする請求項1乃至3の何れかに記載のクロック信号制御回路。
- 前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相が隣り合う信号同士を平均化することを特徴とする請求項1乃至3の何れかに記載のクロック信号制御回路。
- 異なる位相誤差を有するn個のパルスの位相の誤差を平均化して、位相誤差が平均化されたn個のパルスを得るクロック信号制御回路であって、
第1の差動対と、この差動対の夫々のトランジスタの負荷と、前記第1の差動対に並列に接続された第2の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第1の差動対と第2の差動対とに夫々入力された4つのパルスの位相誤差を平均化する単位平均化回路を形成し、この単位平均化回路をn/2個設けることで、前記n個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、log2(n/2)段設けられることを特徴とするクロック信号制御回路。 - 前記n個のパルスを第1の平均化回路群の異なる二つの単位平均化回路に夫々入力せしめ、前記第1の平均化回路群の夫々の単位平均化回路の出力を、前記第1の平均化回路群の後段に設けた第2の平均化回路群の異なる二つの単位平均化回路に入力せしめることを特徴とする請求項9記載のクロック信号制御回路。
- 前段の前記平均化回路群の夫々の単位平均化回路の出力を、前記前段の平均化回路群の後段に設けられた平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とする請求項10記載のクロック信号制御回路。
- 異なる位相誤差を有するn個のパルスの位相誤差を平均化して、位相誤差が平均化されたn個のパルスを得るクロック信号制御回路であって、
並列配置した複数のゲートを設け、この複数のゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第1の単位平均化回路を形成し、この第1の単位平均化回路を複数設けて、第1の平均化回路群を形成し、
第1の差動対と、この差動対の夫々のトランジスタの負荷と、前記第1の差動対に並列に接続された第2の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第1の差動対と第2の差動対とに夫々入力された4つのパルスの位相誤差を平均する第2の単位平均化回路を形成すると共に、この第2の単位平均化回路をn/2個設けることで、第2の平均化回路群を形成し、
前記第1の平均化回路群の単位平均化回路の夫々の出力を、前記第2の平均化回路群の単位平均化回路に入力せしめるように構成したことを特徴とするクロック信号制御回路。 - 異なる位相誤差を有するn個のパルスの位相誤差を平均化して、位相誤差が平均化されたn個のパルスを得るクロック信号制御回路であって、
第1の差動対と、この差動対の夫々のトランジスタの負荷と、前記第1の差動対に並列に接続された第2の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第1の差動対と第2の差動対とに夫々入力された4つのパルスの位相誤差を平均する第1の単位平均化回路を形成すると共に、この第1の単位平均化回路をn/2個設けることで、第1の平均化回路群を形成し、
並列配置した複数のゲートを設け、この複数のゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第2の単位平均化回路を形成すると共に、この第2の単位平均化回路を複数設けて、第2の平均化回路群を形成し、
前記第1の平均化回路群の単位平均化回路の夫々の出力を、前記第2の平均化回路群の単位平均化回路に入力せしめるように構成したことを特徴とするクロック信号制御回路。 - 多相クロック発生回路で生成された多相クロックを第1の装置に導き、この第1の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記第1の装置の位相誤差平均化回路の出力を第2の装置に導き、この第2の装置に設けられた位相誤差平均化回路で、第2の装置に入力する前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするデータ伝送装置。
- 多相クロック発生回路で生成された多相クロックを第1の装置に導き、この第1の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記前記多相クロック発生回路で生成された多相クロックを第2の装置に導き、第2の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするデータ伝送装置。
- 前記位相誤差平均化回路は、データ伝送装置の送信装置に設けられていることを特徴とする請求項14又は15記載のデータ伝送装置。
- 前記位相誤差平均化回路は、データ伝送装置の受信装置に設けられていることを特徴とする請求項14又は15記載のデータ伝送装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17838299A JP3573661B2 (ja) | 1999-06-24 | 1999-06-24 | クロック信号制御方法及び回路とこれを用いたデータ伝送装置 |
TW089111708A TW454387B (en) | 1999-06-24 | 2000-06-15 | Method and circuit for clock signal control and data transmission device using the same |
KR10-2000-0034684A KR100411441B1 (ko) | 1999-06-24 | 2000-06-23 | 클럭 신호 제어 방법 및 회로와 이것을 이용한 데이터전송 장치 |
CNB001094319A CN100399735C (zh) | 1999-06-24 | 2000-06-23 | 时钟信号控制方法及电路和使用其的数据传输装置 |
CA002312106A CA2312106A1 (en) | 1999-06-24 | 2000-06-23 | Clock signal control method and circuit and data transmitting apparatus employing the same |
DE60033339T DE60033339T2 (de) | 1999-06-24 | 2000-06-24 | Verfahren zur Überwachung des Takts und Vorrichtung zur Datenübertragung, die das Verfahren verwendet |
EP00250209A EP1063810B1 (en) | 1999-06-24 | 2000-06-24 | Clock signal control method and circuit and data transmitting apparatus employing the same |
US09/603,211 US6340910B1 (en) | 1999-06-24 | 2000-06-26 | Clock signal control method and circuit and data transmitting apparatus employing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17838299A JP3573661B2 (ja) | 1999-06-24 | 1999-06-24 | クロック信号制御方法及び回路とこれを用いたデータ伝送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001007686A JP2001007686A (ja) | 2001-01-12 |
JP3573661B2 true JP3573661B2 (ja) | 2004-10-06 |
Family
ID=16047524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17838299A Expired - Fee Related JP3573661B2 (ja) | 1999-06-24 | 1999-06-24 | クロック信号制御方法及び回路とこれを用いたデータ伝送装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6340910B1 (ja) |
EP (1) | EP1063810B1 (ja) |
JP (1) | JP3573661B2 (ja) |
KR (1) | KR100411441B1 (ja) |
CN (1) | CN100399735C (ja) |
CA (1) | CA2312106A1 (ja) |
DE (1) | DE60033339T2 (ja) |
TW (1) | TW454387B (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3519693B2 (ja) * | 2000-04-04 | 2004-04-19 | 松下電器産業株式会社 | 多相クロック信号発生回路 |
JP3838890B2 (ja) * | 2001-08-21 | 2006-10-25 | Necエレクトロニクス株式会社 | 半導体集積回路とその設計方法 |
JP3849485B2 (ja) | 2001-10-18 | 2006-11-22 | セイコーエプソン株式会社 | パルス処理回路および周波数逓倍回路 |
JP3960271B2 (ja) * | 2003-07-02 | 2007-08-15 | ソニー株式会社 | 位相誤差判定方法、デジタルpll装置 |
JP2005050123A (ja) * | 2003-07-28 | 2005-02-24 | Nec Micro Systems Ltd | スキュー補正回路 |
JP4703997B2 (ja) * | 2004-09-28 | 2011-06-15 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
KR100641360B1 (ko) | 2004-11-08 | 2006-11-01 | 삼성전자주식회사 | 지연 동기 루프 및 이를 구비한 반도체 메모리 장치 |
TWI265703B (en) * | 2004-12-22 | 2006-11-01 | Prolific Technology Inc | A system and method of clock architecture of oversampling high speed clock/data recovery |
KR100809714B1 (ko) * | 2007-01-03 | 2008-03-06 | 삼성전자주식회사 | 멀티 위상 생성 방법 및 이에 적합한 장치 |
KR20090045495A (ko) | 2007-11-02 | 2009-05-08 | 주식회사 하이닉스반도체 | 클럭 조절회로 및 이를 포함하는 데이터 정렬회로 |
KR100904236B1 (ko) | 2007-11-06 | 2009-06-25 | 주식회사 부방테크론 | 최소 스위칭 오프 시간을 보장하는 ih 회로 제어 장치 |
KR100967103B1 (ko) * | 2008-06-30 | 2010-07-05 | 주식회사 하이닉스반도체 | 클럭생성회로 및 클럭생성방법 |
CN102422610A (zh) | 2009-05-13 | 2012-04-18 | 松下电器产业株式会社 | 混合型数据发送电路 |
GB2488063B (en) * | 2009-11-20 | 2015-08-26 | Anue Systems Inc | Method, system and computer program product for measuring a communication from a first device to a second device |
JP5910383B2 (ja) | 2012-07-19 | 2016-04-27 | 株式会社ソシオネクスト | スキュー低減回路 |
CA3061786C (en) | 2018-11-20 | 2024-03-19 | Square Grove Llc | Vertically adjustable desk with under-carriage mounting system |
CN112462848B (zh) * | 2020-12-07 | 2024-04-09 | 深圳供电局有限公司 | 时钟偏差校正方法、装置及计算机设备 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS594900B2 (ja) * | 1979-09-03 | 1984-02-01 | 日本電気株式会社 | クロック再生回路 |
US4669024A (en) * | 1985-10-23 | 1987-05-26 | Westinghouse Electric Corp. | Multiphase frequency selective phase locked loop with multiphase sinusoidal and digital outputs |
US4963839A (en) * | 1989-09-01 | 1990-10-16 | Westinghouse Electric Corp. | Wide bandwidth phase locked loop circuit with sliding window averager |
JP3315134B2 (ja) * | 1991-09-05 | 2002-08-19 | 株式会社日立製作所 | 多トラック位相同期装置 |
JP3321926B2 (ja) * | 1993-09-17 | 2002-09-09 | 株式会社日立製作所 | 自己同期型半導体集積回路装置 |
JP2806863B2 (ja) * | 1996-02-27 | 1998-09-30 | 日本電気エンジニアリング株式会社 | ビット同期回路 |
JP3125699B2 (ja) | 1996-12-25 | 2001-01-22 | 日本電気株式会社 | データ同期回路 |
KR100240278B1 (ko) * | 1997-02-14 | 2000-01-15 | 김영환 | 엘시디 드라이버용 클럭발생회로 |
JP3678541B2 (ja) * | 1997-06-12 | 2005-08-03 | 富士通株式会社 | 位相補正回路、位相補正dll回路、多位相クロック生成dll回路及び半導体装置 |
JP2978856B2 (ja) * | 1997-09-29 | 1999-11-15 | 山形日本電気株式会社 | 水平走査パルス信号制御回路 |
US5923613A (en) * | 1998-03-18 | 1999-07-13 | Etron Technology, Inc. | Latched type clock synchronizer with additional 180°-phase shift clock |
-
1999
- 1999-06-24 JP JP17838299A patent/JP3573661B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-15 TW TW089111708A patent/TW454387B/zh not_active IP Right Cessation
- 2000-06-23 KR KR10-2000-0034684A patent/KR100411441B1/ko not_active IP Right Cessation
- 2000-06-23 CN CNB001094319A patent/CN100399735C/zh not_active Expired - Fee Related
- 2000-06-23 CA CA002312106A patent/CA2312106A1/en not_active Abandoned
- 2000-06-24 DE DE60033339T patent/DE60033339T2/de not_active Expired - Lifetime
- 2000-06-24 EP EP00250209A patent/EP1063810B1/en not_active Expired - Lifetime
- 2000-06-26 US US09/603,211 patent/US6340910B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP1063810B1 (en) | 2007-02-14 |
CN1279550A (zh) | 2001-01-10 |
KR20010021020A (ko) | 2001-03-15 |
TW454387B (en) | 2001-09-11 |
EP1063810A2 (en) | 2000-12-27 |
KR100411441B1 (ko) | 2003-12-18 |
US6340910B1 (en) | 2002-01-22 |
DE60033339T2 (de) | 2007-10-31 |
CA2312106A1 (en) | 2000-12-24 |
CN100399735C (zh) | 2008-07-02 |
EP1063810A3 (en) | 2004-11-24 |
JP2001007686A (ja) | 2001-01-12 |
DE60033339D1 (de) | 2007-03-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |
|
RD01 | Notification of change of attorney |
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|
A521 | Request for written amendment filed |
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A521 | Request for written amendment filed |
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|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040629 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |