CN1279550A - 时钟信号控制方法及电路和使用其的数据传输装置 - Google Patents

时钟信号控制方法及电路和使用其的数据传输装置 Download PDF

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Abstract

本发明提供一种时钟信号的控制电路,能够在保持时钟信号间的相位差的状态下,对各时钟信号的相位误差进行均衡。使多相时钟信号相互作用,在全部相位间对各相位误差成分进行均衡。为此,以多段构成对各相位的误差进行均衡的均衡电路,通过改变其组合来逐渐进行均衡,一边保持时钟信号的相位差,一边对全部时钟信号的相位误差进行均衡。

Description

时钟信号控制方法及电路和使用其的数据传输装置
本发明涉及时钟信号控制电路及其方法和使用其的数据传输装置，特别是，涉及适合于用于对高速通信所用接口进行时钟控制的脉冲信号的相位误差均衡电路和使用其的数据传输装置。
在现有技术中，两相以上的多相时钟的分配是用图17(a)所示的电路构成对各相位成分进行中继放大、分配。而且，虽然在图中省略了，但存在互补的信号(两相)通过使互补信号相互作用的中继电路进行分配的情况，但最大限度是两相。因此，如图17(b)的时序图所示的那样，象输入时钟P0～P7的P2那样，在存在相位误差td的情况下，通常会有这样的缺点：象Q2那样，附加相位误差被原样进行放大，或者，如Q5所示的那样，加入了新的相位误差。
在图18中显示了产生多相时钟或者倍增时钟的数字PLL电路的一个例子。在该现有例子中，把第一至第四延迟电路列901至904分别通过第一至第四切换器905～908进行串联排列，输入第一时钟911之后，分别输出第二～第五时钟912～915。其中，用相位比较器909来比较第五时钟915和第一时钟91l，根据由相位差产生的UP信号916或者DOWN信号917，计数器910输出控制信号918，用该控制信号918来控制第一切换器905、第二切换器906、第三切换器907、第四切换器908，以使第一时钟911与第五时钟915的相位接近。由此，形成发生等间隔的4相时钟的第一至第四时钟的结构。在倍增时钟的情况下，形成使用该多相时钟来发生倍增时钟的结构。
虽然其他部分在图面中省略了，但可以看出是把延迟电路列配置成链状来控制链的段数及周次次数的方式。在这些数字PLL电路中，原样分配由控制延迟单位的量化误差所产生的多相时钟的相位误差及该多相时钟的相位误差引起的倍增时钟的周期变动。
这样，当分配多相时钟信号时，在各时钟的中继放大电路间没有相互作用，因此，当增加中继放大电路数量而使分配多相时钟信号的距离变长时，随着各中继放大电路的延迟时间等的偏差，相位间的误差逐渐放大，因此，提出了把分配多相时钟信号的距离限定在相位误差内这样的课题。
图19是表示实际分配多相时钟的应用例子的图。图19的接收电路1001是这样的电路：为了得到与从日本专利公开公报特开平10—190642号等所见到的接收数据1002的比特相同步的重放时钟1005，在时钟选择电路1003中，使用接收电路1001的变移点来选择多相的时钟P0至Pn(时钟的相数为任意的，n为整数)，接着，使用重放时钟1005来得到闩锁数据1006。该接收电路通常象图20所示的那样，通过把从参考时钟1007发生所希望相数的多相时钟P0至Pn的PLL(锁相环)1008和多个接收电路1009—0至1009—m进行组合来使用。在此情况下，就需要把多相时钟P0至Pn引入多个接收电路1009—0至1009—m，其间需要保持多相时钟的相间相位差。
图21、图22是这样的方案：以多相时钟的各相位，把接收数据取入各自的闩锁电路，作为并行数据，在LSI内部进行处理，当输出时，再次以多相时钟依次输出并行数据，而作为串行数据进行输出。
该电路方式记载在ISSCC(International Solid—State CircuitsConference(国际固态电路会议集))1997年第238～239页的“A1．0625Gb／s Transceiver with 2X Oversampling and Transmit Signal Pre—Emphasis(具有2倍过采样和发送信号预加重的1．0625Gb／s收发信机)”等中。在该方式中，在接收侧，按图21的方框图和时序图所示的那样，首先在参考时钟1101至PLL 1102中，发生多相时钟P0至P7的8相时钟。其中，虽然是8相，但相数也可以随电路的全体构成而变更。发生的8相时钟输入到接收电路1103，在此，通过相位调整电路1104而分别用F／F(触发器)来锁存输入数据。由于输入数据的频率是各个8相时钟的频率的4倍，则各相位根据数据的变化来对不同的值进行锁存。从由该锁存的数据的变化点来检测数据相位的相位比较电路1105来输出控制信号1106，由相位调整电路1104来调整时钟的相位，以使多相时钟的边沿与数据的边沿相一致。在该电路中，由于用8相时钟所锁存的数据中的半数用于相位变化点的检测，所以按每隔一个的4个相位所检测的数据作为并行数据被输出。
在时序图中，当输入数据在每个周期中取得D0～D7的值时，每4比特判断进行串行并行变换。另一方面，在发送侧，如图22的方框图和时序图所示的那样，在参考时钟1201至PLL 1202中，发生多相时钟P0至P3的4相时钟。把发生的4相时钟送入发送电路1203，把4个并列的数据通过4个时钟的组合而经过在一个周期的每1／4期间导通的4个并列的门作为串行数据而依次输出。在时序图中，可以看出：4个并行数据DQ0～DQ7变换为串行数据DS0～DS7而输出。
在该方式中，由于多相时钟的相位成分为数据的周期成分，所以相位间隔的误差的限制非常严格。因此，发送电路和多相时钟发生电路通常是一对一地使用。
为了改进上述现有技术中的缺点，本发明的目的是提供能够在保持时钟信号间的相位差的状态下均衡各时钟信号的相位误差的新颖的时钟信号控制电路及其方法和使用其的数据传输装置。
为了实现本发明的上述目的，本发明采用以下所述的技术构成。
即，本发明所涉及的时钟信号控制电路的第一方案，其特征在于，使具有相位误差的多相时钟信号相互作用，一边保持上述各时钟信号的相位，一边对上述各时钟信号的相位误差成分进行均衡。
第二方案，其特征在于，把均衡电路分成多个均衡电路群，该均衡电路使具有相位误差的多相时钟信号相互作用，一边保持上述各时钟信号的相位，一边对上述各时钟信号的相位误差成分进行均衡，在各个上述均衡电路群中，在不同的状态下进行均衡。
第三方案，一种脉冲信号的相位误差均衡电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
设置并列配置的两个以上的门，通过连接这些门的输出来形成对输入到上述门中的两个以上脉冲的相位误差进行均衡的单位均衡电路，通过设置n个该单位均衡电路，来形成用于均衡上述n个脉冲的相位的误差的均衡电路群，该均衡电路群共设置log2n段，同时，在输入上述n个脉冲的第一均衡电路群的各个均衡电路的一方的输入侧，设置反相电路。
第四方案，其特征在于，把上述n个脉冲输入到第一均衡电路群的不同的两个单位均衡电路中，把上述第一均衡电路群的各个单位均衡电路的输出分别输入到设在上述第一均衡电路群后级的第二均衡电路群中不同的两个单位均衡电路中。
第五方案，其特征在于，把前段的上述均衡电路群的各个单位均衡电路的输出分别输入到设在上述前段的均衡电路群后级的均衡电路群中不同的两个单位均衡电路中。
第六方案，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路中，把相位相差π／2k(k=0，1，2，…)弧度的不同信号相互进行均衡。
第七方案，其特征在于，各均衡电路群的上述k的值是不同的。
第八方案，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路中，把相位相差π弧度的不同信号相互进行均衡。
第九方案，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路中，把相位相差π／2弧度的不同信号相互进行均衡。
第十方案，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路中，把相位相邻的信号相互进行均衡。
第十一方案，一种脉冲信号的相位误差均衡电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
形成单位均衡电路，由第一差动对、该差动对的各个晶体管的负荷、以及与上述第一差动对并联连接的第二差动对组成，通过向上述各个差动对输入相位相差π弧度的不同脉冲信号，来对分别输入上述第一差动对和第二差动对的4个脉冲的相位误差进行均衡，通过设置n／2个该单位均衡电路，来形成用于对上述n个脉冲的相位的误差进行均衡的均衡电路群，共设置log2(n／2)段的均衡电路群。
第十二方案，其特征在于，把上述n个脉冲分别输入到第一均衡电路群的不同的两个单位均衡电路中，把上述第一均衡电路群的各个单位均衡电路的输出分别输入到设在上述第一均衡电路群的后段的第二均衡电路群的不同的两个单位均衡电路中。
第十三方案，其特征在于，把前段的上述均衡电路群的各个单位均衡电路的输出分别输入到在上述前段的均衡电路群的后段中设置的均衡电路群的不同的两个单位均衡电路中。
第十四方案，一种脉冲信号的相位误差均衡电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
设置并列配置的两个以上的门，通过连接这些门的输出，来形成对输入到上述门中的两个以上的脉冲的相位误差进行均衡的第一单位均衡电路，通过设置多个该第一单位均衡电路，来形成第一均衡电路群，
形成第二单位均衡电路，其由第一差动对、该差动对的各个晶体管的负荷、以及与上述第一差动对并联连接的第二差动对组成，通过向上述各个差动对输入相位相差π弧度的不同脉冲信号，来对分别输入上述第一差动对和第二差动对的4个脉冲的相位误差进行均衡，同时，通过设置n／2个该第二单位均衡电路，来形成该第二均衡电路群，
把上述第一均衡电路群的单位均衡电路的各个输出输入到上述第二均衡电路群的单位均衡电路中。
第十五方案，一种脉冲信号的相位误差均衡电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
形成第一单位均衡电路，其由第一差动对、该差动对的各个晶体管的负荷、以及与上述第一差动对并联连接的第二差动对组成，通过向上述各个差动对输入相位相差π弧度的不同脉冲信号，来对分别输入上述第一差动对和第二差动对的4个脉冲的相位误差进行均衡，同时，通过设置n／2个该第一单位均衡电路，来形成该第一均衡电路群，
设置并列配置的两个以上的门，通过连接这些门的输出，来形成对输入到上述门中的两个以上的脉冲的相位误差进行均衡的第二单位均衡电路，通过设置多个该第二单位均衡电路，来形成第二均衡电路群，
把上述第一均衡电路群的单位均衡电路的各个输出输入到上述第二均衡电路群的单位均衡电路中。
本发明所涉及的数据传输装置的第一方案，其特征在于，把由多相时钟发生电路所生成的多相时钟导入第一装置，在设在该第一装置中的相位误差均衡电路中，一边保持上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡，同时，把上述第一装置的相位误差均衡电路的输出导入第二装置，在设在该第二装置中的相位误差均衡电路中，一边保持输入第二装置的上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡。
第二方案，其特征在于，把由多相时钟发生电路所生成的多相时钟导入第一装置，在设在该第一装置中的相位误差均衡电路中，一边保持上述多相时钟的各相位一边对上述多相时钟的相位误差进行均衡，同时，把由上述多相时钟发生电路所生成的多相时钟导入第二装置，在设在该第二装置中的相位误差均衡电路中，一边保持输入第二装置的上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡。
第三方案，其特征在于，上述相位误差均衡电路设在数据传输装置的发送装置中。
第四方案，其特征在于，上述相位误差均衡电路设在数据传输装置的接收装置中。
本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的实施例的描述而得到进一步说明。在这些附图中：
图1是本发明所涉及的相位误差均衡电路的方框图；
图2是均衡电路的电路图；
图3是说明均衡电路的动作的图；
图4是说明均衡电路的动作的图；
图5(a)是本发明的第一具体例子的方框图；
图5(b)是均衡电路的方框图；
图6是表示第一具体例子的时钟信号的相位关系同时表示进行均衡的情况的图；
图7是第一具体例子的时钟信号的时序图；
图8是本发明的第二具体例子的方框图；
图9是表示第二具体例子的时钟信号的相位关系同时表示进行均衡的情况的图；
图10是第二具体例子的时钟信号的时序图；
图11是表示第二具体例子的模拟结果的图；
图12(a)是本发明的第三具体例子的方框图；
图12(b)是另一个均衡电路的电路图；
图13是模式地表示第三具体例子的均衡关系的图；
图14是第四具体例子的方框图；
图15是第五具体例子的方框图；
图16是第六具体例子的方框图；
图17(a)是现有技术的方框图；
图17(b)是其时序图；
图18是表示现有技术的方框图；
图19是现有的接收电路的方框图；
图20是现有的接收电路的方框图；
图21(a)是现有的接收电路的详细方框图；
图21(b)是其时序图；
图22(a)是现有的发送电路的详细方框图；
图22(b)是其时序图。
本发明所涉及的作为时钟信号控制电路的相位误差均衡电路，如图1所示的那样，并列配置具有不同相位差的n个多相时钟信号P0至Pn的路径，各信号被输入相位误差均衡电路。在该相位误差均衡电路中，在保持时钟信号间的相位差的状态下，对各时钟信号的相位误差进行均衡，而作为多相时钟信号Q0至Qn被输出。
实施例
以下参照附图来详细说明本发明所涉及的时钟信号控制电路及其方法和使用其的数据传输装置的具体例子。第一具体例子
图1至图7是表示本发明所涉及的时钟信号控制电路的相位误差均衡电路的第一具体例子的图，在这些图中，显示了：
脉冲信号的相位误差均衡电路，其中，使具有相位误差的多相时钟信号相互作用，一边保持上述各时钟信号的相位，一边对上述各时钟信号的相位误差成分进行均衡；以及
脉冲信号的相位误差均衡电路，其中，把均衡电路分成多个均衡电路群，该均衡电路使具有相位误差的多相时钟信号相互作用，一边保持上述各时钟信号的相位，一边对上述各时钟信号的相位误差成分进行均衡，在各个上述均衡电路群中，在不同的状态下进行均衡。
图中还显示了一种脉冲信号的相位误差均衡电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
设置并列配置的两个以上的门，通过连接这些门201a、201b的输出，来形成对输入到上述门中的两个以上的脉冲的相位误差进行均衡的单位均衡电路201，通过设置n个该单位均衡电路201，来形成用于均衡上述n个脉冲的相位误差的均衡电路群，该均衡电路群设置1og2n段，同时，在输入上述n个脉冲的第一均衡电路群的各个均衡电路的一方的输入侧，设置相位反转电路201B。
而且，还显示了这样一种脉冲信号的相位误差均衡电路，其特征在于，把上述n个脉冲输入到第一均衡电路群10的不同的两个单位均衡电路中，把上述第一均衡电路群10的各个单位均衡电路的输出分别输入到在上述第一均衡电路群10的后段设置的第二均衡电路群20的不同的两个单位均衡电路中。
而且，还显示了这样一种脉冲信号的相位误差均衡电路，其特征在于，把前段的上述均衡电路群10的各个单位均衡电路的输出分别输入到设在上述前段均衡电路群10的后段中的均衡电路群20的不同的两个单位均衡电路中。
而且，还显示了这样的脉冲信号的相位误差均衡电路，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路中，把相位相差π／2k(k=0，1，2，…)弧度的不同信号相互进行均衡。
而且，还显示了这样的脉冲信号的相位误差均衡电路，其特征在于，各均衡电路群的上述k的值是分别不同的。
而且，还显示了这样的脉冲信号的相位误差均衡电路，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群10的各个单位均衡电路中，把相位相差π弧度的不同信号相互进行均衡。
而且，还显示了这样的脉冲信号的相位误差均衡电路，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路10中，把相位相差π／2弧度的不同信号相互进行均衡。
而且，还显示了这样的脉冲信号的相位误差均衡电路，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路10中，把相位相邻的信号相互进行均衡。
下面对本发明更详细地进行说明。
首先，说明对两个信号进行均衡的均衡电路。
均衡电路如图2所示的那样，设置有两个反相器，将这两个反相器的输出连接，从该输出得到被均衡的信号。
该均衡电路的输出信号，对于两个输入信号的相位差T，具有：
                      (相位差)×1／2
的时间成分。
把以相同的定时T=0时输入均衡电路的两个输入的情况下的延迟量作为tA(图3(b))。其中，为了反转均衡电路的下一段，若使充电或者放电的电荷为Q，使均衡电路的两个并列的反相器的驱动电流为i，
tA=Q／2i    ……(1)
另一方面，当以T的时间差(相位差)输入均衡电路的两个输入的情况下，把两个输入在输入后的延迟量作为tB(图3(c))。为了反转均衡电路的下一段，进行充放电的电荷为Q，首先，用均衡电路的电流i引出电荷Q，在经过时间T后，用电流2i来引出电荷Q。
若用式子表示其，则为：
(Q—Ti)／2i=tB    ……(2)
左边的Q—Ti表示：仅驱动时间T期间的一个反相器(在此期间下一段不反转)，为了进行反转而必须引出的剩余电荷。
这样，
Q＞Ti    ……(3)
这样，两个反相器导通，来引出该剩余的电荷Q—Ti。为了引出电荷所需要的时间是：
tB=(Q—Ti)／2i=(Q／2i)—(T／2)……(4)
其中，当把(1)式代入(4)式时，变为：
tB=tA—(T／2)    ……(5)
这样，均衡电路当在两个输入的相位差T之间仅用一个反相器而对下一段不进行反转的情况下，在延迟时间上具有两个输入的时间差的1／2的时间成分。
而且，为了易于理解，考虑图4那样的电路，当两个输入IN1、IN2同时输入时，均衡电路1、3输出的各个延迟量tX、tY用
Q／2i=tx(固定延迟)    ……(6)
Q／2i=tY(固定延迟)    ……(7)
(Q—Ti)／2i=tz(Q＞Ti) ……(8)
来表示，当两个输入IN1、IN2具有时间T的相位差而输入时，均衡电路2的两个输入在时间T之后，成为H电平，然后，输出的延迟时间用(8)式表示。在(8)式内，(Q／2i)分别等于(6)、(7)式，当把(6)、(7)式代入(8)式时，为：
tx—(Ti／2i)=tz
tY—(Ti／2i)=tz
tx—tz=(Ti／2i)=T／2    ……(9)
tY—tz=(Ti／2i)=T／2    ……(10)
这样，当以相位差T向均衡电路输入两个输入时，对于同时输入的固定延迟，得到(T／2)的时间延迟差。
下面对图5的电路进行说明。
图5的标号P0～P3是输入该均衡电路的4个时钟信号，如图7所示的那样，标号P0～P3的时钟相位依次滞后π／4，并且，各个时钟信号P0～P3分别具有相位误差E0～E3。
时钟信号P0被输入均衡电路201—10，而且，向均衡电路201—12输入反相的信号。时钟信号P1被输入均衡电路201—11，而且，向均衡电路201—13输入反相的信号，同样，时钟信号P2被输入均衡电路201—12，而且，向均衡电路201—10输入反相的信号，并且，时钟信号P3被输入均衡电路201—13，而且，向均衡电路201—11输入反相的信号。在该电路中，由均衡电路201—10～均衡电路201—13形成第一均衡电路群10，在该电路中，对具有180度相位差的时钟信号相互间的相位误差进行均衡。
而且，均衡电路201—10的输出信号被输入均衡电路201—20、201—21，同样，均衡电路201—11的输出信号被输入均衡电路201—21、201—22，并且，均衡电路201—12的输出信号被输入均衡电路201—22、201—23，以及，均衡电路201—13的输出信号被输入均衡电路201—23、201—20，各时钟信号的相位误差均衡后的时钟Q0被输出给均衡电路201—20的输出，同样，各时钟信号的相位误差均衡后的时钟Q1被输出给均衡电路201—21的输出，各时钟信号的相位误差均衡后的时钟Q2被输出给均衡电路201—22的输出，各时钟信号的相位误差均衡后的时钟Q3被输出给均衡电路201—23的输出。
而且，在该电路中，由均衡电路201—20～均衡电路201—23形成第二均衡电路群20，在该电路中，对相位相邻的时钟信号相互间的相位误差进行均衡。
下面对第一均衡电路群中的相差180度相位的时钟间的均衡(对角均衡)进行说明。
{P0+(P2—π)}／2
={(E0+0×2π)+(E2+(2／4)×2π—π)}／2
=(E0+E2)／2    ……(11)
{P1+(P3—π)}／2
={(E1+(1／4)×2π)+(E3+(3／4)×2π—π}／2
={(E1+E3)／2}+(1／4)×2π    ……(12)
{P2+(P0+2π—π)}／2
={(E2+(2／4)×2π)+(E0+0×2π+2π—π)}／2
={(E0+E2)／2}+(2／4)×2π    ……(13)
{P3+(P1+2π—π)}／2
={(E3+(3／4)×2π)+(E1+(1／4)×2π+2π—π)}／2
={(E1+E3)／2}+(3／4)×2π    ……(14)
下面对第二均衡电路群中的相位相邻的时钟间的均衡(相邻均衡)进行说明。
{(1)式+(2)式}／2
=(E0+E1+E2+E3)／4
={(1／4)×2π}／2    ……(15)
{(2)式+(3)式}／2
=(E0+E1+E2+E3)／4
={(3／4)×2π}／2    ……(16)
{(3)式+(4)式}／2
=(E0+E1+E2+E3)／4
={(5／4)×2π}／2    ……(17)
{(4)式+(1)式}／2
=(E0+E1+E2+E3)／4
={(7／4)×2π}／2    ……(18)
各时钟信号的相位误差被均衡，各时钟信号的相位差被保持为(2／4)π。(第二具体例子)
图8至图11是表示本发明的第二具体例子的图，图8是方框图，图9是模式地表示各时钟的相位关系和进行均衡的情况的图，图10是时钟信号的波形图，图11是表示模拟结果的图。
该具体例子的均衡电路使用与第一具体例子相同的均衡电路。
在该具体例子中，使用8相的时钟。如图8所示的那样，在该例中，由第一均衡电路群100进行对角(180度)的时钟信号相互间的均衡，接着，由第二均衡电路群200进行相邻(45度)的时钟信号相互间的均衡，接着，由第三均衡电路群300进行跳变一次(90度)的时钟信号相互间的均衡。
图9是模式地表示均衡的关系的图。P0至P7分别表示8相的时钟。之所以配置成圆形，是为了表示各相位的关系。如延伸到顶端那样，在对角(180度)、相邻(45度)、跳变一次(90度)之间分别进行均衡，但上述各个均衡从哪个开始都是可以的。例如，当使各相位的误差为E0至E7时，通过该电路时的各相的时钟信号的相位误差在第一至第三均衡电路群的输出如下：
第一均衡电路群100的输出为以下这样：
(E0+E4)／2
(E1+E5)／2
(E2+E6)／2
(E3+E7)／2
(E4+E0)／2
(E5+E1)／2
(E6+E2)／2
(E7+E3)／2接着，第二均衡电路群200的输出为以下这样：
(E0+E4+E1+E5)／4
(E1+E5+E2+E6)／4
(E2+E6+E3+E7)／4
(E3+E7+E4+E0)／4
(E4+E0+E5+E1)／4
(E5+E1+E6+E2)／4
(E6+E2+E7+E3)／4
(E7+E3+E0+E4)／4
接着，第三均衡电路群300的输出为以下这样：
(E0+E4+E1+E5+E2+E6+E3+E7)／8
(E1+E5+E2+E6+E3+E7+E4+E0)／8
(E2+E6+E3+E7+E4+E0+E5+E1)／8
(E3+E7+E4+E0+E5+E1+E6+E2)／8
(E4+E0+E5+E1+E6+E2+E7+E3)／8
(E5+E1+E6+E2+E7+E3+E0+E4)／8
(E6+E2+E7+E3+E0+E4+E1+E5)／8
(E7+E3+E0+E4+E1+E5+E2+E6)／8
如上述那样，当通过本电路时，对每个电路群逐渐进行均衡，最终对所有的相位成分完全进行均衡。当用图10的时序图来表示该相位均衡时，8相的输入信号P0至P7通过图8的电路，而输出输出信号Q0至Q7，此时，例如P2的时钟的相位误差td，在输出中，被均分为td／8。
在图11中显示了该电路的模拟结果。
模拟是由0．25μmCMOS处理器进行的。进行1．6n周期(622MHz)8相时钟(理想的相位差200ps)的相位误差均衡。
经过该具体例子的电路，相位误差最大100ps(50ps)的输入信号在经过本电路之后，降低的相位误差5ps(2．5％)以下。上段的图是包含相位误差的多相时钟信号，在下段中表示了没有相位误差的多相时钟信号。之所以相位误差不能完全变为0，是因为均衡电路是不完全的。通过本发明的电路，使误差进一步降低到1／10的程度。(第三实施例)
下面对本发明第三具体例子进行说明。
图12，图13是表示本发明的第三具体例子的图，图12(a)是方框图，图12(b)是单位均衡电路的电路图，图13是模式地表示各时钟的相位关系和进行均衡的情况的图。
而且，在这些图中，显示了一种脉冲信号的相位误差均衡电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
形成单位均衡电路701，由第一差动对S1、该差动对S1的各个晶体管的负荷810，811、以及与上述第一差动对S1并联连接的第二差动对S2组成，通过向上述各个差动对S1，S2输入相位相差π弧度的不同脉冲信号，来对分别输入上述第一差动对S1和第二差动对S2的4个脉冲的相位误差进行均衡，通过设置n／2个该单位均衡电路701，来形成用于对上述n个脉冲的相位的误差进行均衡的均衡电路群，该均衡电路群设置log2(n／2)段。
而且，还显示了这样一种脉冲信号的相位误差均衡电路，其特征在于，把上述n个脉冲输入到第一均衡电路群400的不同的两个单位均衡电路中，把上述第一均衡电路群400的各个单位均衡电路的输出分别输入到在上述第一均衡电路群400的后段中设置的第二均衡电路群500的不同的两个单位均衡电路中。
而且，还显示了这样一种脉冲信号的相位误差均衡电路，其特征在于，把前段的上述均衡电路群400的各个单位均衡电路的输出分别输入到在上述前段中设置的均衡电路群400的后段中设置的均衡电路群500的不同的两个单位均衡电路中。
在该电路中所使用的均衡电路包括：由FET 801、802组成的第一差动对S1；该差动对S1的各自的晶体管负荷810、811；由与上述第一差动对S1并联连接的FET 803、804组成的第二差动对S2，通过向上述各个差动对S1、S2分别输入相位相差π弧度的不同脉冲信号IN1、IN1B、IN2、IN2B，来对分别输入到上述第一差动对S1和第差动对S2的4个脉冲的相位误差进行均衡。
图12(a)是第三具体例子的方框图。
向均衡电路701—11的第一差动对输入相位相差180度的时钟信号P0、P4，而且，向均衡电路701—11的第二差动对输入相邻的并且相位相差180度的时钟信号P1、P5。同样，向均衡电路701—12的第一差动对输入相位相差180度的时钟信号P1、P5，而且，向均衡电路701—12的第二差动对输入相邻的并且相位相差180度的时钟信号P2、P6。以及，向均衡电路701—13的第一差动对输入相位相差180度的时钟信号P2、P6，而且，向均衡电路701—13的第二差动对输入相邻的并且相位相差180度的时钟信号P3、P7。并且，向均衡电路701—14的第一差动对输入相位相差180度的时钟信号P3、P7，而且，向均衡电路701—14的第二差动对输入相邻的并且相位相差180度的时钟信号P0、P4。均衡电路701—11～701—14形成第一均衡电路群400，来执行均衡处理。
向均衡电路701—21的第一差动对输入相位相差180度的均衡电路701—11的输出信号，而且，向均衡电路701—21的第二差动对输入相位偏移90度的均衡电路701—13的输出信号。同样，向均衡电路701—22的第一差动对输入相位相差180度的均衡电路701—12的输出信号，而且，向均衡电路701—22的第二差动对输入相位偏移90度的均衡电路701—14的输出信号。向均衡电路701—23的第一差动对输入相位相差180度的均衡电路701—13的输出信号，而且，向均衡电路701—23的第二差动对输入相位偏移90度的均衡电路701—11的输出信号。同样，向均衡电路701—24的第一差动对输入相位相差180度的均衡电路701—14的输出信号，而且，向均衡电路701—24的第二差动对输入相位偏移90度的均衡电路701—12的输出信号。
而且，由均衡电路701—11～701—14构成第一均衡电路群400，由均衡电路701—21～701—24构成第二均衡电路群500。
在该电路中，在通过第一、第二均衡电路群的同时，进行组合变化而通过，由此，逐渐进行均衡，一边保持时钟信号的相位差，一边对全部时钟信号的相位误差进行均衡。
下面对多相时钟的均衡进行描述。在该具体例子中，使用8相的时钟。如图13所示的那样，在该例中，为这样的构成：在相邻和对角(45度和180度)、跳变一次和对角(90度和180度)之间进行均衡。图13模式地表示了均衡的关系。P0至P7分别表示8相的时钟。之所以配置成圆形，与第一具体例子相同，是为了表示各相位的关系。如延伸到顶端那样，分别在相邻和对角(45度和180度)、跳过一个和对角(90度和180度)之间进行均衡。但上述各个均衡以哪个作为开始都是可以的。当使各相位的误差为E1至E7时，通过该电路时的各相的时钟信号的相位误差如以下所述的那样依次进行均衡，最终对所有的相位成分完全进行均衡。
即，第一均衡电路群400的输出为以下这样：
(E0+E4+E1+E5)／4
(E1+E5+E2+E6)／4
(E2+E6+E3+E7)／4
(E3+E7+E4+E0)／4
(E4+E0+E5+E1)／4
(E5+E1+E6+E2)／4
(E6+E2+E7+E3)／4
(E7+E3+E0+E4)／4
接着，第二均衡电路群500的输出为以下这样：
(E0+E4+E1+E5+E2+E6+E3+E7)×2／16
(E1+E5+E2+E6+E3+E7+E4+E0)×2／16
(E2+E6+E3+E7+E4+E0+E5+E1)×2／16
(E3+E7+E4+E0+E5+E1+E6+E2)×2／16
(E4+E0+E5+E1+E6+E2+E7+E3)×2／16
(E5+E1+E6+E2+E7+E3+E0+E4)×2／16
(E6+E2+E7+E3+E0+E4+E1+E5)×2／16
(E7+E3+E0+E4+E1+E5+E2+E6)×2／16
在该具体例子中，虽然以8相时钟为例进行了说明，但也可以是16相时钟等其他的相数。而且，在该电路的情况下，与第一、第二具体例子相比，在使用差动电路的均衡电路中，用单体进行对角信号的均衡，因此，具有用于全部均衡的段数变少的优点。
而且，也可以把第一、第二具体例子中使用的均衡电路和在第三具体例子中使用的均衡电路混合起来使用。
这样，可以提供一种脉冲信号的相位误差均衡电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
设置并列配置的两个以上的门，通过连接这些门的输出，来形成对输入到上述门中的两个以上的脉冲的相位误差进行均衡的第一单位均衡电路，通过设置多个该第一单位均衡电路，来形成第一均衡电路群，
形成第二单位均衡电路，由第一差动对、该差动对的各个晶体管的负荷、和与上述第一差动对并联连接的第二差动对组成，通过向上述各个差动对输入相位相差π弧度的不同脉冲信号，来对分别输入上述第一差动对和第二差动对的4个脉冲的相位误差进行均衡，同时，通过设置n／2个该第二单位均衡电路，来形成该第二均衡电路群，
把上述第一均衡电路群的单位均衡电路的各个输出输入到上述第二均衡电路群的单位均衡电路中。
而且，可以提供一种脉冲信号的相位误差均衡电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，在这种相位误差均衡电路中，
形成第一单位均衡电路，由第一差动对、该差动对的各个晶体管的负荷、以及与上述第一差动对并联连接的第二差动对组成，通过向上述各个差动对输入相位相差π弧度的不同脉冲信号，来对分别输入上述第一差动对和第二差动对的4个脉冲的相位误差进行均衡，同时，通过设置n／2个该第一单位均衡电路，来形成该第一均衡电路群，
设置并列配置的两个以上的门，通过连接这些门的输出，来形成对输入到上述门中的两个以上的脉冲的相位误差进行均衡的第二单位均衡电路，通过设置多个该第二单位均衡电路，来形成第二均衡电路群，
把上述第一均衡电路群的单位均衡电路的各个输出输入到上述第二均衡电路群的单位均衡电路中。第四具体例子
下面使用图14的方框图来对本发明的第四具体例子进行说明。
该具体例子是把本发明用于多相时钟发生用或者倍增时钟发生用的数字PLL电路。
通过向本发明的均衡电路输入发生4相时钟信号的数字PLL电路的输出，能够抑制由数字PLL电路的量化误差所产生的多相时钟的相位误差、倍增时钟的周期变动。第五具体例子
第五具体例子是把本发明用于图21的电路的例子，该图21的电路是：用多相时钟的各相位把接收数据取入各个锁存电路，作为并行数据，在LSI内部进行处理。图15是本具体例子的方框图。
准备多个把8相时钟构成的本发明的相位误差均衡电路1312、1322、1332与图21的PLL进行置换的构成，把图21的构成的电路作为起点，串联连接相位误差均衡电路。通过该排列，能够在一台PLL中以较少的相位间的误差来控制多个接收电路。
这样，第五具体例子的数据传输装置，其特征在于，把由多相时钟发生电路所生成的多相时钟导入第一装置，在设在该第一装置中的相位误差均衡电路中，一边保持上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡，同时，把上述第一装置的相位误差均衡电路的输出导入第二装置，在设在该第二装置中的相位误差均衡电路中，一边保持输入第二装置的上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡。第六具体例子，
第六具体例子是把本发明用于图22的电路的例子，该图22的电路是：以多相时钟依次输出并行数据，而作为串行数据进行输出。图16是本具体例子的方框图。
准备多个把4相时钟构成的本发明的相位误差均衡电路1404、1414、1424与图22的PLL进行置换的构成，另外配置发生多相时钟的PLL 1402，向各相位误差均衡电路提供多相时钟。通过该排列，能够在一个PLL中以较少的相位间的误差来控制多个接收电路。
这样，第六具体例子的数据传输装置，其特征在于，把由多相时钟发生电路所生成的多相时钟导入第一装置，在设在该第一装置中的相位误差均衡电路中，一边保持上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡，同时，把由上述多相时钟发生电路所生成的多相时钟导入第二装置，在设在该第二装置中的相位误差均衡电路中，一边保持输入第二装置的上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡。
在本发明所涉及的时钟信号控制电路中，由于上述那样的构成，在多相时钟的分配中，能够校正由于时钟驱动器的制造偏差和布线阻抗的偏差等而产生的时钟的相位间隔的偏移，因此，能够在宽广的范围内分配多相时钟信号。
而且，在由数字PLL电路等所发生的多相时钟中，能够校正由数字PLL电路的量化误差所产生的时钟的相位间隔的偏移。
并且，在现有的数据传输装置中，为了控制多个数据同步电路，而使用多个PLL电路等多相时钟发生电路，而在本发明中，通过使用上述时钟信号控制电路，削减了多相时钟发生电路的数量，能够更简单并且廉价地构成电路。

Claims (20)

1．一种时钟信号控制电路，其特征在于，使具有相位误差的多相时钟信号相互作用，一边保持上述各时钟信号的相位，一边对上述各时钟信号的相位误差成分进行均衡。
2．一种时钟信号控制电路，其特征在于，把均衡电路分成多个均衡电路群，该均衡电路使具有相位误差的多相时钟信号相互作用，一边保持上述各时钟信号的相位，一边对上述各时钟信号的相位误差成分进行均衡，在各个上述均衡电路群中，在不同的状态下进行均衡。
3．一种时钟信号控制电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
设置并列配置的两个以上的门，通过连接这些门的输出来形成对输入到上述门中的两个以上的脉冲的相位误差进行均衡的单位均衡电路，通过设置n个该单位均衡电路，来形成用于均衡上述n个脉冲的相位的误差的均衡电路群，该均衡电路群共设置log2n段，同时，在输入上述n个脉冲的第一均衡电路群的各个均衡电路的一方的输入侧，设置反相电路。
4．根据权利要求3所述的时钟信号控制电路，其特征在于，把上述n个脉冲输入到第一均衡电路群的不同的两个单位均衡电路中，把上述第一均衡电路群的各个单位均衡电路的输出分别输入到设在上述第一均衡电路群的后段中的第二均衡电路群的不同的两个单位均衡电路中。
5．根据权利要求4所述的时钟信号控制电路，其特征在于，把前段的上述均衡电路群的各个单位均衡电路的输出分别输入到设在上述前段的均衡电路群的后段的均衡电路群的不同的两个单位均衡电路中。
6．根据权利要求3至5任一项所述的时钟信号控制电路，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路中，把相位相差π／2k(I=0，1，2，…)弧度的不同信号相互进行均衡。
7．根据权利要求6所述的时钟信号控制电路，其特征在于，各均衡电路群的上述k的值是不同的。
8．根据权利要求3至5任一项所述的时钟信号控制电路，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路中，把相位相差π弧度的不同信号相互进行均衡。
9．根据权利要求3至5任一项所述的时钟信号控制电路，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路中，把相位相差π／2弧度的不同信号相互进行均衡。
10．根据权利要求3至5任一项所述的时钟信号控制电路，其特征在于，在上述多个均衡电路群中的至少一个均衡电路群的各个单位均衡电路中，把相位相邻的信号相互进行均衡。
11．一种时钟信号控制电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
形成单位均衡电路，由第一差动对、该差动对的各个晶体管的负荷、以及与上述第一差动对并联连接的第二差动对组成，通过向上述各个差动对输入相位相差π弧度的不同脉冲信号，来对分别输入上述第一差动对和第二差动对的4个脉冲的相位误差进行均衡，通过设置n／2个该单位均衡电路，来形成用于对上述n个脉冲的相位的误差进行均衡的均衡电路群，该均衡电路群设置log2(n／2)段。
12．根据权利要求11所述的时钟信号控制电路，其特征在于，把上述n个脉冲输入到第一均衡电路群的不同的两个单位均衡电路中，把上述第一均衡电路群的各个单位均衡电路的输出分别输入到设在上述第一均衡电路群的后段中的第二均衡电路群的不同的两个单位均衡电路中。
13．根据权利要求12所述的时钟信号控制电路，其特征在于，把前段的上述均衡电路群的各个单位均衡电路的输出分别输入到设在上述前段的均衡电路群的后段中的均衡电路群的不同的两个单位均衡电路中。
14．一种时钟信号控制电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
设置并列配置的两个以上的门，通过连接这些门的输出，来形成对输入到上述门中的两个以上的脉冲的相位误差进行均衡的第一单位均衡电路，通过设置多个该第一单位均衡电路，来形成第一均衡电路群，
形成第二单位均衡电路，由第一差动对、该差动对的各个晶体管的负荷、以及与上述第一差动对并联连接的第二差动对组成，通过向上述各个差动对输入相位相差π弧度的不同脉冲信号，来对分别输入上述第一差动对和第二差动对的4个脉冲的相位误差进行均衡，同时，通过设置n／2个该第二单位均衡电路，来形成该第二均衡电路群，
把上述第一均衡电路群的单位均衡电路的各个输出输入到上述第二均衡电路群的单位均衡电路中。
15．一种时钟信号控制电路，对具有不同相位误差的n个脉冲的相位误差进行均衡，得到相位误差被均衡的n个脉冲，其特征在于，
形成第一单位均衡电路，由第一差动对、所述第一差动对的各个晶体管的负荷、以及与所述第一差动对并联连接的第二差动对组成，通过向上述各个差动对输入相位相差π弧度的不同脉冲信号，来对分别输入上述第一差动对和第二差动对的4个脉冲的相位误差进行均衡，同时，通过设置n／2个所述第一单位均衡电路，来形成所述第一均衡电路群，
设置并列配置的两个以上的门，通过连接这些门的输出，来形成对输入到上述门中的两个以上的脉冲的相位误差进行均衡的第二单位均衡电路，通过设置多个该第二单位均衡电路，来形成第二均衡电路群，
把上述第一均衡电路群的单位均衡电路的各个输出输入到上述第二均衡电路群的单位均衡电路中。
16．一种数据传输装置，其特征在于，把由多相时钟发生电路所生成的多相时钟导入第一装置，在设在该第一装置中的相位误差均衡电路中，一边保持上述多相时钟的各相位一边对上述多相时钟的相位误差进行均衡，同时，把上述第一装置的相位误差均衡电路的输出导入第二装置，在设在该第二装置中的相位误差均衡电路中，一边保持输入第二装置的上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡。
17．一种数据传输装置，其特征在于，把由多相时钟发生电路所生成的多相时钟导入第一装置，在设在该第一装置中的相位误差均衡电路中，一边保持上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡，同时，把由上述多相时钟发生电路所生成的多相时钟导入第二装置，在设在该第二装置中的相位误差均衡电路中，一边保持输入第二装置的上述多相时钟的各相位，一边对上述多相时钟的相位误差进行均衡。
18．根据权利要求16或者17所述的数据传输装置，其特征在于，上述相位误差均衡电路设在数据传输装置的发送装置中。
19．根据权利要求16或者17所述的数据传输装置，其特征在于，上述相位误差均衡电路设在数据传输装置的接收装置中。
20．一种时钟信号的控制方法，其特征在于，使具有相位误差的多相时钟信号相互作用，一边保持上述各时钟信号的相位，一边对上述各时钟信号的相位误差成分进行均衡。
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