CN1212521A - 数控振荡电路和锁相环电路 - Google Patents

数控振荡电路和锁相环电路 Download PDF

Info

Publication number
CN1212521A
CN1212521A CN98118599A CN98118599A CN1212521A CN 1212521 A CN1212521 A CN 1212521A CN 98118599 A CN98118599 A CN 98118599A CN 98118599 A CN98118599 A CN 98118599A CN 1212521 A CN1212521 A CN 1212521A
Authority
CN
China
Prior art keywords
signal
level
circuit
output
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN98118599A
Other languages
English (en)
Inventor
柳内弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1212521A publication Critical patent/CN1212521A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator

Landscapes

  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)

Abstract

一种宽频率范围的数控振荡电路,其中振荡频率的改变是连续和平滑的,避免了因控制信号的变化而产生的不稳定。该电路包括:第一和第二延迟电路,用于分别将第一和第二信号延迟由控制信号设定的延迟时间,并分别输出第一和第二延迟信号;输出信号产生电路;第一切换检测电路,用于检测到第一输出信号从第二电平切换到第一电平时,产生第一信号;以及第二切换检测电路,用于检测到第二输出信号从第二电平切换到第一电平时,产生第二信号。

Description

数控振荡电路和锁相环电路
本发明涉及采用数字延迟电路的数控振荡电路和采用数字延迟电路的锁相环电路。
用在锁相环(PLL)电路等中的振荡器要求具有这样的特性，即控制信号的频率改变平滑和振荡频率范围宽。此外，必须不存在由于控制信号的改变而引起的不稳定。
因此，几乎所有用于现有技术的电路中的振荡器都是压控振荡器(VCO)，通过电压信号即模拟量来控制振荡频率。
在数字锁相环电路的情况下，采用能够直接控制振荡器的振荡频率的所谓数控振荡器(DCO)。
图14表示采用数控振荡器(以下简称为DCO)的PLL电路。
如图14所示，PLL电路1由相位比较器2、数字计数器3和DCO4构成。
相位比较器2将从外部输入的基准信号Sref和来自DCO4的振荡信号So进行比较，根据比较的结果产生上信号Sup或下信号Sdw，并将其输出至数字计数器3。
数字计数器3接收来自相位比较器2的上信号Sup或下信号Sdw，根据这些信号的电平产生例如n位计数值Sc，并将其输出至DCO4。
DCO4接收来自数字计数器3的计数值Sc，根据该计数值设定振荡频率，产生设定频率的振荡信号So，并将其输出至相位比较器2。
在图14所述的PLL电路1中，相位比较器2将从外部输入的基准信号Sref和来自DCO4的振荡信号So进行比较，根据比较的结果产生上信号Sup或下信号Sdw，并将其输出至数字计数器3。数字计数器3产生n位计数值Sc。计数值Sc反馈至DCO4，据此控制DCO4的振荡频率。
因此，由DCO4产生的振荡信号So的相位跟随输入至相位比较器2的基准信号Sref的相位。
如上所述，以与采用相关技术的压控振荡器(VCO)的PLL电路相同的方式，可由具有图14所示的数控振荡器(DCO)的PLL电路产生跟随输入基准信号的相位的振荡信号。
下面参照图15至17简要说明采用DCO的PLL电路的结构和工作方式。
图15表示一种DCO的电路结构，该DCO采用多个产生不同的延迟时间的延迟单元和产生反向输出的选择器。
如图15所示，在该DCO中，由延迟单元Di(i=n-1,n-2,……,2,1,0)和选择器SELi构成的n个延迟级串联在一起。
请注意，这里n是一个偶数。
如图所示，在该DCO中，构成每个延迟级的选择器SELi的一个输入端A与前一级的选择器的输出端相连，而另一个输入端B与延迟单元Di的输出端相连。延迟单元Di的输入端与前一级的选择器的输出端相连。
请注意，第一级的选择器SELn-1的输入端A和与非门NGT的输出端相连，而输入端B通过延迟单元Dn-1和与非门NGT的输出端相连。
此外，最后一级的选择器SELo的输出端和与非门NGT的一个输入端相连，而允许信号ENB输入至与非门NGT的另一输入端。
此外，与非门NGT的输出端通过反相器INV与振荡信号So的输出端Tout相连。
例如n位计数值Sc的位数据Cn-1,Cn-2,……,C2,C1和Co分别输入至选择器SELn-1,SELn-2,……,SEL2,SEL1和SELo的选择信号输入端CK。根据输入至选择信号输入端CK的信号的电平，每个选择器选择输入端A的信号或输入端B的信号，并输出其经反相的信号。
例如，当低电平的信号输入至选择信号输入端CK时，选择器选择输入至输入端A的信号，将其反相，并输出至输出端。相反，当高电平的信号输入至选择信号输入端CK时，选择器选择输入至输入端B的信号，将其反相，并输出至输出端。
此外，当假定延迟单元Do的延迟时间是TD，则延迟单元Di的延迟时间变为2iTD。例如，延迟单元Dn-1的延迟时间变为2n-1TD，延迟单元D1的延迟时间变为2TD。
利用上述DCO，根据计数值Sc的位数据Cn-1,Cn-2,……,C2,C1和Co，设定从与非门NGT的输出端到最后一级选择器SELo的输出端的信号的延迟时间。当高电平的允许信号ENB输入至与非门NGT时，由延迟级和与非门NGT构成的环形振荡器的振荡频率受到计数值Sc的控制。
图16表示另一种DCO的结构。
如图16所示，该DCO由串联的与非门NGT和n个延迟单元DLYn-1,DLYn-2,……DLY2,DLY1和DLYo构成，延迟单元DLYo的输出端与与非门NGT的输入端相连，这样便构成了环形振荡器。
请注意，与上面的例子一样，此处n也是偶数。
延迟单元DLYn-1,DLYn-2,……DLY2,DLY1和DLYo具有类似的结构。图17表示以延迟单元DLYo为例的这些延迟单元的结构。
如图所示，延迟单元DLYo由NMOS晶体管TNn-1,TNn-2,……,TN2,TN1,TNo和TNoo，以及PMOS晶体管TPn-1,TPn-2,……,TP2,TP1,TPo和TPoo构成。
PMOS晶体管TPn-1,TPn-2,……,TP2,TP1和TPo并联在电源电压Vcc的电源线和节点NDp之间。即PMOS晶体管TPn-1,TPn-2,……,TP2,TP1和TPo的源极与电源电压Vcc的电源线相连，漏极与节点NDp相连。此外，计数值Sc的位数据Cn-1,Cn-2,……,C2,C1和Co的反相信号/Cn-1,/Cn-2,……,/C2,/C1和/Co输入至这些PMOS晶体管的栅极。
PMOS晶体管TPoo的源极与节点NDp相连，漏极与输出端Tout相连。
NMOS晶体管TNn-1,TNn-2,……,TN2,TN1和TNo并联在地线GND和节点NDn之间。即NMOS晶体管TNn-1,TNn-2,……,TN2,TN1和TNo的源极与地线GND相连，漏极与节点NDn相连。此外，计数值Sc的位数据Cn-1,Cn-2,……,C2,C1和Co输入至这些NMOS晶体管的栅极。
NMOS晶体管TNoo的漏极与输出端Tout相连，源极与节点NDn相连。
这就是说，NMOS晶体管TNoo的漏极与PMOS晶体管TPoo的漏极一同与延迟单元的输出端Tout相连。此外，NMOS晶体管TNoo的栅极与PMOS晶体管TPoo的栅极一同与输入端Tin相连。
在图17所示的延迟单元中，NMOS晶体管TNoo和PMOS晶体管TPoo作为驱动用晶体管。
根据计数值Sc的位数据Cn-1,Cn-2,……,C2,C1和Co的电平，设定PMOS晶体管TPn-1,TPn-2,……,TP2,TP1和TPo与NMOS晶体管TNn-1,TNn-2,……,TN2,TN1和TNo的导通状态。
此外，设定晶体管，使得它们的尺寸例如沟道宽度各不相同，因此，根据每个晶体管的导通/截止状态，电源Vcc的电源线与节点NDp之间的电阻值和驱动用PMOS晶体管TPoo之间的电阻值的比值改变。类似地，地线与节点NDn之间的电阻值和驱动用nMOS晶体管TNoo之间的电阻值的比值改变。因此，根据该电阻比值的改变，控制直到输入至输入端Tin的反相信号输出至输出端Tout之前的延迟时间。
这就是说，由输入至延迟单元的计数值Sc控制延迟单元DLYn-1,DLYn-2,……DLY2,DLY1和DLYo的延迟时间。
因此，当高电平的允许信号ENB输入至与非门NGT时，由延迟单元和与非门NGT构成的环形振荡器的振荡频率受到计数值Sc的控制。
然而，上述DCO具有各自的缺点。
例如，在图15所示DCO中，可以取得很宽范围的振荡频率，但是由于信号通路动态切换，所以当计数值Sc的任何一位的值改变时，存在信号瞬间中断的危险，因此出现信号连续性方面的问题。
此外，在工作时，电路作为一个整体其状态是不稳定的。由于控制信号的值的变化，会产生不稳定。
在图16所示的DCO中，振荡信号的频率改变是连续的和平滑的，但是延迟单元的电流受到驱动用晶体管TPoo和TNoo的很大影响，因此不能得到很宽的振荡频率。
为了得到如图16所示的DCO中的很宽的振荡频率，必须使驱动用晶体管TPoo和TNoo的电阻小，这就是说使晶体管的尺寸大。这导致延迟单元的功耗增加。此外，晶体管实际上是形成在衬底上，这限制了晶体管的尺寸。
此外，在工作时，电路作为一个整体其状态是不稳定的。由于控制信号的值的变化，会产生不稳定。
本发明的目的是提供一种数控振荡电路，其中振荡频率范围宽，振荡频率的改变是连续的和平滑的，并且可以避免由于控制信号的变化而产生的不稳定。
根据本发明，提供了一种数控振荡电路，其中根据控制信号控制振荡频率，该电路包括：第一延迟电路，用于将第一信号延迟由控制信号设定的延迟时间，并输出第一延迟信号；第二延迟电路，用于将第二信号延迟由控制信号设定的延迟时间，并输出第二延迟信号；输出信号产生电路，该电路当接收第一延迟信号时，将第一输出信号从第一电平切换到第二电平并将其输出，和将第二输出信号从第二电平切换到第一电平并将其输出，而当接收第二延迟信号时，将第一输出信号从第二电平切换到第一电平并将其输出，和将第二输出信号从第一电平切换到第二电平并将其输出；第一切换检测电路，用于当检测到第一输出信号从第二电平切换到第一电平时，产生第一信号，并将其输出至第一延迟电路；以及第二切换检测电路，用于当检测到第二输出信号从第二电平切换到第一电平时，产生第二信号，并将其输出至第二延迟电路。
在本发明中，控制信号是n位(n是正整数)数字信号，以及第一和第二延迟电路包括多个级联的延迟单元，其个数对应于控制信号的位数，并根据相应的位数据控制延迟时间。
此外，在本发明中，输出信号产生电路由RS(复位-设置)触发器构成，在设置端接收作为输入的第一延迟信号，在复位端接收作为输入的第二延迟信号，从非反相输出端输出第一输出信号，从反相输出端输出第二输出信号。
本发明的数控振荡电路进一步包括：用于校正RS触发器的设置和复位操作中的偏差时间的校正电路。
此外，在本发明中，数控振荡电路包括门电路，用于向输出信号产生电路输入第一延迟信号或第一外部信号，以及输出信号产生电路当接收第一延迟信号或第一外部信号时，将第一输出信号从第一电平切换到第二电平并将其输出，和将第二输出信号从第二电平切换到第一电平并将其输出。
此外，在本发明中，数控振荡电路包括门电路，用于向输出信号产生电路输入第二延迟信号或第二外部信号，以及输出信号产生电路当接收第二延迟信号或第二外部信号时，将第一输出信号从第二电平切换到第一电平并将其输出，和将第二输出信号从第一电平切换到第二电平并将其输出。
此外，在本发明中，数控振荡电路包括存储电路，当第一输出信号处于第一电平时，该存储电路接收外部数据，更新数据值，和进行更新之前的瞬间保持该值，以及当第一输出信号变成第二电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号输出至第一延迟电路。
此外，在本发明中，数控振荡电路包括存储电路，当第二输出信号处于第一电平时，该存储电路接收外部数据，更新数据值，和保持进行更新之前的瞬间的值，以及当第二输出信号变成第二电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号输出至第二延迟电路。
此外，在本发明中，数控振荡电路包括预延迟电路，用于在第一延迟电路和第二延迟电路的至少一个输入侧插入延迟电路的延迟段。
此外，本发明的PLL电路包括：
相位比较器，用于将基准信号和振荡信号的相位进行比较，并根据比较的结果产生上信号或下信号；数字计数器，用于接收来自相位比较器的上信号或下信号，并根据这些信号的电平产生n位计数数据；以及数控振荡电路包括第一延迟电路，用于将第一信号延迟由数字计数器的计数数据设定的延迟时间，并输出第一延迟信号；第二延迟电路，用于将第二信号延迟由数字计数器的计数数据设定的延迟时间，并输出第二延迟信号；输出信号产生电路，该电路当接收第一延迟信号时，将第一输出信号从第一电平切换到第二电平并将其输出，和将第二输出信号从第二电平切换到第一电平并将其输出，而当接收第二延迟信号时，将第一输出信号从第二电平切换到第一电平并将其输出，和将第二输出信号从第一电平切换到第二电平并将其输出；第一切换检测电路，用于当检测到第一输出信号从第二电平切换到第一电平时，产生第一信号，并将其输出至第一延迟电路；以及第二切换检测电路，用于当检测到第二输出信号从第二电平切换到第一电平时，产生第二信号，并将其输出至第二延迟电路。
根据本发明的数控振荡电路，对于输出信号产生电路，由外部复位信号(第二外部信号)保持复位状态，从而输出处于第一电平的第一输出信号，并且输出处于第二电平的第二输出信号。
在这种状态下，通过例如来自外部的允许信号(第一外部信号)，第一输出信号从第一电平切换到第二电平，并从输出信号产生电路输出至第一切换检测电路，第二输出信号从第二电平切换到第一电平，并输出至第二切换检测电路，
这时，由于第一输出信号是从第一电平切换到第二电平的信号，所以在第一切换检测电路中不产生第一信号。
与此相反，由于第二输出信号是从第二电平切换到第一电平的信号，所以，在第二切换检测电路检测不到这种切换。由此产生第二信号，并输出至第二延迟电路。
在第二延迟电路中，信号延迟由控制信号设定的时间，并作为第二延迟信号输入至输出信号产生电路。由此，第一输出信号从第二电平切换到第一电平，并输出至第一切换检测电路，而第二输出信号从第一电平切换到第二电平，并输出至第二切换检测电路。
这时，由于第一输出信号是从第二电平切换到第一电平的信号，所以在第一切换检测电路中检测到这一切换。由此产生第一信号，并输出至第一延迟电路。
与此相反，由于第二输出信号是从第一电平切换到第二电平的信号，所以，在第二切换检测电路不产生第二信号。
在第一延迟电路中，信号延迟由控制信号设定的时间，并作为第一延迟信号输入至输出信号产生电路。由此，第一输出信号从第一电平切换到第二电平，并输出至第一切换检测电路，而第二输出信号从第二电平切换到第一电平，并输出至第二切换检测电路。
这时，由于第一输出信号是从第一电平切换到第二电平的信号，所以在第一切换检测电路不产生第一信号。
与此相反，由于第二输出信号是从第二电平切换到第一电平的信号，所以，在第二切换检测电路检测不到这种切换。由此产生第二信号，并输出至第二延迟电路。
在第二延迟电路中，第二信号延迟由控制信号设定的时间，并作为第二延迟信号输入。由此，第一输出信号从第二电平切换到第一电平，并输出至第一切换检测电路，而第二输出信号从第一电平切换到第二电平，并输出至第二切换检测电路。
上述操作重复进行。输出信号产生电路产生由第一和第二延迟电路的延迟时间确定周期的时钟信号。
此外，根据本发明，当第一输出信号和第二输出信号处于第一电平时，存储电路接收外部数据，更新数据值，和保持进行更新之前的瞬间的值。当第一输出信号和第二输出信号变成第二电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号输出至第一延迟电路和第二延迟电路。
当第一和第二延迟电路处于稳定状态时，控制信号改变，因此在信号通路中不存在暂时的中断，可以避免由于控制信号的变化而产生的不稳定。
从以下结合附图的对最佳实施例所作的描述中，本发明的这些和其它目的和特征将会看得更清楚。附图中：
图1是表示本发明的数控振荡电路的第一实施例的电路图；
图2是表示本发明的延迟电路结构的第一例的电路图；
图3是表示本发明的延迟电路结构的第二例的电路图；
图4是表示本发明的延迟电路结构的第三例的电路图；
图5是表示本发明的延迟电路结构的第四例的电路图；
图6A至6H是说明图1电路的工作过程的时间图；
图7是表示本发明的数控振荡电路的第二实施例的电路图；
图8是表示本发明的数控振荡电路的第三实施例的电路图；
图9是表示本发明的预延迟电路结构的第一例的电路图；
图1O是表示本发明的预延迟电路结构的第二例的电路图；
图11是表示本发明的预延迟电路结构的第三例的电路图；
图12是表示本发明的预延迟电路结构的第四例的电路图；
图13是表示本发明的数控振荡电路的第四实施例的电路图；
图14是表示采用数控振荡电路的PLL电路的一个例子的电路图；
图15是表示相关技术的数控振荡电路的一个例子的电路图；
图16是表示相关技术的数控振荡电路的一个例子的电路图；以及
图17是表示图15所示的延迟电路结构的电路图。
下面，结合附图描述最佳实施例。
第一实施例
图1是表示本发明的数控振荡电路的第一实施例的电路图。
如图1所示，第一实施例的数控振荡电路(DCO)10包括第一延迟电路11、第二延迟电路12、第一存储电路13、第二存储电路14、第一切换检测电路15、第二切换检测电路16、上升沿检测电路17、第一或门电路18、第二或门电路19和作为输出信号产生电路的RS触发器20。
第一延迟电路11将第一切换检测电路15的第一脉冲信号S1延迟由控制信号S13设定的延迟时间，并将其作为第一延迟信号S2输出。
第二延迟电路12将第二切换检测电路16的第一脉冲信号R1延迟由控制信号S14设定的延迟时间，并将其作为第二延迟信号R2输出。
请注意，控制信号S13和S14是n位(n是正整数)数字信号，以及第一和第二延迟电路11和12包括多个级联的延迟单元，其个数对应于控制信号的位数，并根据相应的位数据控制延迟时间。
图2至图5是表示第一和第二延迟电路11和12结构的例子的电路图。
图2是表示延迟电路结构的第一例的电路图，该电路采用产生不同延迟时间的多个延迟单元和产生反相输出的多个选择器。
如图2所示，本例的延迟电路由延迟单元Di(i=n-1,n-2,……,2,1,0)和选择器SELi构成的n个延迟级串联在一起。
请注意，这里n是一个偶数。
如图所示，在该延迟电路中，构成每个延迟级的选择器SELi的一个输入端A与前一级的选择器的输出端相连，而另一个输入端B与延迟单元Di的输出端相连。延迟单元Di的输入端与前一级的选择器的输出端相连。
请注意，第一级的选择器SELn-1的输入端A与第一脉冲信号S1(第二脉冲信号R1)的输入线相连，而输入端B通过延迟单元Dn-1与第一脉冲信号S1(第二脉冲信号R1)的输入线相连。
此外，延迟信号S2(R2)从最后一级的选择器SELo的输出端输出。
例如，例如n位控制信号S13(S14)的位数据Cn-1,Cn-2,……,C2,C1和Co分别输入至选择器SELn-1,SELn-2,……,SEL2,SEL1和SELo的选择信号输入端CK。根据输入至选择信号输入端CK的信号的电平，每个选择器选择输入端A的信号或输入端B的信号，并输出其经反相的信号。
例如，当低电平的信号输入至选择信号输入端CK时，选择器选择输入至输入端A的信号，将其反相，并输出至输出端。相反，当高电平的信号输入至选择信号输入端CK时，选择器选择输入至输入端B的信号，将其反相，并输出至输出端。
此外，如果延迟单元Do的延迟时间是TD，则延迟单元Di的延迟时间变为2iTD。例如，延迟单元Dn-1的延迟时间变为2n-1TD，延迟单元D1的延迟时间变为2TD。
利用上述电路，根据控制信号S13(S14)的位数据Cn-1,Cn-2,……,C2,C1和Co，设定从第一脉冲S1(第二脉冲R1)的输入端到最后一级选择器SELo的输出端的信号的延迟时间。
图3是表示本发明的延迟电路结构的第二例的电路图。
该电路结构与图2不同之处在于选择器SELn-1,SELn-2,……,SEL2,SEL1和SELo不将其输出反相，输出的是非反相的输出信号。
该电路的其余部分与图2相似，故省略对它们的详细描述。
图4是表示本发明的延迟电路结构的第三例的电路图。
该电路包括偶数个级联的缓冲器BUFj、BUFj-1、……、BUF2和BUF1，位于缓冲器输入级的开关SWj、SWj-1、……、SW2和SW1，以及解码器DEC，解码器DEC对n位控制信号解码，并提供位数据Cn-1,Cn-2,……,C2,C1和Co，用于切换路径，即将它们输出至开关SWj、SWj-1、……、SW2和SW1的下一级，或将它们作为输出信号输出。
图5是表示本发明的延迟电路结构的第四例的电路图。
如图5所示，本例的延迟电路采用多级延迟级，每级包括一个缓冲器和与其输出端相连的多个电容。延迟级的电容是由NMOS晶体管构成的。
在图5中，BUFn-1、BUFn-2、……、BUF2、BUF1、BUFo和BUFoo表示缓冲器，而TNn-1、TNn-2、……、TN2、TN1和TNo表示电容。
请注意，缓冲器BUFn-1、BUFn-2、……、BUF2、BUF1、BUFo和BUFoo例如是通过串联的两个反相器构成的。
如图所示，例如第i个延迟级包括缓冲器BUFi和n个与其输出端相连的电容。这些电容由NMOS晶体管TNn-1、TNn-2、……、TN2、TN1和TNo构成。
NMOS晶体管的源极和漏极扩散层共同与缓冲器的输出端相连，衬底接地，栅极与控制信号S13(S14)的位数据Cn-1,Cn-2,……,C2,C1和Co的输入线相连。例如，NMOS晶体管TNn-1的栅极与位数据Cn-1的输入线相连，NMOS晶体管TNo的栅极与位数据Co的输入线相连。
因此，当高电平的信号输入至NMOS晶体管TNi的栅极时，在NMOS晶体管TNi的沟道区和衬底之间形成耗尽层，电容值变大，反之，当低电平的信号输入至NMOS晶体管TNi的栅极时，在NMOS晶体管TNi的沟道区和衬底之间不形成耗尽层，电容值变小。
根据输入位设定构成延迟级电容的NMOS晶体管的规模。例如，晶体管的规模设定得大，从与最低有效位相连的NMOS晶体管TNo到与最高有效位相连的NMOS晶体管TNn-1正比于2的幂。因此，构成电容的电容值正比于2的幂。
在这样的延迟级构成的DCO中，如图5所示，例如当位数据Cn-1处于高电平时，与缓冲器BUFn-1、BUFn-2、……、BUF2、BUF1和BUFo相连的NMOS晶体管TNn-1的电容变大。从第一脉冲信号S1(第二脉冲信号R1)的输入端到缓冲器BUFoo的输入端的延迟时间，根据NMOS晶体管TNn-1的电容设置得大。
当RS触发器20的第一输出信号“out”处于第一电平(在本实施例中为低电平)时，第一存储电路13接收外部数据DT，更新数据值，和保持进行更新之前的瞬间的值，以及当第一输出信号“out”变成第二电平(在本实施例中为高电平)时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号S13输出至第一延迟电路11。
当RS触发器20的第二输出信号“/out”(/表示反相)处于第一电平(在本实施例中为低电平)时，第二存储电路14接收外部数据DT，更新数据值，和保持进行更新之前的瞬间的值，以及当第二输出信号“/out”变成第二电平(在本实施例中为高电平)时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号S14输出至第二延迟电路12。
当检测到RS触发器20的第一输出信号“out”从高电平切换到低电平的下降沿时，第一切换检测电路15产生第一脉冲信号S1，并将其输出至第一延迟电路11。
当检测到RS触发器20的第二输出信号“/out”从高电平切换到低电平的下降沿时，第二切换检测电路16产生第二脉冲信号R1，并将其输出至第二延迟电路12。
上升沿检测电路17检测来自外部的高电平的起作用的允许信号(第一外部信号)EN的上升沿，产生脉冲信号S17，并将其输出至第一或门电路18。
第一或门电路18得到第一延迟电路11的第一延迟信号S2与上升沿检测电路17的脉冲信号S17的逻辑和，并将其作为信号S18输入至RS触发器20的设置端S。
第二或门电路19得到第二延迟电路12的第一延迟信号R2与来自外部的复位信号(第二外部信号)RST的逻辑和，并将其作为信号S19输入至RS触发器20的复位端R。
当接收第一或门电路18的输出信号S18时，也就是说在设置端S的第一延迟信号S2或脉冲信号S17,RS触发器20将第一输出信号“out”从低电平切换到高电平，并将其从非反相输出端Q输出，并将第二输出信号“/out”从高电平切换到低电平，并将其从反相输出端/Q输出。
当接收第二或门电路19的输出信号S19时，也就是说在复位端R的第二延迟信号R2或复位信号RST,RS触发器20将第一输出信号“out”从高电平切换到高电平，并将其从非反相输出端Q输出，并将第二输出信号“/out”从低电平切换到高电平，并将其从反相输出端/Q输出。
在具有上述结构的数控振荡电路10中，第一振荡回路由RS触发器20的非反相输出端Q、第一切换检测电路15、第一延迟电路11和第一或门电路18构成，而第二振荡回路由RS触发器20的反相输出端/Q、第二切换检测电路16、第二延迟电路12和第二或门电路19构成。
下面结合附图6A至6H的时间图说明上述电路结构的工作过程。
首先，通过或门电路19向RS触发器20的复位端R输入处于高电平的外部复位信号RST。
因此，RS触发器20被复位，处于低电平的第一输出信号“out”从非反相输出端Q输出，而处于高电平的第二输出信号“/out”从反相输出端/Q输出。
在这种状态下，从外部输入至上升沿检测电路17的允许信号EN从低电平切换到高电平。
在上升沿检测电路17中，检测允许信号EN的上升沿，产生脉冲信号S17。该信号通过或门电路18输入至RS触发器20的设置端S。
因此，RS触发器20切换到设置状态，第一输出信号“out”从低电平切换到高电平，并从非反相输出端Q输出至第一切换检测电路15，第二输出信号“/out”从高电平切换到低电平，并从反相输出端/Q输出至第二切换检测电路16。
这时，由于第一输出信号“out”是从低电平升到高电平的信号，所以在第一切换检测电路15中不产生第一脉冲信号S1。
与此相反，由于第二输出信号“/out”是从高电平降到低电平的信号，所以在第二切换检测电路16中检测到下降沿。因此，产生第二脉冲信号R1，并将其输出至第二延迟电路12。
在第二延迟电路12中，将第二脉冲信号R1延迟由来自第二存储电路14的控制信号S14设定的延迟时间，并将其作为第二延迟信号R2通过或门电路19输入至RS触发器20的复位端R。
因此，RS触发器20切换到复位状态，第一输出信号“out”从高电平切换到低电平，并从非反相输出端Q输出至第一切换检测电路15，第二输出信号“/out”从低电平切换到高电平，并从反相输出端/Q输出至第二切换检测电路16。
这时，由于第一输出信号“out”是从高电平降到低电平的信号，所以在第一切换检测电路15中检测到下降沿。因此，产生第一脉冲信号S1，并将其输出至第一延迟电路11。
与此相反，由于第二输出信号“/out”是从低电平升到高电平的信号，所以在第二切换检测电路16中不产生第二脉冲信号R1。
在第一延迟电路11中，将第一脉冲信号S1延迟由来自第一存储电路13的控制信号S13设定的延迟时间，并将其作为第一延迟信号S2通过或门电路18输入至RS触发器20的设置端S。
因此，RS触发器20切换到设置状态，第一输出信号“out”从低电平切换到高电平，并从非反相输出端Q输出至第一切换检测电路15，第二输出信号“/out”从高电平切换到低电平，并从反相输出端/Q输出至第二切换检测电路16。
这时，由于第一输出信号“out”是从低电平升到高电平的信号，所以在第一切换检测电路15中不产生第一脉冲信号S1。
与此相反，由于第二输出信号“/out”是从高电平降到低电平的信号，所以在第二切换检测电路16中检测到下降沿。因此，产生第二脉冲信号R1，并将其输出至第二延迟电路12。
在第二延迟电路12中，将第二脉冲信号R1延迟由来自第二存储电路14的控制信号S14设定的延迟时间，并将其作为第二延迟信号R2通过或门电路19输入至RS触发器20的复位端R。
因此，RS触发器20切换到复位状态，第一输出信号“out”从高电平切换到低电平，并从非反相输出端Q输出至第一切换检测电路15，第二输出信号“/out”从低电平切换到高电平，并从反相输出端/Q输出至第二切换检测电路16。
上述操作重复进行，因此RS触发器20作为输出信号产生电路产生由第一和第二延迟电路11和12的延迟时间确定周期的时钟信号。
请注意，当RS触发器20的第一输出信号“out”和第二输出信号“/out”变成低电平时，第一和第二存储电路13和14接收外部数据DT，更新数据值，和保持进行更新之前的瞬间的值。当第一输出信号“out”和第二输出信号“/out”变成高电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号S13和S14输出至第一和第二延迟电路11和12。
当第一和第二延迟电路处于稳定状态时，控制信号改变，因此在信号通路中不存在暂时的中断，可以避免由于控制信号的变化而产生的不稳定。
如上所述，根据第一实施例，由于第一延迟电路11将第一切换检测电路15的第一脉冲信号S1延迟由第一存储电路13的控制信号S13设定的延迟时间，并将其作为第一延迟信号S2输出；第二延迟电路12将第二切换检测电路16的第一脉冲信号R1延迟由第二存储电路14的控制信号S14设定的延迟时间，并将其作为第二延迟信号R2输出；当RS触发器20的第一输出信号“out”处于低电平时，第一存储电路13接收外部数据DT，更新数据值，和保持进行更新之前的瞬间的值，以及当第一输出信号“out”变成高电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号S13输出至第一延迟电路11；当RS触发器20的第二输出信号“/out”处于低电平时，第二存储电路14接收外部数据DT，更新数据值，和保持进行更新之前的瞬间的值，以及当第二输出信号“/out”变成高电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号S14输出至第二延迟电路12；当检测到RS触发器20的第一输出信号“out”从高电平切换到低电平的下降沿时，第一切换检测电路15产生第一脉冲信号S1，并将其输出至第一延迟电路11。当检测到RS触发器20的第二输出信号“/out”从高电平切换到低电平的下降沿时，第二切换检测电路16产生第二脉冲信号R1，并将其输出至第二延迟电路12。当接收第一或门电路18的输出信号S18时，也就是说在设置端S的第一延迟信号S2或脉冲信号S17,RS触发器20将第一输出信号“out”从低电平切换到高电平，并将其从非反相输出端Q输出，并将第二输出信号“/out”从高电平切换到低电平，并将其从反相输出端/Q输出。当接收第二或门电路19的输出信号S19时，也就是说在复位端R的第二延迟信号R2或复位信号RST,RS触发器20将第一输出信号“out”从高电平切换到高电平，并将其从非反相输出端Q输出，并将第二输出信号“/out”从低电平切换到高电平，并将其从反相输出端/Q输出。当接收第二延迟信号R2或复位信号RST时，就能得到这样的一种DCO，可以根据数控信号控制其振荡电路的振荡频率，振荡频率范围宽，振荡频率的改变是连续的和平滑的，并且可以避免由于控制信号的变化而产生的不稳定，并具有功耗低的优点。
第二实施例
图7是表示本发明的数控振荡电路的第二实施例的电路图。
在第二实施例的数控振荡电路10a中，由于在许多情况下RS触发器20的设置和复位所需的时间略有不同，所以需要校正这一微小偏差的电路。
具体地说，当主要考虑例如第一输出信号“out”时，由于RS触发器20处于设置状态，然后复位，所以在第一输出信号“out”变成高电平以后，第二输出信号“/out”变成低电平。
因此，高电平的持续时间比低电平的持续时间长。
因此，在图7的例子中，用于校正的延迟单元21插入D1、D2和D3任何一个的位置，以便校正时间，这样高电平的持续时间与低电平的持续时间变得相等。
请注意，如果用于校正的延迟在总体上相等，那么也能在多个位置D1、D2和D3插入延迟单元。
当主要考虑第二输出信号“/out”时，可以采用相反的结构。
根据第二实施例，除了上述第一实施例的效果之外，还具有振荡的精度更高的优点。
第三实施例
图8是表示本发明的数控振荡电路的第三实施例的电路图。
在第三实施例中，具有上述图2至图4所示的采用门电路作为延迟的电路结构，最小的段将不比门的最小延迟更小，因此提供了插入这一段的电路。
具体地说，在检测第一输出信号“out”的下降沿的第一切换检测电路15的输入侧和检测第二输出信号“/out”的下降沿的第二切换检测电路16的输入侧，插入由第一存储电路13a的控制信号S13a和第二存储电路14a的控制信号S14a控制延迟时间的第一和第二预延迟电路22和23。
图9至图12是表示第一和第二预延迟电路22和23结构的例子的电路图。
图9是表示预延迟电路结构的第一例的电路图。
如图9所示，本例的预延迟电路由连接两个反相器之间的包括多个电容的延迟级构成。延迟级的电容由NMOS晶体管构成。
在图9中，INV1和INV2表示反相器，而TNi-1、TNi-2、……、TN2、TN1和TNo表示构成电容的NMOS晶体管。
NMOS晶体管的源极和漏极扩散层共同与缓冲器的输出端相连，衬底接地，栅极与控制信号S13(S14)的位数据Cn-1,Cn-2,……,C2,C1和Co的输入线相连。例如，NMOS晶体管TNn-1的栅极与位数据Cn-1的输入线相连，NMOS晶体管TNo的栅极与位数据Co的输入线相连。
因此，当高电平的信号输入至NMOS晶体管TNi的栅极时，在NMOS晶体管TNi的沟道区和衬底之间形成耗尽层，电容值变大，反之，当低电平的信号输入至NMOS晶体管TNi的栅极时，在NMOS晶体管TNi的沟道区和衬底之间不形成耗尽层，电容值变小。
根据输入位设定构成延迟级电容的NMOS晶体管的规模。例如，晶体管的规模设定得大，从与最低有效位相连的NMOS晶体管TNo到与最高有效位相连的NMOS晶体管TNn-1正比于2的幂。因此，构成电容的电容值正比于2的幂。这就是说，它们被加权。
这样，就能通过使这些加权的延迟级的NMOS晶体管门导通或截止来控制延迟，和插入下一个第一延迟电路(第二延迟电路)。
图10是表示预延迟电路结构的第二例的电路图。
如图10所示，本例的预延迟电路与图9的预延迟电路不同之处在于后级反相器INV2具有滞后特性，以便于进一步插入下一级延迟电路。
图11是表示预延迟电路结构的第三例的电路图。
如图11所示，本例的预延迟电路与图9的预延迟电路不同之处在于用PMOS晶体管TPi-1、TPi-2、……、TP2、TP1和TPo来代替NMOS晶体管作为电容，用缓冲器BUF1和BUF2来代替反相器。
在这种情况下，位数据的反相数据/Ci-1和/Co加到PMOS晶体管TPi-1、TPi-2、……、TP2、TP1和TPo的栅极。
图12是表示预延迟电路结构的第四例的电路图。
如图12所示，本例的预延迟电路与图11的预延迟电路不同之处在于后级反相器INV2具有滞后特性，以便于进一步插入下一级延迟电路。
根据第三实施例，除了上述第一实施例的效果之外，还具有振荡更可靠的优点。
第四实施例
图13是表示本发明的数控振荡电路的第四实施例的电路图。
在第四实施例的数控振荡电路10c中，如第二实施例那样，采用了图7中的校正微小偏差的电路，因为在许多情况下RS触发器20的设置和复位所需的时间略有不同。
具体地说，当主要考虑例如第一输出信号“out”时，由于RS触发器20处于设置状态，然后复位，所以在第一输出信号“out”变成高电平以后，第二输出信号“/out”变成低电平。
因此，高电平的持续时间比低电平的持续时间长。
因此，在图13的例子中，用于校正的延迟单元21插入D1、D2和D3任何一个的位置，以便校正时间，这样高电平的持续时间与低电平的持续时间变得相等。
请注意，如果用于校正的延迟在总体上相等，那么也能在多个位置D1、D2和D3插入延迟单元。
当主要考虑第二输出信号“/out”时，可以采用相反的结构。
根据第四实施例，除了上述第三实施例的效果之外，还具有振荡的精度更高的优点。
不用说，根据这些实施例的DCO可以用于图14所示的PLL电路。
如上所述，根据本发明，能够使电路工作使稳定。通过改变这种状态下的延迟电路的控制信号，可以不必考虑电路切换时的不稳定状态。
结果，就能根据数控信号控制振荡电路的振荡频率，振荡频率范围宽，振荡频率的改变是连续的和平滑的，并且可以避免由于控制信号的变化而产生的不稳定，还能采用结构简单的延迟电路，因此具有功耗低的优点。
以上结合具体的实施例描述了本发明，但是本领域的一般技术人员应理解，在不脱离本发明的基本原理和范围的情况下，可作各种改进。

Claims (12)

1．一种数控振荡电路，其中根据控制信号控制振荡频率，该电路包括：
第一延迟电路，用于将第一信号延迟由控制信号设定的延迟时间，并输出第一延迟信号；
第二延迟电路，用于将第二信号延迟由控制信号设定的延迟时间，并输出第二延迟信号；
输出信号产生电路，该电路当接收第一延迟信号时，将第一输出信号从第一电平切换到第二电平并将其输出，和将第二输出信号从第二电平切换到第一电平并将其输出，而当接收第二延迟信号时，将第一输出信号从第二电平切换到第一电平并将其输出，和将第二输出信号从第一电平切换到第二电平并将其输出；
第一切换检测电路，用于当检测到第一输出信号从第二电平切换到第一电平时，产生第一信号，并将其输出至第一延迟电路；以及
第二切换检测电路，用于当检测到第二输出信号从第二电平切换到第一电平时，产生第二信号，并将其输出至第二延迟电路。
2．根据权利要求1的数控振荡电路，其中：
控制信号是n位(n是正整数)数字信号，以及
第一和第二延迟电路包括多个级联的延迟单元，其个数对应于控制信号的位数，并根据相应的位数据控制延迟时间。
3．根据权利要求1的数控振荡电路，其中输出信号产生电路由RS(复位-设置)触发器构成，在设置端接收作为输入的第一延迟信号，在复位端接收作为输入的第二延迟信号，从非反相输出端输出第一输出信号，从反相输出端输出第二输出信号。
4．根据权利要求3的数控振荡电路，进一步包括：
用于校正RS触发器的设置和复位操作中的偏差时间的校正电路。
5．根据权利要求1的数控振荡电路，进一步包括：
门电路，用于向输出信号产生电路输入第一延迟信号或第一外部信号，以及
所述输出信号产生电路当接收第一延迟信号或第一外部信号时，将第一输出信号从第一电平切换到第二电平并将其输出，和将第二输出信号从第二电平切换到第一电平并将其输出。
6．根据权利要求1的数控振荡电路，进一步包括：
门电路，用于向输出信号产生电路输入第二延迟信号或第二外部信号，以及
所述输出信号产生电路当接收第二延迟信号或第二外部信号时，将第一输出信号从第二电平切换到第一电平并将其输出，和将第二输出信号从第一电平切换到第二电平并将其输出。
7．根据权利要求1的数控振荡电路，进一步包括：
第一门电路，用于向输出信号产生电路输入第一延迟信号或第一外部信号，以及
第二门电路，用于向输出信号产生电路输入第二延迟信号或第二外部信号，
所述输出信号产生电路当接收第一延迟信号或第一外部信号时，将第一输出信号从第一电平切换到第二电平并将其输出，和将第二输出信号从第二电平切换到第一电平并将其输出，以及当接收第二延迟信号或第二外部信号时，将第一输出信号从第二电平切换到第一电平并将其输出，和将第二输出信号从第一电平切换到第二电平并将其输出。
8．根据权利要求1的数控振荡电路，进一步包括：
存储电路，当第一输出信号处于第一电平时，该存储电路接收外部数据，更新数据值，和保持进行更新之前的瞬间的值，以及当第一输出信号变成第二电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号输出至第一延迟电路。
9．根据权利要求1的数控振荡电路，进一步包括：
存储电路，当第二输出信号处于第一电平时，该存储电路接收外部数据，更新数据值，和保持进行更新之前的瞬间的值，以及当第二输出信号变成第二电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号输出至第二延迟电路。
10．根据权利要求1的数控振荡电路，进一步包括：
第一存储电路，当第一输出信号处于第一电平时，该存储电路接收外部数据，更新数据值，和保持进行更新之前的瞬间的值，以及当第一输出信号变成第二电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号输出至第一延迟电路，以及
第二存储电路，当第二输出信号处于第一电平时，该存储电路接收外部数据，更新数据值，和保持进行更新之前的瞬间的值，以及当第二输出信号变成第二电平时，中断对数据值的更新，和将在这之前的瞬间更新的值作为控制信号输出至第二延迟电路。
11．根据权利要求1的数控振荡电路，进一步包括：
预延迟电路，用于在第一延迟电路和第二延迟电路的至少一个输入侧插入延迟电路的延迟段。
12．一种PLL电路，包括：
相位比较器，用于将基准信号和振荡信号的相位进行比较，并根据比较的结果产生上信号或下信号；
数字计数器，用于接收来自相位比较器的上信号或下信号，并根据这些信号的电平产生n位计数数据；以及
数控振荡电路包括第一延迟电路，用于将第一信号延迟由数字计数器的计数数据设定的延迟时间，并输出第一延迟信号；第二延迟电路，用于将第二信号延迟由数字计数器的计数数据设定的延迟时间，并输出第二延迟信号；输出信号产生电路，该电路当接收第一延迟信号时，将第一输出信号从第一电平切换到第二电平并将其输出，和将第二输出信号从第二电平切换到第一电平并将其输出，而当接收第二延迟信号时，将第一输出信号从第二电平切换到第一电平并将其输出，和将第二输出信号从第一电平切换到第二电平并将其输出；第一切换检测电路，用于当检测到第一输出信号从第二电平切换到第一电平时，产生第一信号，并将其输出至第一延迟电路；以及第二切换检测电路，用于当检测到第二输出信号从第二电平切换到第一电平时，产生第二信号，并将其输出至第二延迟电路。
CN98118599A 1997-09-03 1998-09-02 数控振荡电路和锁相环电路 Pending CN1212521A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP238069/97 1997-09-03
JP9238069A JPH1188125A (ja) 1997-09-03 1997-09-03 ディジタル制御発振回路およびｐｌｌ回路

Publications (1)

Publication Number Publication Date
CN1212521A true CN1212521A (zh) 1999-03-31

Family

ID=17024702

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98118599A Pending CN1212521A (zh) 1997-09-03 1998-09-02 数控振荡电路和锁相环电路

Country Status (5)

Country Link
US (1) US6094081A (zh)
EP (1) EP0901226A3 (zh)
JP (1) JPH1188125A (zh)
KR (1) KR19990029434A (zh)
CN (1) CN1212521A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100413196C (zh) * 2005-08-04 2008-08-20 崇贸科技股份有限公司 锁相装置及具锁相装置的切换式控制器
US7859343B2 (en) 2006-11-13 2010-12-28 Industrial Technology Research Institute High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same
CN101635570B (zh) * 2009-08-14 2011-10-05 东南大学 一种可关闭的数控振荡器
CN107546725A (zh) * 2017-08-11 2018-01-05 上海空间电源研究所 一种航天器用放电电路过压保护系统
CN110073176A (zh) * 2019-03-15 2019-07-30 深圳市汇顶科技股份有限公司 校正电路以及相关信号处理电路及芯片
CN110226133A (zh) * 2016-12-22 2019-09-10 ams有限公司 时间数字转换器和转换方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137317A (en) * 1998-07-01 2000-10-24 Intel Corporation CMOS driver
US6359519B1 (en) * 2000-02-11 2002-03-19 Agere Systems Guardian Corp. Self-timed numerically controlled ring oscillator
US6675306B1 (en) * 2000-03-10 2004-01-06 Ricoh Company Ltd. Method and apparatus for phase-lock in a field programmable gate array (FPGA)
US6362694B1 (en) * 2000-03-31 2002-03-26 Intel Corporation Method and apparatus for providing a ring oscillator
US6710637B1 (en) * 2002-04-29 2004-03-23 National Semiconductor Corporation Non-overlap clock circuit
US7425857B2 (en) 2004-02-10 2008-09-16 Stmicroelectronics S.R.L. Time-delay circuit
DE602004006597D1 (de) * 2004-02-18 2007-07-05 St Microelectronics Srl Taktimpulsgenerator
ITMI20040918A1 (it) * 2004-05-06 2004-08-06 St Microelectronics Srl Circuito oscillatore ad anello
JP4685602B2 (ja) * 2005-11-16 2011-05-18 ローム株式会社 三角波発生回路、それを用いたインバータ、発光装置、液晶テレビ
US7656240B2 (en) * 2007-10-09 2010-02-02 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Low voltage synchronous oscillator for DC-DC converter
US7733149B2 (en) * 2008-06-11 2010-06-08 Pmc-Sierra, Inc. Variable-length digitally-controlled delay chain with interpolation-based tuning
US8102195B2 (en) * 2009-05-13 2012-01-24 Mediatek Inc. Digital phase-locked loop circuit including a phase delay quantizer and method of use
JP5267392B2 (ja) * 2009-09-09 2013-08-21 富士電機株式会社 パルス生成回路及びレベルシフト回路
CN108318809B (zh) * 2017-01-16 2020-09-01 奇景光电股份有限公司 频率抖动的内建自我测试电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2570471B2 (ja) * 1990-06-25 1997-01-08 日本電気株式会社 クロックドライバー回路
US5357204A (en) * 1993-09-01 1994-10-18 Intel Corporation One-shot clock generator circuit
US5920216A (en) * 1997-04-03 1999-07-06 Advanced Micro Devices, Inc. Method and system for generating digital clock signals of programmable frequency employing programmable delay lines

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100413196C (zh) * 2005-08-04 2008-08-20 崇贸科技股份有限公司 锁相装置及具锁相装置的切换式控制器
US7859343B2 (en) 2006-11-13 2010-12-28 Industrial Technology Research Institute High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same
CN101183852B (zh) * 2006-11-13 2011-05-18 财团法人工业技术研究院 数字控制振荡器和全数字锁相环
US8125286B2 (en) 2006-11-13 2012-02-28 Industrial Technology Research Institute High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same
CN101635570B (zh) * 2009-08-14 2011-10-05 东南大学 一种可关闭的数控振荡器
CN110226133A (zh) * 2016-12-22 2019-09-10 ams有限公司 时间数字转换器和转换方法
CN110226133B (zh) * 2016-12-22 2020-10-30 ams有限公司 时间数字转换器和转换方法
CN107546725A (zh) * 2017-08-11 2018-01-05 上海空间电源研究所 一种航天器用放电电路过压保护系统
CN107546725B (zh) * 2017-08-11 2019-04-12 上海空间电源研究所 一种航天器用放电电路过压保护系统
CN110073176A (zh) * 2019-03-15 2019-07-30 深圳市汇顶科技股份有限公司 校正电路以及相关信号处理电路及芯片
CN110073176B (zh) * 2019-03-15 2020-11-27 深圳市汇顶科技股份有限公司 校正电路以及相关信号处理电路及芯片

Also Published As

Publication number Publication date
US6094081A (en) 2000-07-25
JPH1188125A (ja) 1999-03-30
EP0901226A2 (en) 1999-03-10
KR19990029434A (ko) 1999-04-26
EP0901226A3 (en) 2003-08-27

Similar Documents

Publication Publication Date Title
CN1212521A (zh) 数控振荡电路和锁相环电路
CN1297069C (zh) 可设定或控制时钟信号的占空比的时钟生成电路及其系统
CN100336304C (zh) 时钟控制方法及其控制电路
CN1228916C (zh) 振荡器及使用该振荡器的电子仪器
CN1203613C (zh) 定时差分割电路、时钟控制电路和信号控制方法
CN101043214A (zh) 延迟电路和延迟同步回路装置
CN1165850C (zh) 采样时钟生成电路、数据传送控制装置和电子设备
CN1216324C (zh) 多相时钟发生电路
CN1269041C (zh) 半导体集成电路和存储器测试方法
CN1166177C (zh) 电视电影视频信号检测装置
CN1268060C (zh) 时钟同步装置
CN1248823A (zh) 锁相环电路及其控制方法
CN1089504C (zh) 时钟恢复电路
CN1716782A (zh) 能够校正工作周期的数字延迟锁定回路及其方法
CN1319788A (zh) 时钟控制电路和时钟控制方法
CN1956329A (zh) 产生时钟信号的时钟产生电路和方法
CN1826691A (zh) 多电源电压半导体器件
CN1885714A (zh) 调谐电路
CN1751440A (zh) 数字pll电路
CN1883153A (zh) 时钟恢复电路以及通讯装置
CN1503452A (zh) 半导体装置及其驱动方法
CN1310426C (zh) 半导体电路
CN1237718C (zh) 振荡器电路及其控制方法和配备有该电路的器件和存储器件
CN1421993A (zh) 时钟产生电路和时钟产生方法
CN1326267A (zh) 时钟控制电路和方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication