CN110226133B - 时间数字转换器和转换方法 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 title claims description 32
- 238000003860 storage Methods 0.000 claims abstract description 74
- 230000007704 transition Effects 0.000 claims abstract description 21
- 230000001960 triggered effect Effects 0.000 claims description 18
- 101100366935 Caenorhabditis elegans sto-2 gene Proteins 0.000 claims description 7
- 238000011156 evaluation Methods 0.000 claims description 4
- 101100096979 Caenorhabditis elegans sto-1 gene Proteins 0.000 claims 4
- 238000005259 measurement Methods 0.000 description 19
- 230000008569 process Effects 0.000 description 14
- 101000970561 Homo sapiens Myc box-dependent-interacting protein 1 Proteins 0.000 description 6
- 102100021970 Myc box-dependent-interacting protein 1 Human genes 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 102100026191 Class E basic helix-loop-helix protein 40 Human genes 0.000 description 5
- 101710130550 Class E basic helix-loop-helix protein 40 Proteins 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 101000981375 Homo sapiens Nuclear cap-binding protein subunit 1 Proteins 0.000 description 4
- 102100024372 Nuclear cap-binding protein subunit 1 Human genes 0.000 description 4
- 101100316752 Arabidopsis thaliana VAL1 gene Proteins 0.000 description 3
- 101100316753 Arabidopsis thaliana VAL2 gene Proteins 0.000 description 3
- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 3
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000977 initiatory effect Effects 0.000 description 3
- 238000009738 saturating Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101100005916 Arabidopsis thaliana CER3 gene Proteins 0.000 description 1
- 101100390958 Arabidopsis thaliana FLP2 gene Proteins 0.000 description 1
- 101150088221 FLP1 gene Proteins 0.000 description 1
- 101100299619 Mus musculus Ptpn18 gene Proteins 0.000 description 1
- 101100220842 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clp1 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/005—Time-to-digital converters [TDC]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
- H03K23/005—Counters counting in a non-natural counting order, e.g. random counters using minimum change code, e.g. Gray Code
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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Abstract
一种时间数字转换装置具有带有多个反向元件(I)的环形振荡器(RO)以及耦合至所述环形振荡器的第一和第二计数器(CT0,CT1)。所述第一计数器被配置为在反向元件之一处出现正向边沿变换的情况下递增第一计数器数值(C0)。所述第二计数器被配置为在该反向元件之一处出现负向边沿变换的情况下递增第二计数器数值(C1)。存储元件(STO0)存储所述第一和第二计数器数值以及所述多个反向元件的逻辑状态。耦合至所述存储元件(STO0)的解码器(DEC0)基于所存储逻辑状态的估计而选择所述第一和第二计数器数值之一作为有效值，并且基于所述有效值和所存储逻辑状态输出总计数器数值。
Description
技术领域
本公开内容涉及时间数字转换器以及时间数字转换方法。
背景技术
时间数字转换器(TDC)是用于测量时间间隔并且将其转换为数字输出的设备。其允许以高分辨率对非常短的时间进行测量。时间数字转换器所存在的问题在于所测量的物理效果的异步属性。必须收集每个测量值以进行进一步处理。
例如，在飞行时间相机中使用时间数字转换器来测量发射的光信号(如激光脉冲)传播到反射物体并返回到相机所需的时间。主要缺点是到场景中的所有物体的平均距离仅被检测为单个数字。
实现TDC的众所周知的技术使用环形振荡器和通过该环形振荡器驱动的计数器，特别地，该计数器被通过该环形振荡器的时钟边沿驱动。这种设计的缺陷在于，等到该计数器在输出上被更新的时候，所述边沿已经过去，从而对于该计数器的计数器数值而言存在固有的不确定性。
发明内容
本公开内容为时间数字转换提供一种改进的时序概念，其提供更高的准确性。
改进的时序概念所基于的思想在于，使用具有多个反相元件的环形振荡器作为精测计数器，并且由反相元件之一所触发的两个计数器则被用作粗测计数器。特别地，这两个粗测计数器利用反相元件的不同时钟边沿来触发，使得一个计数器对正向边沿进行计数而另一个计数器则对负向边沿计数。为了确定对应事件的总计数器数值，在事件发生时，基于对该环形振荡器的反相元件处的逻辑状态的估计来选择两个粗测计数器中的一个。通过解码器进行选择，该解码器可以例如通过状态和/或值的中间存储来访问反相元件的状态和两个粗测计数器的计数器值。因此，能够使用具有正确且稳定的计数器数值的计数器来确定总计数器数值，而没有任何不确定性。因此，所选择的计数器值独立于计数器输入处的边缘的出现和相关计数器值的实际更新之间的任何时间。
根据该改进的时序概念的时间数字转换器装置的一个实施例包括环形振荡器、第一计数器和第二计数器、存储元件和解码器。该环形振荡器配备有多个反相元件，其中每个反相元件提供一个逻辑状态。第一计数器和第二计数器耦合至环形振荡器。该第一计数器被配置为如果在反相元件中的一个反相元件处存在正边沿转变，则递增第一计数器值。类似地，该第二计数器被配置为如果在反转元件中的所述一个反相元件处存在负边沿转变，则递增第二计数器值。该存储元件被配置为存储该第一计数器数值、第二计数器数值以及该多个反相元件的逻辑状态。例如，该存储元件内的存储过程由相应的触发信号所触发。
解码器耦合至存储元件，并且被配置为基于所存储逻辑状态的估计来选择该第一和第二计数器数值之一作为有效值。此外，解码器被配置为基于该有效值和所存储的逻辑状态来输出总计数器数值。例如，可以从表示粗测计数器的有效值以及逻辑状态的数字表示来计算总计数器数值。
例如，解码器基于对所存储逻辑状态的组合的估计来选择有效值。为此，例如对于反相元件的逻辑状态的每种可能组合，作出对第一和第二计数器数值之一的具体选择。这种决策可以用组合逻辑和/或查询表来实现，该组合逻辑和/或查询表存储了每个可能组合的决策。
除此之外或作为替换，解码器可以基于对所存储的逻辑状态的组合内传播边沿的位置的确定来选择有效值。因此，根据所确定的传播边沿的位置，能够决定哪个计数器数值已经安全地采用其数值。
在一些实施方式中，解码器被配置为基于所存储的逻辑状态的数字表示以及有效值或者根据所存储逻辑状态的组合而被减1或加1的有效值的倍数来计算总计数器数值。例如，解码器可以使用以下知识：对于给定组合，被选择作为有效值的计数器数值可能在环形振荡器的完整周期尚未完成的情况下就已经被递增。由于增量依赖于不同时钟边沿，即正边沿过渡和负边沿过渡，这种情况可能经常发生。
在一些实施方式中，该时间数字转换器装置还包括耦合在存储元件和解码器之间的稳态元件。例如，该稳态元件配置为清除所存储的数值和状态的亚稳态条件。这样的亚稳态条件可能由于时序条件而出现，例如由于处理、电压和温度、PVT、变化，其对于不同的反相元件可能有所不同。该稳定元件可以用一组触发器，即每个逻辑状态的一个触发器，分别通过存储元件的第一和第二计数器的位线来实现。在一些实施方式中，也可以将两组触发器进行串连。此外，稳态元件可以被配置为指示所存储逻辑状态是否没有任何亚稳态条件。
在仅具有一个存储元件和一个解码器的实施方式中，解码器所输出的总计数器数值表示来自环形振荡器和两个计数器的初始化的时间帧。例如，这样的初始化可以是起始事件，并且触发逻辑状态和计数器数值的存储的事件表示停止事件。
在其它实施方式中，可能想要在环形振荡器和两个运行计数器运行的情况下记录起始时间和停止事件。为此，在一些实施方式中，该时间数字转换器装置还包括另外的存储元件和另外的解码器，所述另外的存储元件被配置为存储第一计数器数值、第二计数器数值以及多个反相元件的逻辑状态。另外的解码器耦合至另外的存储元件，并且被配置为基于对存储在另外的存储元件中的逻辑状态的估计来选择该第一和第二计数器数值之一作为第二有效值。另外的解码器还被配置为基于该第二有效值以及存储在另外的存储元件中的逻辑状态而输出另外的总计数器数值。这样的时间数字转换器装置还包括第一差分元件。
在这样的配置中，该存储元件是起始存储元件，其中，存储由起始信号所触发。因此，另外的存储元件是第一停止存储元件，其中，存储由第一停止信号所触发。解码器是输出总计数器数值作为起始数值的起始解码器，并且另外的解码器是输出另外的总计数器数值作为第一停止数值的第一停止解码器。第一差分元件被配置为确定第一停止数值和起始数值之间的第一差值。起始解码器可以是起始时间戳解码器，即用于起始时间戳的解码器。类似地，停止解码器可以是停止时间戳解码器，即用于停止时间戳的解码器。
因此，在这样的实施方式中，两个或多或少相同组的相应存储元件和相应解码器共享共用的环形振荡器，并且还共享第一和第二计数器。因此，上文所描述的解码器的所有实施方式也可以被用于另外的解码器。此外，对于每个存储元件和相关联的解码器，其可以包括如上文所描述的相应稳态元件。
在各种实施方式中，能够利用时间数字转换器装置以迭代方式执行测量。特别地，能够执行起始和停止信号的相应配对的迭代时间测量。为此，时间数字转换器装置还可以包括具有多个直方图区间(bin)的直方图块。该直方图块被配置为递增根据第一差值所选择的直方图区间之一的数值。优选地，直方图区间的数量或多或少地对应于差分元件所提供的差值的可能范围。这样的直方图块允许在更多次测量中估计测量结果的分布。例如，这能够被用来找出一个或更多个最可能的整体测量结果。
在一些实施方式中，可以在时间数字转换器装置中实现第三组存储元件和解码器以及另外的差分元件。例如，该装置还包括用于存储第一和第二计数器数值以及多个反相元件的逻辑状态的第二停止存储元件，其中，该存储由第二停止信号所触发。类似于上文所描述的解码器，耦合至第二停止存储元件的第二停止解码器被配置为基于对第二停止存储元件中所存储逻辑状态的估计而选择第一和第二计数器数值之一作为第三有效值。基于该第三有效值和第二停止存储元件中存储的逻辑状态输出第二停止数值。第二差分元件确定第二停止数值和起始数值之间的第二差值。
例如，在这样的配置中，直方图块被配置为递增根据该第二差值所选择的直方图区间之一的数值。特别地，在同一直方图块内处理第一和第二差值，使得利用用于起始事件的一个计数器以及用于停止事件的两个单独计数器，能够在对应于起始事件的一个测量周期内记录两个事件。
该方法能够被扩展至另外的停止解码器，例如用于解码四个单独停止时间戳的四个停止解码器，然而，其仍然并不局限于这样的数量。对于本领域技术人员而言，关于直方图块中的估计和存储的相应修改由于上文的描述而变得清楚明白。
根据改进的时序概念的时间数字转换器的各个实施例例如可以用于飞行时间(TOF)装置。例如，这样的TOF装置可以例如使用激光二极管或VCSEL发射电磁脉冲，特别是光脉冲。脉冲的发射可以利用例如单光子雪崩二极管(SPAD)的光电二极管来检测。反射脉冲可以类似地利用这样的光电二极管或SPAD来检测以生成停止信号。
依据改进的时序概念，还公开了一种时间数字转换方法，该方法将与具有多个反相元件的环形振荡器一起使用，其中，每个反相元件提供一个逻辑状态。
在一个实施例中，该方法包括如果在所述反相元件中的一个反相元件处存在正边沿转变，则递增第一计数器值，并且如果在所述反相元件中的所述一个反相元件处存在负边沿转变，则递增第二计数器值。例如响应于触发信号，存储第一计数器值，第二计数器值和多个反相元件的逻辑状态。基于对所存储逻辑状态的估计，选择该第一和第二计数器数值之一作为有效值。基于该有效值和所存储逻辑状态确定总计数器数值。
例如，如之前针对时间数字转换器装置所描述的，可以基于对所存储的逻辑状态的组合的估计选择有效值。除此之外或者作为替代，可以基于对所存储的逻辑状态的组合内的传播边沿的位置的确定选择有效值。
对于本领域技术人员而言，时间数字转换方法的另外的实施方式由于以上对时间数字转换器装置的描述而变得清楚明白。它尤其涉及到总计数器数值的计算，用于确定起始数值以及一个或两个停止数值的粗测计数器数值和两组或更多组逻辑状态存储，以及所产生的差值在直方图中的存储。
附图说明
将在下文借助于附图更详细地解释改进的时序概念。在整个附图中，具有相同或相似功能的元件具有相同的附图标记。因此，在以下附图中并不一定重复对它们的描述。
在附图中：
图1示出了根据改进的时序概念的时间数字转换器装置的示例实施例；
图2示出了与对所存储的逻辑状态和计数器数值的估计相关的示例数值表格；
图3示出了根据改进的时序概念的时间数字转换器装置的另外的示例实施例；
图4示出了根据改进的时序概念的时间数字转换的示例时序图；
图5示出了时间数字转换器装置的实施例的示例细节；
图6A和图6B示出了与直方图块相关的示例时序图；和
图7示出了时间数字转换器装置的示例实施方式。
具体实施方式
图1示出了根据改进的时序概念的时间数字转换器装置的示例实施例。该装置包括环形振荡器RO、第一计数器CT0、第二计数器CT1、存储元件STO0、可选的稳态元件FLP0和解码器DEC0。
在该示例实施例中，环形振荡器形成为用作精测计数器的15级环形振荡器，并且包括双输入NAND门和接在其后的十四个反相器I，反相器I可以实现为CMOS反相器。根据环形振荡器的一般原则，最后的反相器的输出连接至输入NAND门的输入之一。所述NAND门的第二输入提供有使能信号EN，该使能信号EN用于开启以分别停止环形振荡器RO内的振荡过程。环形振荡器RO内的十五个元件的数量是针对该示例任意选择的，并且可以根据所期望的应用轻易改变。例如，反相器的切换时间以及反相器链的长度决定了环形振荡器RO振荡频率。
在图1的环形振荡器RO的表示中，最后的反相元件形成环形振荡器RO的输出。然而，其它的反相器I之一也可以被选择作为环形振荡器RO的输出。第一计数器CT0直接耦合至环形振荡器的输出，使得其分别对在环形振荡器输出处的边沿变换的正向信号边沿进行计数。类似地，第二计数器CT1连接至环形振荡器的输出，但是在其输入具有附加的逻辑反相，使得第二计数器CT1对负向边沿变换进行计数。
通过环形振荡器RO的每个元件与存储元件STO0的相应连接，在反相器输出处出现的每个逻辑状态能够被存储在存储元件STO0中。这样的存储可以由触发信号TG所触发。此外，第一和第二计数器CT0、CT1的实际计数器数值例如以二进制表示被提供至存储元件STO0。例如，这取决于计数器CT0、CT1内的计数器数值的内部比特长度，其在该示例中被选择为6个比特。优选地，计数器数值的存储由相同的触发信号TG所触发。存储元件STO0可以利用一组锁存器来实施。
所存储的逻辑状态和计数器数值可以直接或经由稳态元件FLP0被提供至解码器DEC0。稳态元件FLP0可以被配置为清除任何的亚稳态条件，这例如能够通过使用触发器级来实现。用于实现稳态的那些触发器级或其它元件可以以外部时钟信号CK作为时钟。
所存储的逻辑状态和计数器数值用作以非模糊方式定义时间点的时间戳。因此，解码器DEC0被配置为基于在其输入提供的逻辑状态和计数器数值来确定或计算总计数器数值COUT。为此，必须选择计数器数值中的一个值作为有效粗测计数器数值，而忽略其它的计数器数值。该选择概念在下文进行解释。
在传统的时间数字转换器中，仅有单个计数器连接至环形振荡器的输出。然而，在计数器的输入出现边缘到计数器值实际上已增加的时刻的时间大于一个反相元件的切换时间(相应的延迟)。例如，这样的时间可能在4到10个反相器延迟的量级。因此，对于传统的时间数字转换器，特别是仅具有一个计数器的时间数字转换器，常常计数器没有采用其正确的值。因此，如果触发事件落在该时间帧之内，则可能使用错误的计数器数值。此外，该时间帧可能并不恒定，而是取决于温度或其它过程变化。
为此，根据改进的时序概念，时间数字转换器装置具有两个计数器，其中至少一个计数器具有由于对不同的边沿变换进行计数而假定的正确数值。解码器DEC0因此必须选择哪一个计数器具有有效值。根据改进的时序概念，该选择是基于对存储元件STO0中存储的逻辑状态的估计而作出的。例如，对所存储逻辑状态的组合进行估计以作出该选择。除此之外或作为替换，传播边沿在所存储逻辑状态的组合内的位置可以被确定为该选择的基础。
图2示出了示例的表格，其具有与环形振荡器RO和计数器CT0、CT1相关的概况和逻辑状态，特别是在完整计数过程期间选出的若干连续组合。该表格表示用于有效值的选择过程之后的至少一部分逻辑。
第一列表示计数器元组的逻辑状态，其中，圆点之前的数字是逻辑粗测计数器，并且圆点之后的数字从0至29，表示15元件的环形振荡器RO的完整周期。命名为LV的第二列表示该环形振荡器的逻辑状态的逻辑数值，其中，为了便于表示，每隔一个逻辑状态被取反示出。命名为PV的下一列以其相反的物理表示示出了环形振荡器的逻辑状态。命名为C0的列表示第一计数器CT0的计数器数值，而命名为C1的相邻列则表示第二计数器CT1的计数器数值。命名为COUT的列表示解码器CED0所输出的总计数器数值，其基于其左侧的列的元组表示。命名为CC的列表示选择作为有效值的计数器数值，其中，C0表示第一计数器数值被使用，C1表示第二计数器数值被使用，并且C1-1表示第二计数器数值递减1被用作有效值。在其它实施方式中，在适当情况下也可以使用递增1的计数器数值C0、C1中的一个。
最右侧的四列示出了由组合逻辑从环形振荡器样本(即，逻辑状态)所推导出的信息。特别地，列A0表示在此处逻辑状态的逻辑表示仅包括0，其中命名为A1的列指示逻辑状态的逻辑表示是否仅包括1。在图2的示例表格中，行1.00全部为0，其中行1.15全部为1。这利用列A0中的0＝1和列A1中的1＝1来表达。在相应的后续行中，在列PV之后，负向边沿变换和正向边沿变换的存在分别由N和P表示。在列PV中的物理表示的第一比特处检测边沿变换。在该示例中，边沿变换到相应计数器实际递增的时间等于四个反相器延迟。这在其它实施方式中可以有所不同。
应当注意的是，列CC中的示例选择仅是若干种可能性之一。一个主要的限制在于，在边沿变换之后的时间，可以说相应计数器数值对于采样而言是不安全的，使得总计数器数值应当基于具有半周期相移的其它计数器数值。
对反相器的逻辑状态的组合的估计不仅允许确定是否针对给定组合发生了边沿变换，而且还给出了环形振荡器内的相位情形的更详细的观察，即边沿变换何时发生或者何时已经发生。
逻辑状态的组合与有效值选择之间的关联可以基于组合逻辑，即，如最右侧的四列中的信息。例如，最右侧的两列分别表示已经在环形振荡器中发现正向和负向边沿的位置的指标。该指标的负值对应于该边沿变换的后半个周期。因此，基于该指标信息，可以作出对计数器数值C0、C1中的哪一个进行采样是安全的选择。
在其它实施方式中，针对逻辑状态的每种组合，可以例如在查找表中事先存储所要选择的计数器数值。
基于图1的实施例，图3示出了根据改进的时序概念的时间数字转换器装置的另外的示例实施例。所给出的主要区别在与，不同于一个存储元件、一个稳态元件和一个解码器，图3的实施例还包括另外两组这些元件。
特别地，图3的时间数字转换器装置包括作为起始存储元件的第一存储元件ST0，以及作为第一停止存储元件STO1和第二停止存储元件STO2的两个另外的存储元件。类似地，该装置包括作为起始解码器的解码器DEC0，以及作为第一停止解码器DEC1和第二停止解码器DEC2的两个另外的解码器DEC1、DEC2。解码器DEC0、DEC1、DEC2在随后将更详细地解释的估计模块EVAL中被示出。
在存储元件STO0、STO1、STO2和解码器DEC0、DEC1、DEC2之间提供了相应的稳定元件，例如，均以时钟信号CK作为时钟的第一触发器级FLP0、FLP1、FLP2和第二触发器级FLP0A、FLP1A、FLP2A。
每个存储元件和解码器具有与结合图1所描述的功能相同的功能，包括任何可能和/或可选的实施方式。对于稳态元件同样如此。因此，这三组元件允许确定三个独立的计数器数值。然而，它们共享共用的环形振荡器RO以及两个计数器CT0、CT1。
在该实施例中，计数器CT0具有附加的计数器数值输入，用于接收计数器CT1的输出，但是仍然以环形振荡器处的正向时钟边沿来触发。该连接实现了计数器CT1、CT0在锁定步骤中运行。因此，能够避免两个计数器并未以相同数值启动。
存储元件STO0、STO1、STO2中的每一个被单独的、独立的触发信号所触发。例如，存储元件STO0由起始信号所触发，而存储元件STO1、STO2则由相应的第一和第二停止信号所触发。例如，如果时间数字转换器装置在飞行时间应用中被使用，则该起始信号可以与发出脉冲(特别是光脉冲)的时刻相关联，而这两个停止信号则可以与反射信号的各自接收相关联。例如，可以利用一个或更多个SPAD来生成停止信号。
在估计模块EVAL中，在解码器DEC1所提供的第一停止数值和解码器DEC0所提供的起始数值之间确定第一差值。类似地，第二差值被确定为解码器DEC2所提供的第二停止数值和该起始数值之间的差。差值由相应的差分元件Δ所确定。因此，该装置能够响应于单个起始事件来检测并测量两个事件的时间。这两个差值表示反相器延迟的数量乘以实际反相器延迟时间所给出的时间。
出于估计的目的，该差值能够被保存在直方图块HIST中，其中实际差值确定了直方图中由数值BIN1、BIN2所表示的区间，其应当有所增加。分别为时差的区间定义了所测量的距离。在飞行时间TOF应用中，这样的测量被连续多次执行，直至直方图拥有了足够的命中数量使得目标能够被检测并且与噪声加以区分。
作为直方图的区间数量的直方图大小可以利用反相器延迟的标称持续时间来定义。如果这样的持续时间由于不同的处理参数或不同操作频率的应用而发生变化，则可能无法实现高的区间数量，使得至少一部分直方图区间尚未得到使用。因此，为了对更大部分的直方图区间加以利用，如差分元件Δ所输出的差值可以被二进制移位以扩展区间范围。这与可选的块移位一起示出。
在一些应用中可能存在已知的偏移数值，其例如使得结果出现恶化。因此，可以在可选的偏移模块中从差值中减去这样的已知偏移，产生数值BIN1、BIN2。
稳态元件可以包括检测机制，所存储的逻辑状态是否在没有任何亚稳态效应的情况下被传送。由有效信号VAL1、VAL2所表示的信息可以被用来决定分别为区间数量BIN1、BIN2的数值是否能够被有效地写入直方图。特别地，有效信号VAL1、VAL2可以指示究竟是否已经检测到停止事件，和/或区间数量是否应当被写入到直方图存储器。这可以与用于检测计数器数值或得到的差中的潜在溢出的可选溢出检测相结合。这例如确保了过高的数值并不例如通过封包(wrapping)而被写入到错误区间，例如，在具有256个区间的存储器中，区间数值257必须不能被写入到区间编号1。
图4示出了根据改进的时序概念的时间数字转换器装置中的信号处理的示例时间流程。在该图中，信号clk320表示系统时钟，例如用于操作触发器等的时钟。第二时钟信号clk80是细分时钟信号，其在该示例中具有信号clk320的四分之一频率。该时钟信号clk80被用作触发输出脉冲VCSEL的基础。下方的信号，也就是TDC、P1、P2、PhDecode和MEM表示对应于该装置内的信号流的带编号的处理帧。例如，信号TDC对应于逻辑状态在存储元件内的存储。信号P1、P2对应于稳态元件处理。信号Ph解码对应于解码器中的操作，而信号MEM则对应于将结果存储在直方图中的过程。
在图4的示例图中，第二时间帧的时间流程利用相应的圆圈和箭头进行标记。最后的信号TDCRAM表示直方图块内的示例RAM访问方案，其中R代表读过程而W代表写过程。这将在下文结合图6A和图6B更详细地解释。
根据图4的时间流程，TDC测量结果被存储在直方图存储器中，因此每个可能距离的一个RAM地址包含本次已经确切检测到的事件次数。当前实施方式使用同步管道方法。这避免了针对相同区间检测到多个事件时的拥塞以及如何对存储器进行异步写入。现在参考图5，实施直方图写入机制的逻辑块触发两个元组BIN1、VAL1与BIN2、VAL2，并且在证明有效性的情况下，增加在直方图RAM的区间地址处存储的数值。在该示例中，该RAM具有265个16比特的区间。递增通过饱和元件以饱和方式实现，使得值永远不会回零。
图6A和图6B示出了读改写机制的两种变化形式。在图6A所示的第一变化形式中，每个读过程R1、R2后紧跟有相对应的写过程W1、W2。因此，首先递增由值BIN1定义的地址，然后寻址由值BIN2定义的地址。
在对应于图6B的第二变化形式中，一个紧接一个地执行两个读过程R1、R2，并且在那之后才会执行两个写过程W1、W2。在该实施方式中，如果BIN1和BIN2指向相同地址，则该访问被组合为单次加2。此外，图6B的第二变化形式的时序要求有所放松。
图7示出了例如在半导体芯片上实施的时间数字转换器装置的示例实施方式。例如，环形振荡器RO位于限定区域中，其中单个反相器的逻辑状态被提供至与计数器CT0、CT1、存储元件、解码器等在一起的估计模块，直方图块可以被部署在集成电路的另一个区域中。在该示例实施方式中，停止信号可以从SPAD阵列提供，而起始信号则可以从VCSEL时钟或者起始脉冲检测器等提供。因此，该实施方式可以与TOF应用一起使用。
在测量期间，控制该测量过程的CPU可以休眠。通常，CPU定义了所要采取的测量的数量，每个测量具有所定义的标称长度。在下文中，提供了实施某种自动增益或自动曝光控制的两种机制，使得测量在直方图被填充至某个水平之前保持运行。根据第一机制，自动曝光由最大区间高度所定义。例如，能够定义最大直方图内容数值，并且只要在至少一个直方图区间中达到该最大值，测量就停止。这有助于防止测量的不准确性使得区间饱和，并且还有助于节能。例如，如果有足够多的信号，则发出更多的光脉冲是无用的。最大值可以由要在直方图存储器中实现的一个或更多个比特所定义，使得最大值可以在2的幂中进行选择。
根据第二机制，自动曝光由总体命中的数量所定义。在测量期间，所测量命中的数量被累加并且被送至大型计数器。将此用作停止测量的条件有助于检测及早检测到高的环境光照情形。
应当注意的是，改进的时序概念还可以仅利用两组存储元件、解码器等来实施，从而仅形成一个差值。
然而，通过结合图1对图3的描述，这样的实施方式对于本领域技术人员而言变得清楚明白。
Claims (15)
1.一种时间数字转换器装置，包括：
环形振荡器(RO)，其具有多个反相元件(I)，每个反相元件(I)提供一个逻辑状态；
第一计数器(CT0)，其耦合至所述环形振荡器(RO)，并且被配置为如果在反相元件(I)中的一个反相元件(I)处存在正边沿转变则递增第一计数器值(C0)；
第二计数器(CT1)，其耦合至所述环形振荡器(RO)，并且被配置为如果在反相元件(I)中的所述一个反相元件(I)处存在负边沿转变则递增第二计数器值(C1)；
存储元件(STO0)，其被配置为存储所述第一计数器数值(C0)、所述第二计数器数值(C1)以及所述多个反相元件(I)的逻辑状态；以及
解码器(DEC0)，其耦合至所述存储元件(STO0)，并且被配置为基于对所存储逻辑状态的估计来选择所述第一计数器数值和第二计数器数值(C0,C1)之一作为有效值，并且基于所述有效值和所存储的逻辑状态输出总计数器数值(COUT)。
2.根据权利要求1所述的时间数字转换器装置，其中，所述解码器(DEC0)被配置为基于对所存储的逻辑状态的组合的估计来选择所述有效值。
3.根据权利要求1所述的时间数字转换器装置，其中，所述解码器(DEC0)被配置为基于对所存储的逻辑状态的组合内的传播边沿的位置的确定来选择有效值。
4.根据权利要求2或3所述的时间数字转换器装置，其中，所述解码器(DEC0)被配置为基于所存储的逻辑状态的数字表示以及所述有效值或者根据所存储的逻辑状态的组合而被减1或加1的有效值的倍数来计算所述总计数器数值(COUT)。
5.根据权利要求1至3之一所述的时间数字转换器装置，还包括耦合在所述存储元件(STO0)和所述解码器(DEC0)之间的稳态元件，所述稳态元件配置为清除所存储的数值和状态的亚稳态条件。
6.根据权利要求1至3之一所述的时间数字转换器装置，还包括：
另外的存储元件(STO1)，其配置为存储所述第一计数器数值(C0)、第二计数器数值(C1)以及所述多个反相元件(I)的逻辑状态；和
另外的解码器(DEC1)，其耦合至所述另外的存储元件(STO1)，并且被配置为基于对存储在所述另外的存储元件(STO1)中的逻辑状态的估计来选择所述第一计数器数值和第二计数器数值(C0,C1)之一作为第二有效值，并且基于所述第二有效值以及存储在所述另外的存储元件(STO1)中的逻辑状态来输出另外的总计数器数值；以及
第一差分元件；其中
所述存储元件是起始存储元件(STO0)，其中，存储由起始信号所触发；
所述另外的存储元件(STO1)是第一停止存储元件(STO1)，其中，存储由第一停止信号所触发；
所述解码器是输出所述总计数器数值作为起始数值的起始解码器(DEC0)；
所述另外的解码器是输出所述另外的总计数器数值作为第一停止数值的第一停止解码器(DEC1)；并且
所述第一差分元件被配置为确定所述第一停止数值和所述起始数值之间的第一差值。
7.根据权利要求6所述的时间数字转换器装置，还包括具有多个直方图区间的直方图块(HIST)，所述直方图块(HIST)被配置为递增根据所述第一差值所选择的直方图区间之一的数值。
8.根据权利要求7所述的时间数字转换器装置，还包括：
第二停止存储元件(STO2)，其被配置为存储所述第一计数器数值(C0)、第二计数器数值(C1)以及所述多个反相元件(I)的逻辑状态，所述存储由第二停止信号所触发；和
第二停止解码器(DEC2)，其耦合至所述第二停止存储元件(STO2)并且被配置为基于对所述第二停止存储元件(STO2)中所存储的逻辑状态的估计来选择所述第一和第二计数器数值(C0,C1)之一作为第三有效值，并且基于所述第三有效值和所述第二停止存储元件(STO2)中存储的逻辑状态输出第二停止数值；和
第二差分元件，其被配置为确定所述第二停止数值和所述起始数值之间的第二差值；其中
所述直方图块(HIST)被配置为递增根据所述第二差值所选择的直方图区间之一的数值。
9.一种与环形振荡器(RO)一起使用的时间数字转换方法，其中，所述环形振荡器(RO)具有多个反相元件(I)，每个反相元件(I)提供一个逻辑状态，所述方法包括：
如果在所述反相元件(I)中的一个反相元件(I)处出现正向边沿变换，递增第一计数器数值(C0)；
如果在所述反相元件(I)中的所述一个反相元件(I)处出现负向边沿变换，递增第二计数器数值(C1)；
存储所述第一计数器数值(C0)、所述第二计数器数值(C1)以及所述多个反相元件(I)的逻辑状态；
基于对所存储的逻辑状态的估计来选择所述第一计数器数值和第二计数器数值(C0,C1)之一作为有效值；并且
基于所述有效值和所存储的逻辑状态来确定总计数器数值(COUT)。
10.根据权利要求9所述的方法，其中，基于对所存储的逻辑状态的组合的估计来选择所述有效值。
11.根据权利要求9所述的方法，其中，基于对所存储的逻辑状态的组合内的传播边沿的位置的确定来选择所述有效值。
12.根据权利要求10或11所述的方法，其中，所述总计数器数值(COUT)是基于所存储的逻辑状态的数字表示以及所述有效值或者根据所存储的逻辑状态的组合而被减1或加1的有效值的倍数来计算的。
13.根据权利要求9至11之一所述的方法，其中
所述第一计数器数值(C0)、所述第二计数器数值(C1)以及所述多个反相元件(I)的逻辑状态由起始信号触发而被存储在起始存储元件(STO0)中；并且
所述第一计数器数值(C0)、所述第二计数器数值(C1)以及所述多个反相元件(I)的逻辑状态由第一停止信号触发而被存储在第一停止存储元件(STO1)中；
所述方法还包括：
基于对存储在所述起始存储元件(STO0)中的逻辑状态的估计来选择所述第一计数器数值和第二计数器数值(C0,C1)之一作为有效值；
基于所述有效值以及存储在所述起始存储元件(STO0)中的逻辑状态来确定所述总计数器数值作为起始数值；
基于对存储在所述第一停止存储元件(STO1)中的逻辑状态的估计来选择所述第一计数器数值和第二计数器数值(C0,C1)之一作为第二有效值；
基于所述第二有效值以及存储在所述第一停止存储元件(STO1)中的逻辑状态来确定第一停止数值；并且
确定所述第一停止数值和起始数值之间的第一差值。
14.根据权利要求13所述的方法，还包括：
由第二停止信号触发，将所述第一计数器数值(C0)、所述第二计数器数值(C1)以及所述多个反相元件(I)的逻辑状态存储在第二停止存储元件(STO2)中；
基于对所述第二停止存储元件(STO2)中所存储的逻辑状态的估计来选择所述第一计数器数值和第二计数器数值(C0,C1)之一作为第三有效值；
基于所述第三有效值和所述第二停止存储元件(STO2)中存储的逻辑状态来确定第二停止数值；并且
确定所述第二停止数值和所述起始数值之间的第二差值。
15.根据权利要求13所述的方法，还包括：
根据所述第一差值和/或第二差值更新具有多个直方图区间的直方图。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP16206412.5 | 2016-12-22 | ||
| EP16206412.5A EP3339985B1 (en) | 2016-12-22 | 2016-12-22 | Time-to-digital converter and conversion method |
| PCT/EP2017/082034 WO2018114401A1 (en) | 2016-12-22 | 2017-12-08 | Time-to-digital converter and conversion method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110226133A CN110226133A (zh) | 2019-09-10 |
| CN110226133B true CN110226133B (zh) | 2020-10-30 |
Family
ID=57629402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201780079897.3A Active CN110226133B (zh) | 2016-12-22 | 2017-12-08 | 时间数字转换器和转换方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10671025B2 (zh) |
| EP (1) | EP3339985B1 (zh) |
| CN (1) | CN110226133B (zh) |
| TW (1) | TWI662794B (zh) |
| WO (1) | WO2018114401A1 (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3460508A1 (en) | 2017-09-22 | 2019-03-27 | ams AG | Semiconductor body and method for a time-of-flight measurement |
| EP3521856B1 (en) | 2018-01-31 | 2023-09-13 | ams AG | Time-of-flight arrangement and method for a time-of-flight measurement |
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2016
- 2016-12-22 EP EP16206412.5A patent/EP3339985B1/en active Active
-
2017
- 2017-12-08 CN CN201780079897.3A patent/CN110226133B/zh active Active
- 2017-12-08 WO PCT/EP2017/082034 patent/WO2018114401A1/en active Application Filing
- 2017-12-08 US US16/470,410 patent/US10671025B2/en active Active
- 2017-12-20 TW TW106144816A patent/TWI662794B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2018114401A1 (en) | 2018-06-28 |
| TWI662794B (zh) | 2019-06-11 |
| US20200110368A1 (en) | 2020-04-09 |
| TW201824754A (zh) | 2018-07-01 |
| US10671025B2 (en) | 2020-06-02 |
| EP3339985B1 (en) | 2019-05-08 |
| EP3339985A1 (en) | 2018-06-27 |
| CN110226133A (zh) | 2019-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201130 Address after: Eindhoven Patentee after: Theo Testing Co.,Ltd. Address before: Prenstadten, Austria Patentee before: AMS Co.,Ltd. |
|
| TR01 | Transfer of patent right |