EP0508232A2 - Elektronische Schaltung zum Messen eines kurzen Zeitintervalls - Google Patents

Elektronische Schaltung zum Messen eines kurzen Zeitintervalls Download PDF

Info

Publication number
EP0508232A2
EP0508232A2 EP92105260A EP92105260A EP0508232A2 EP 0508232 A2 EP0508232 A2 EP 0508232A2 EP 92105260 A EP92105260 A EP 92105260A EP 92105260 A EP92105260 A EP 92105260A EP 0508232 A2 EP0508232 A2 EP 0508232A2
Authority
EP
European Patent Office
Prior art keywords
pulse
ring oscillator
electronic circuit
osc
inverters
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP92105260A
Other languages
English (en)
French (fr)
Other versions
EP0508232A3 (en
EP0508232B1 (de
Inventor
Augustin Braun
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MSC MICROCOMPUTERS SYSTEMS COMPONENTS VERTRIEBS GmbH
Original Assignee
MSC MICROCOMPUTERS SYSTEMS COMPONENTS VERTRIEBS GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MSC MICROCOMPUTERS SYSTEMS COMPONENTS VERTRIEBS GmbH filed Critical MSC MICROCOMPUTERS SYSTEMS COMPONENTS VERTRIEBS GmbH
Publication of EP0508232A2 publication Critical patent/EP0508232A2/de
Publication of EP0508232A3 publication Critical patent/EP0508232A3/de
Application granted granted Critical
Publication of EP0508232B1 publication Critical patent/EP0508232B1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac

Definitions

  • the invention relates to an electronic circuit for measuring a short time interval, which is in the form of an electrical measuring pulse.
  • time difference meters it is common to design time difference meters as high-frequency counters or analog circuits using a "dual slope" method. If short time intervals are to be measured with high accuracy, correspondingly high counting frequencies are required for high-frequency counters. A desired accuracy of 500 picoseconds, for example, already requires a frequency of at least 2 gigahertz. Such high frequencies can, however, only be achieved with the very fastest ECL technologies, which is associated with corresponding design outlay, for example for housing and cooling, and therefore leads overall to a very expensive device.
  • the object of the present invention is therefore to provide a time difference meter with a simple circuit design, with which short time intervals can be measured with the greatest accuracy.
  • an electronic circuit consisting of a ring oscillator comprising a chain of inverters connected in series, a controllable logic element which switches the ring oscillator on or off in response to the measuring pulse representing the time interval, and at least one pulse counter which detects the Number of whole clock periods of the oscillating ring oscillator on one of the inverters, a phase indicator of the ring oscillator at the time of switching off, and finally an arithmetic-logic unit connected to the pulse counter and the phase indicator, which uses the recorded phase position and the count of the pulse counter to measure the measurement result as a multiple of the running time of one Inverters outputs.
  • the core of the proposed circuit is the controlled ring oscillator. This is started with the positive edge of the measuring pulse in phase synchronization with the measuring pulse and then oscillates at its natural frequency, which results from the running times of the series-connected inverter stages and their number.
  • the pulse counter counts the entire periods of the oscillating ring oscillator as long as the measuring pulse is present.
  • the falling edge of the measuring pulse which corresponds to the end of the time interval to be measured, switches off the ring oscillator via the controllable logic element.
  • the phase position of the last clock period at the moment of the end of the measuring pulse is recorded using the phase indicator provided. All the necessary information is thus available in the pulse counter and in the phase indicator in order to exactly determine the length of the measuring pulse or the time interval to be measured with an accuracy that corresponds to the running time of an inverter.
  • the measuring accuracy of the proposed electronic time difference meter is determined by the running time of the inverters used.
  • ASICs user-specific integrated circuits
  • CMOS complementary metal-oxide-semiconductor
  • inverter runtimes in the range of 200 pico-seconds can be easily achieved today.
  • the proposed measuring circuit is thus far superior to conventional high-frequency counters; in addition, it can be produced very inexpensively on a single chip. Another advantage is the low current consumption of the circuit.
  • the inverter chain must not be too short, otherwise the amplitude of the ring oscillator will not reach its full height in the first periods, which could also lead to incorrect counts in the pulse counters.
  • a NAND gate offers itself as a logic element for switching the ring oscillator on and off.
  • the running time of a NAND element in the technology used here is about twice as long as the running time of an inverter stage.
  • the controllable element therefore comprises, in addition to the NAND gate, two additional inverters which divide the running time of the NAND gate into two inverter running times.
  • the ring oscillator 14 comprises inverters. Together with the two additional inverters on the NAND gate, there are a total of 16 inverter stages connected in series, which is a power of two, so that the subsequent logical arithmetic operations are simplified.
  • the switching off of the ring oscillator caused by the end of the measuring pulse can occur in any phase position of its clock. If there is only a single pulse counter, the measuring pulse end could fall onto a counting edge under unfavorable circumstances, and setup / hold time violations would occur in the counter, as a result of which the counter reading could be incorrect.
  • An error of 1 would mean, for example, with 16 total inverter stages, a measurement inaccuracy of 32 inverter runtimes.
  • two parallel pulse counters are therefore provided, each of which is operated offset by about half a clock period. This ensures that at least one of the two pulse counters is always switched off in a defined manner.
  • each with a counter clock offset by about half a clock period are preferably connected to the outputs of two successive inverters.
  • the two pulse counters are each preceded by a clock generator which is designed as a controllable divider.
  • These clock generators have the task of converting the periodic clock of the ring oscillator tapped at the output of the respective inverter stage into a counting pulse with a precisely known number of edges.
  • the clock generators preferably each comprise a flip-flop, the clock input of which is connected to the output of an inverter of the ring oscillator and the output of which acts on the input of the associated pulse counter, and a controllable inverter, at the input of which the measuring pulse is applied and whose output is connected to the data input of the Flip-flops is connected.
  • An exclusive-OR gate is expediently used as the controllable inverter, which causes a counting pulse with half the clock rate to be emitted at the output of the flip-flop, as long as the measuring pulse is present on the input side.
  • the transit times that are unavoidable due to the exclusive-OR element can be compensated for by a delay section with a corresponding transit time connected upstream of the clock input of the flip-flop.
  • the phase indicator preferably consists of a memory chain and an evaluation logic.
  • the memory chain comprises the same number of memory elements as existing inverters, each memory element being assigned to exactly one inverter and storing its logic state when the ring oscillator is switched off.
  • the associated evaluation logic compresses the contents of the memory chain into a number representing the phase position of the last clock period of the ring oscillator and additionally detects the logic state of the first memory element.
  • the phase position of the last clock period of the ring oscillator is recorded at the moment of switching off by the falling edge of the measuring pulse. Based on the last phase position "frozen" and the logic value of the first memory element, it can be decided which of the two pulse counters contains the correct count.
  • An embodiment is particularly preferred in which the memory elements of the memory chain are D-type flip-flops, the data inputs of which are connected to the outputs of the associated inverters and the measuring pulse is applied to the clock inputs.
  • the measuring circuit in the form of an integrated CMOS circuit in FIG. 1 essentially consists of a ring oscillator OSC, two pulse counters C1, C2 with associated clock generators G1, G2, a phase indicator consisting of a memory chain SPK and memory elements S1 - S16 and an arithmetic-logic unit ALU.
  • the ring oscillator OSC is preceded by a NAND gate NA as a controllable logic element, the running time of which is divided into two inverters I1, I2.
  • the measuring pulse whose length is to be measured is present at the input of the NAND gate NA.
  • Downstream of the NAND gate NA is a chain of 14 inverters I3 - I16 arranged one behind the other.
  • Two pulse counters C1 and C2 are provided here, each of which is preceded by a clock generator G1 or G2.
  • the input of the clock generator G1 is connected to the output of the inverter I10, while the input of the second clock generator G2 is connected to the output of the subsequent inverter I11.
  • the memory chain SPK comprises 16 identical memory elements S1-S 16, which are designed here as D flip-flops, with exactly one inverter I1-I 16 being assigned to each memory element S1-S 16.
  • the clock input of the flip-flop FL is connected to the output of the corresponding inverter I10 or I11 of the ring oscillator OSC (see FIG. 1); its output Q acts directly on the associated pulse counter C1 or C2, which is constructed in the usual way from a chain of further D flip-flops.
  • the exclusive-or gate EX is used as a controllable inverter, one input A of which has the measuring pulse applied, the other input B of which has the output Q of the flip-flop FL is connected, and its output acts directly on the data input D of the flip-flop FL.
  • the clock input of the flip-flop FL is preceded by a correspondingly dimensioned delay line D2.
  • the measuring circuit works as follows: With the rising edge of the measuring pulse, the length of which is to be exactly determined, the ring oscillator OSC is started in phase synchronization via the NAND element NA. This then oscillates with its natural frequency, which results from the running times of the inverters I1-I16 and their number, until the falling edge of the measuring pulse switches it off again.
  • Figure 3 shows the clock periods of the ring oscillator OSC during the time interval T2 - T1, which corresponds to the length of the measuring pulse.
  • the ring oscillator OSC oscillates, its entire clock periods are counted by the pulse counters C1 and C2.
  • the clock signals tapped at the outputs of the inverters I10 and I11 of the ring oscillator OSC are converted into a count signal with half the number of pulses or double the pulse width.
  • the transit time D1 of the measuring pulse up to the data input D of the flip-flop FL is compensated by the delay path D2 to be run in parallel by the clock signal so that the measuring pulse and clock signal arrive at the flip-flop FL in phase synchronization.
  • the falling edge of the measuring pulse switches off the clock generators G1 and G2 - and thus the connected pulse counters C1, C2.
  • the instantaneous state of the inverter chain which represents the phase position of the last clock period, is transferred to the memory elements S1-S16 of the memory chain SPK assigned to each inverter I1-I16 wear.
  • the evaluation logic LOG compresses the contents of the memory chain SPK into a five-bit number, which indicates the phase position at which the ring oscillator OSC was switched off.
  • the arithmetic-logic unit ALU can now use the information provided by the evaluation logic LOG to check which phase position which of the two pulse counters C1 and C2 has been switched off under defined conditions.
  • the arithmetic-logic unit ALU then calculates the measurement result in the form of a number from the count of the selected pulse counter C1 or C2 and the recorded phase position at the switch-off time and the logic state of the first memory element S1, which represents the length of the measurement pulse as a multiple of the running time of one of the inverters I1 - I16 indicates.
  • the length of the time interval T2 - T1 between the rising and falling edge of the measuring pulse which is thus determined up to an inverter running time, can then be further processed.
  • the runtimes of the inverters can vary from chip to chip and are also subject to fluctuations in temperature and voltage, it is necessary to carry out calibrations before starting up the measuring circuit and during operation. This can be done, for example, by placing two measuring pulses of known length on the measuring circuit and by simple arithmetic obtaining a calibration curve, with the aid of which the later measured values can be converted into time differences.
  • the arithmetic required for this can be implemented by simple processors connected downstream.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Measurement Of Unknown Time Intervals (AREA)

Abstract

Eine elektronische Schaltung zum Messen eines kurzen Zeitintervalls, das in Form eines elektrischen Meßpulses vorliegt, umfaßt einen Ringoszillator (OSC), der aus einer Kette von hintereinandergeschalteten Invertern (I3 - I16) besteht. Ein aus NAND-Gatter (NA) und zwei zusätzlichen Invertern (I1, I2) bestehendes steuerbares Glied schaltet den Ringoszillator (OSC) an bzw. ab. Dessen ganze Taktperioden werden in einem ersten Impulszähler (C1) und einem zweiten Impulszähler (C2) gezählt. Ein aus Speicherkette (SPK) und Auswert-Logik (LOG) bestehender Phasenindikator hält die Phasenlage der letzten Taktperiode des Ringoszillators (OSC) im Moment des Abschaltens fest. Eine arithmetisch-logische Einheit (ALU) entscheidet anhand der festgehaltenen Phasenlage, welcher der beiden Impulszähler (C1) oder (C2) den korrekten Zählstand enthält und errechnet aus dem ausgewählten Zählstand und der festgehaltenen Phasenlage die Länge des Meßpulses mit einer der Laufzeit eines Inverters entsprechenden Genauigkeit. Die vorgeschlagene Schaltung zeichnet sich durch eine extrem hohe Meßgenauigkeit im Bereich von 200 Pico-Sekunden aus und kann auf einem einzigen integrierten CMOS-Schaltkreis kostengünstig realisiert werden. <IMAGE>

Description

  • Die Erfindung betrifft eine elektronische Schaltung zum Messen eines kurzen Zeitintervalls, das in Form eines elektrischen Meßpulses vorliegt.
  • Es ist üblich, Zeitdifferenzmesser als hochfrequente Zähler oder analoge Schaltungen nach einem "Dual Slope"-Verfahren auszubilden. Sollen damit kurze Zeitintervalle mit hoher Genauigkeit gemessen werden, so werden bei hochfrequenten Zählern entsprechend hohe Zählfrequenzen benötigt. Eine gewünschte Genauigkeit von beispielsweise 500 Piko-Sekunden erfordert bereits eine Frequenz von mindestens 2 Giga Hertz. Derartig hohe Frequenzen lassen sich jedoch nur mit allerschnellsten ECL-Technologien realisieren, was mit entsprechendem konstruktivem Aufwand, beispielsweise für Gehäuse und Kühlung, verbunden ist und insgesamt daher zu einem sehr teueren Gerät führt.
  • Aufgabe der vorliegenden Erfindung ist somit die Schaffung eines schaltungstechnisch einfach aufgebauten Zeitdifferenzmessers, mit dem sich kurze Zeitintervalle mit höchster Genauigkeit messen lassen.
  • Gelöst wird die Aufgabe durch eine elektronische Schaltung, bestehend aus einem eine Kette von hintereinandergeschalteten Invertern umfassenden Ringoszillator, einem steuerbaren logischen Glied, das im Ansprechen auf den das Zeitintervall repräsentierenden Meßpuls den Ringoszillator an- bzw. wieder abschaltet, ferner mindestens einem Impulszähler, der die Anzahl der ganzen Taktperioden des schwingenden Ringoszillators an einem der Inverter zählt, weiter einem die Phasenlage des Ringoszillators im Moment des Abschaltens festhaltenden Phasenindikator sowie schließlich einer mit dem Impulszähler und dem Phasenindikator verbundenen arithmetisch-logischen Einheit, die anhand der festgehaltenen Phasenlage und des Zählstands des Impulszählers das Meßergebnis als Vielfaches der Laufzeit eines Inverters ausgibt.
  • Kern der vorgeschlagenen Schaltung ist der gesteuerte Ringoszillator. Dieser wird mit der positiven Flanke des Meßpulses phasensynchron zum Meßpuls gestartet und schwingt dann mit seiner Eigenfrequenz, die sich aus den Laufzeiten der hintereinandergeschalteten Inverterstufen sowie deren Anzahl ergibt.
  • Der Impulszähler zählt die ganzen Perioden des schwingenden Ringoszillators, solange der Meßpuls anliegt. Die abfallende Flanke des Meßpulses, welche dem Ende des zu messenden Zeitintervalls entspricht, schaltet über das steuerbare logische Glied den Ringoszillator ab. Die Phasenlage der letzten Taktperiode im Augenblick des Meßpulsendes wird mittels des vorgesehenen Phasenindikators festgehalten. In dem Impulszähler sowie im Phasenindikator stehen damit alle notwendigen Informationen zur Verfügung, um die Länge des Meßpulses bzw. des zu messenden Zeitintervalls mit einer Genauigkeit, die der Laufzeit eines Inverters entspricht, exakt zu bestimmen.
  • Die Meßgenauigkeit des vorgeschlagenen elektronischen Zeitdifferenzmessers wird von der Laufzeit der verwendeten Inverter bestimmt. In modernen, anwenderspezifischen integrierten Schaltkreisen (ASICs) in CMOS-Technologie sind heute Inverterlaufzeiten im Bereich von 200 Pico-Sekunden problemlos realisierbar. Damit ist die vorgeschlagene Meßschaltung üblichen Hochfrequenzzählern weit überlegen; außerdem läßt sie sich auf einem einzigen Chip sehr kostengünstig herstellen. Ein weiterer Vorteil ist die geringe Stromaufnahme der Schaltung.
  • Um ein sicheres Ausschwingen des Ringoszillators zu gewährleisten, darf die Inverterkette nicht zu kurz sein, da sonst die Amplitude des Ringoszillators in den ersten Perioden nicht die volle Höhe erreicht, was ebenfalls zu falschen Zählständen in den Impulszählern führen könnte.
  • In der hier bevorzugten CMOS-Technologie bietet sich ein NAND-Gatter als logisches Glied zum Ein- und Ausschalten des Ringoszillators an. Die Laufzeit eines NAND-Gliedes in der hier verwendeten Technologie ist etwa doppelt so lang wie die Laufzeit einer Inverterstufe. Das steuerbare Glied umfaßt deshalb neben dem NAND-Gatter zwei zusätzliche Inverter, welche die Laufzeit des NAND-Gatters in zwei Inverterlaufzeiten unterteilen.
  • In bevorzugter Ausführung umfaßt der Ringoszillator 14 Inverter. Zusammen mit den beiden zusätzlichen Invertern am NAND-Glied ergeben sich insgesamt 16 hintereinandergeschaltete Inverterstufen, was eine Zweier-Potenz ist, so daß sich die nachfolgenden logisch-arithmetischen Operationen vereinfachen.
  • Das durch das Ende des Meßpulses bewirkte Abschalten des Ringoszillators kann bei jeder beliebigen Phasenlage seines Taktes geschehen. Ist nur ein einziger Impulszähler vorhanden, so könnte das Meßimpulsende unter ungünstigen Umständen gerade auf eine Zählflanke fallen, und es käme im Zähler zu Setup/Hold-Time-Verletzungen, wodurch der Zählerstand fehlerhaft sein könnte. Ein Fehler von 1 würde beispielsweise bei 16 insgesamt vorhandenen Inverterstufen eine Meßungenauigkeit von 32 Inverterlaufzeiten bedeuten. In vorteilhafter Weiterentwicklung der erfindungsgemäßen Schaltung sind deshalb zwei parallele Impulszähler vorgesehen, die jeweils um etwa eine halbe Taktperiode versetzt betrieben werden. Damit ist gewährleistet, daß immer mindestens einer der beiden Impulszähler definiert abgeschaltet wird. Welcher Zähler nach dem Abschalten des Ringoszillators den korrekten Zählstand enthält, wird von der arithmetisch-logischen Einheit anhand der im Phasenindikator festgehaltenen Phasenlage des Ringoszillators entschieden. Grundsätzlich funktioniert die erfindungsgemäße Schaltung jedoch auch mit nur einem Impulszähler.
  • Um die beiden Impulszähler mit jeweils um etwa eine halbe Taktperiode versetzten Zähltakten zu betreiben, sind diese bevorzugt mit den Ausgängen zweier aufeinanderfolgender Inverter verbunden.
  • In Weiterbildung der Erfindung ist den beiden Impulszählern jeweils ein Taktgenerator vorgeschaltet, der als steuerbarer Teiler ausgebildet ist. Diese Taktgeneratoren haben die Aufgabe, den am Ausgang der jeweiligen Inverterstufe abgegriffenen Periodentakt des Ringoszillators in einen Zählimpuls mit genau bekannter Flankenanzahl umzuwandeln.
  • Bevorzugt umfassen die Taktgeneratoren jeweils ein Flip-Flop, dessen Takteingang mit dem Ausgang eines Inverters des Ringoszillators verbunden ist und dessen Ausgang auf den Eingang des zugehörigen Impulszählers wirkt, sowie einen steuerbaren Inverter, an dessen Eingang der Meßpuls anliegt und dessen Ausgang mit dem Dateneingang des Flip-Flops verbunden ist. Als steuerbarer Inverter wird zweckmäßig ein Exklusiv-Oder-Glied eingesetzt, welches bewirkt, daß am Ausgang des Flip-Flops ein Zählimpuls mit halber Taktrate abgegeben wird, solange eingangsseitig der Meßpuls anliegt.
  • Die durch das Exklusiv-Oder-Glied unvermeidbar auftretenden Laufzeiten können durch eine dem Takteingang des Flip-Flops vorgeschaltete Verzögerungsstrecke mit entsprechender Laufzeit kompensiert werden.
  • Der Phasenindikator besteht bevorzugt aus einer Speicherkette und einer Auswert-Logik. Dabei umfaßt die Speicherkette Speicherelemente in gleicher Anzahl wie vorhandene Inverter, wobei jedes Speicherelement genau einem Inverter zugeordnet ist und dessen Logikzustand im Moment des Abschaltens des Ringoszillators speichert. Die zugehörige Auswert-Logik komprimiert den Inhalt der Speicherkette in eine die Phasenlage der letzten Taktperiode des Ringoszillators repräsentierende Zahl und erfaßt zusätzlich den Logikzustand des ersten Speicherelementes. In der Kette von Speicherelementen wird die Phasenlage der letzten Taktperiode des Ringoszillators im Augenblick des Abschaltens durch die abfallende Flanke des Meßpulses festgehalten. Anhand der somit "eingefrorenen" letzten Phasenlage und dem Logikwert des ersten Speicherelementes kann entschieden werden, welcher der beiden Impulszähler den korrekten Zählstand enthält.
  • Besonders bevorzugt wird eine Ausführung, bei der die Speicherelemente der Speicherkette D-Flip-Flops sind, deren Dateneingänge mit den Ausgängen der zugehörigen Inverter verbunden sind und an deren Takteingängen der Meßpuls anliegt.
  • Bei Ausführung der Schaltung als integrierter CMOS-Schaltkreis lassen sich sogenannte "Matching-Effekte" ausnutzen, da alle auf dem Chip vorhandenen logischen Funktionsglieder praktisch gleiches dynamisches Verhalten haben und kaum einer Streuung unterworfen sind. Dies wirkt sich in einer weiteren Steigerung der Meßgenauigkeit aus bzw. ist eine Grundvoraussetzung für hochpräzise Messungen.
  • Ein Ausführungsbeispiel der erfindungsgemäßen Meßschaltung wird nachstehend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
    • Figur 1
    ein Schaltschema der Meßschaltung;
    Figur 2
    ein Schaltbild der in der Schaltung nach Figur 1 verwendeten Taktgeneratoren;
    Figur 3
    den an die Meßschaltung von Figur 1 angelegten Meßpuls über den zugehörigen Taktperioden des Ringoszillators, in einem Zeit-Spannungs-Diagramm.
  • Die als integrierter CMOS-Schaltkreis ausgeführte Meßschaltung in Figur 1 besteht im wesentlichen aus einem Ringoszillator OSC, zwei Impulszählern C1, C2 mit zugehörigen Taktgeneratoren G1, G2, einem aus Speicherkette SPK und Speicherelementen S1 - S16 bestehenden Phasenindikator sowie einer arithmetisch-logischen Einheit ALU.
  • Dem Ringoszillator OSC ist ein NAND-Gatter NA als steuerbares logisches Glied vorgeschaltet, dessen Laufzeit in zwei Inverter I1, I2 unterteilt ist. Am Eingang des NAND-Gatters NA liegt der Meßpuls, dessen Länge gemessen werden soll, an. Dem NAND-Gatter NA nachgeschaltet ist eine Kette von 14 hintereinander angeordneten Invertern I3 - I16.
  • Es sind hier zwei Impulszähler C1 und C2 vorgesehen, denen jeweils ein Taktgenerator G1 bzw. G2 vorgeschaltet ist. Der Eingang des Taktgenerators G1 ist mit dem Ausgang des Inverters I10 verbunden, während der Eingang des zweiten Taktgenerators G2 mit dem Ausgang des nachfolgenden Inverters I11 verbunden ist.
  • Die Speicherkette SPK umfaßt 16 gleiche Speicherelemente S1 - S 16, welche hier als D-Flip-Flops ausgebildet sind, wobei jedem Speicherelement S1 - S 16 genau ein Inverter I1 - I 16 zugeordnet ist.
  • Die den Impulszählern C1 und C2 jeweils vorgeschalteten Taktgeneratoren G1 und G2 enthalten gemäß Figur 2 jeweils ein D-Flip-Flop FL und ein Exclusiv-Oder-Glied EX. Der Takteingang des Flip-Flops FL ist mit dem Ausgang des entsprechenden Inverters I10 bzw. I11 des Ringoszillators OSC (vergleiche Figur 1) verbunden; sein Ausgang Q wirkt direkt auf den zugehörigen Impulszähler C1 bzw. C2, der in üblicher Weise aus einer Kette von weiteren D-Flip-Flops aufgebaut ist.
  • Das Exklusiv-Oder-Glied EX wird als steuerbarer Inverter verwendet, wobei an dessen einem Eingang A der Meßpuls anliegt, dessen anderer Eingang B mit dem Ausgang Q des Flip-Flops FL verbunden ist, und dessen Ausgang direkt auf den Dateneingang D des Flip-Flops FL wirkt. Zur Kompensation der Laufzeit D1 auf seinem Weg über das Exklusiv-Oder-Glied EX zum Dateneingang D des Flip-Flops FL ist dem Takteingang des Flip-Flops FL eine entsprechend dimensionierte Verzögerungsstrecke D2 vorgeschaltet.
  • Die Meßschaltung arbeitet wie folgt:
    Mit der ansteigenden Flanke des Meßpulses, dessen Länge exakt bestimmt werden soll, wird der Ringoszillator OSC über das NAND-Glied NA phasensynchron gestartet. Dieser schwingt dann mit seiner Eigenfrequenz, die sich aus den Laufzeiten der Inverter I1 - I16 sowie deren Anzahl ergibt, so lange, bis die abfallende Flanke des Meßpulses ihn wieder abschaltet. Figur 3 zeigt die Taktperioden des Ringoszillators OSC während des Zeitintervalles T₂ - T₁, welches der Länge des Meßpulses entspricht.
  • Solange der Ringoszillator OSC schwingt, werden dessen ganze Taktperioden von den Impulszählern C1 und C2 gezählt. Dabei wird in den vorgeschalteten Taktgeneratoren G1 und G2 (vergleiche Figur 2) die an den Ausgängen der Inverter I10 bzw. I11 des Ringoszillators OSC abgegriffenen Taktsignale in ein Zählsignal mit halber Impulsanzahl bzw. doppelter Impulsbreite umgewandelt. Dabei wird die Laufzeit D1 des Meßpulses bis zum Datenseingang D des Flip-Flops FL durch die parallel vom Taktsignal zu durchlaufende Verzögerungsstrecke D2 so kompensiert, daß Meßpuls und Taktsignal am Flip-Flop FL phasensynchron ankommen. Die abfallende Flanke des Meßpulses schaltet die Taktgeneratoren G1 und G2 - und damit die angeschlossenen Impulszähler C1, C2 - ab.
  • Nach dem Abschalten des Ringoszillators OSC im Ansprechen auf die negative Flanke des Meßpulses wird der augenblickliche Zustand der Inverterkette, der die Phasenlage der letzten Taktperiode darstellt, in die jedem Inverter I1 - I16 zugeordneten Speicherelemente S1 - S 16 der Speicherkette SPK über tragen. Die Auswert-Logik LOG komprimiert den Inhalt der speicherkette SPK in eine Fünf-Bit-Zahl, die angibt, bei welcher Phasenlage der Ringoszillator OSC abgeschaltet wurde.
  • Die arithmetisch-logische Einheit ALU kann nun anhand der von der Auswert-Logik LOG gelieferten Information über die Phasenlage prüfen, welcher der beiden Impulszähler C1 und C2 unter definierten Bedingungen abgeschaltet wurde. Aus dem Zählstand des ausgewählten Impulszählers C1 bzw. C2 und der festgehaltenen Phasenlage im Abschaltzeitpunkt sowie dem Logikzustand des ersten Speicherelementes S1 errechnet die arithmetischlogische Einheit ALU abschließend das Meßergebnis in Form einer Zahl, welche die Länge des Meßpulses als Vielfaches der Laufzeit eines der Inverter I1 - I16 angibt.
  • Die somit bis auf eine Inverterlaufzeit bestimmte Länge des Zeitintervalls T₂ - T₁ zwischen ansteigender und abfallender Flanke des Meßimpulses kann anschließend weiterverarbeitet werden.
  • Da die Laufzeiten der Inverter von Chip zu Chip unterschiedlich sein können und außerdem Schwankungen der Temperatur und Spannung unterliegen, ist es notwendig, vor der Inbetriebnahme der Meßschaltung sowie auch während des Betriebs Eichungen vorzunehmen. Dies kann beispielsweise dadurch geschehen, daß man zwei Meßpulse bekannter Länge auf die Meßschaltung gibt und durch einfache Arithmetik eine Eichkurve erhält, mit deren Hilfe die späteren Meßwerte in Zeitdifferenzen umgerechnet werden können. Die hierzu erforderliche Arithmetik kann durch nachgeschaltete Prozessoren einfacher Art realisiert werden.
    • Verzeichnis der Bezugsziffern
    • OSC
    Ringoszillator
    NA
    Nand-Gatter
    I1 - I16
    Inverter
    C1, C2
    Impulszähler
    G1, G2
    Taktgeneratoren
    FL
    Flip-Flop (von G1, G2)
    D
    Dateneingang (von FL)
    Q
    Ausgang (von FL)
    EX
    Exklusiv-Oder-Glied (von G1, G2)
    A, B
    Eingänge (von EX)
    D1
    Laufzeit
    D2
    Verzögerungsstrecke
    SPK
    Speicherkette
    S1 - S16
    Speicherelemente
    LOG
    Auswert-Logik
    ALU
    arithmetisch-logische Einheit

Claims (13)

  1. Elektronische Schaltung zum Messen eines kurzen Zeitintervalls, das in Form eines elektrischen Meßpulses vorliegt, gekennzeichnet durch:
    - einen Ringoszillator (OSC), der aus einer Kette von hintereinandergeschalteten Invertern (I3 - I16) und einem steuerbaren logischen Glied besteht, welches im Ansprechen auf den Meßpuls den Ringoszillator (OSC) an- und abschaltet;
    - mindestens einen Impulszähler (C1), der die Anzahl der ganzen Taktperioden des schwingenden Ringoszillators (OSC) an einem der Inverter (I10) zählt;
    - einen Phasenindikator, der die Phasenlage der letzten Taktperiode des Ringoszillators (OSC) im Moment des Abschaltens festhält;
    - eine mit dem Impulszähler (C1) und dem Phasenindikator verbundene arithmetisch-logische Einheit (ALU), die anhand der festgehaltenen Phasenlage und des Zählstands des Impulszählers (C1) das Meßergebnis als Vielfaches der Laufzeit eines Inverters (I1 - I16) ausgibt.
  2. Elektronische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Ringoszillator (OSC) eine ausreichende Anzahl von Invertern (I3 - I16) umfaßt, um ein definiertes Anschwingen zu gewährleisten.
  3. Elektronische Schaltung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß das steuerbare Glied ein NAND-Gatter (NA) und zwei zusätzliche Inverter (I1, I2) umfaßt.
  4. Elektronische Schaltung nach Ansprüchen 2 und 3, dadurch gekennzeichnet, daß der Ringoszillator (OSC) 14 Inverter (I3 - I16) umfaßt.
  5. Elektronische Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
    - zwei Impulszähler (C1, C2) vorgesehen sind, wobei der erste (C1) die Anzahl der ganzen Taktperioden des schwingenden Ringoszillators (OSC) an einem der Inverter (I10) zählt und der zweite Impulszähler (C2) die Anzahl der Taktperioden des Ringoszillators (OSC) an einem der darauffolgenden Inverter (I11) zählt;
    - die arithmetisch-logische Einheit (ALU) mit beiden Impulszählern (C1, C2) verbunden ist und anhand der von dem Phasenindikator festgehaltenen Phasenlage entscheidet, welcher der beiden Impulszähler (C1) oder (C2) den korrekten Zählstand enthält.
  6. Elektronische Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Impulszähler (C1) und (C2) mit den Ausgängen zweier aufeinanderfolgender Inverter (I10, I11) verbunden sind.
  7. Elektronische Schaltung nach Anspruche 5 oder 6, dadurch gekennzeichnet, daß den Impulszählern (C1) und (C2) jeweils ein als steuerbarer Teiler ausgebildeter Taktgenerator (G1, G2) vorgeschaltet ist.
  8. Elektronische Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Taktgeneratoren (G1, G2) umfassen:
    - ein D-Flip-Flop (FL), dessen Takteingang mit dem Ausgang eines Inverters (I10, I11) des Ringoszillators (OSC) verbunden ist und dessen Ausgang (Q) auf den Eingang des zugehörigen Impulszählers (C1, C2) wirkt;
    - einen steuerbaren Inverter, an dessen Eingang (A) der Meßpuls anliegt und dessen Ausgang mit dem Dateneingang (D) des Flip-Flops (FL) verbunden ist.
  9. Elektronische Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß der steuerbare Inverter ein Exklusiv-Oder-Glied (EX) ist, an dessen einem Eingang (A) der Meßpuls anliegt, dessen anderer Eingang (B) mit dem Ausgang (Q) des D-Flip-Flops (FL) verbunden ist und das ausgangsseitig auf den Dateneingang (D) des D-Flip-Flops (FL) wirkt.
  10. Elektronische Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß dem Takteingang des D-Flip-Flops (FL) eine Verzögerungsstrecke (D2) vorgeschaltet ist, welche die Laufzeit (D1) des Meßpulses zum Dateneingang (D) des D-Flip-Flops kompensiert.
  11. Elektronische Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Phasenindikator umfaßt:
    - eine Speicherkette (SPK) mit Speicherelementen (S1 - S16) in gleicher Anzahl wie vorhandene Inverter (I1 - I16), wobei jedes Speicherelement genau einem Inverter zugeordnet ist und dessen Logikzustand im Moment des Abschaltens speichert;
    - eine Auswert-Logik (LOG), die den Inhalt der Speicherkette (SPK) in eine die Phasenlage der letzten Taktperiode des Ringoszillators (OSC) repräsentierende Zahl komprimiert und zusätzlich den Logikzustand des ersten Speicherelements (S1) erfaßt.
  12. Elektronische Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß die Speicherelemente (S1 - S16) der Speicherkette (SPK) D-Flip-Flops sind, deren Dateneingänge mit den Ausgängen der zugehörigen Inverter (I1 - I16) verbunden sind und an deren Takteingängen der Meßpuls anliegt.
  13. Elektronische Schaltung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß sie als integrierter CMOS-Schaltkreis ausgeführt ist.
EP92105260A 1991-04-09 1992-03-27 Elektronische Schaltung zum Messen eines kurzen Zeitintervalls Expired - Lifetime EP0508232B1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4111350 1991-04-09
DE4111350A DE4111350C1 (de) 1991-04-09 1991-04-09

Publications (3)

Publication Number Publication Date
EP0508232A2 true EP0508232A2 (de) 1992-10-14
EP0508232A3 EP0508232A3 (en) 1994-05-25
EP0508232B1 EP0508232B1 (de) 1996-03-06

Family

ID=6429076

Family Applications (1)

Application Number Title Priority Date Filing Date
EP92105260A Expired - Lifetime EP0508232B1 (de) 1991-04-09 1992-03-27 Elektronische Schaltung zum Messen eines kurzen Zeitintervalls

Country Status (2)

Country Link
EP (1) EP0508232B1 (de)
DE (2) DE4111350C1 (de)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0717329A2 (de) 1994-12-16 1996-06-19 Plessey Semiconductors Limited Schaltungsvorrichtung zum Messen eines Zeitintervalls
EP0885373A1 (de) * 1996-12-19 1998-12-23 Mts Systems Corporation Verfahren zur hochauflösenden messung einer zeitspanne
EP0886198A2 (de) * 1997-06-20 1998-12-23 Nec Corporation Zeitmessverfahren und Zeitmesssytem welches zulässt zu underscheiden, ob die Messergebnisse die verlangte Messgenauigkeit haben
US6369563B1 (en) * 1996-11-23 2002-04-09 Mts Systems Corporation Method for high resolution measurement of a position
DE10119080A1 (de) * 2001-04-19 2002-11-14 Acam Messelectronic Gmbh Widerstandsmessung
EP1314253A1 (de) * 2000-06-22 2003-05-28 Xyron Corporation Schneller präzisions-analog/digital-umsetzer
US6918707B2 (en) 1997-07-15 2005-07-19 Silverbrook Research Pty Ltd Keyboard printer print media transport assembly
US7067067B2 (en) 1997-07-15 2006-06-27 Silverbrook Research Pty Ltd Method of fabricating an ink jet printhead chip with active and passive nozzle chamber structures
US7192120B2 (en) 1998-06-09 2007-03-20 Silverbrook Research Pty Ltd Ink printhead nozzle arrangement with thermal bend actuator
WO2007069139A2 (en) * 2005-12-12 2007-06-21 Nxp B.V. Electric counter circuit
US7252366B2 (en) 1997-07-15 2007-08-07 Silverbrook Research Pty Ltd Inkjet printhead with high nozzle area density
US7999593B2 (en) 2005-12-12 2011-08-16 Nxp B.V. Electric circuit for and method of generating a clock signal
EP3339985A1 (de) * 2016-12-22 2018-06-27 ams AG Zeit-digital-wandler und umwandlungsverfahren

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19620736C1 (de) * 1996-04-03 1997-05-28 Hydrometer Gmbh Elektronische Schaltung zum hochauflösenden Messen von Zeiten
DE102005024648B4 (de) * 2005-05-25 2020-08-06 Infineon Technologies Ag Elektrische Schaltung zum Messen von Zeiten und Verfahren zum Messen von Zeiten
DE102006006624B4 (de) 2006-02-14 2008-10-16 Smartlogic Gmbh Elektronische Schaltung zur Messung eines Zeitintervalls

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0113935A2 (de) * 1982-12-22 1984-07-25 Philips Electronics Uk Limited Zeitmessschaltung
EP0165108A1 (de) * 1984-05-11 1985-12-18 Centre National De La Recherche Scientifique (Cnrs) Ultraschneller zeitnumerischer Umformer
EP0300757A2 (de) * 1987-07-21 1989-01-25 Logic Replacement Technology Limited Zeitmessgerät

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0113935A2 (de) * 1982-12-22 1984-07-25 Philips Electronics Uk Limited Zeitmessschaltung
EP0165108A1 (de) * 1984-05-11 1985-12-18 Centre National De La Recherche Scientifique (Cnrs) Ultraschneller zeitnumerischer Umformer
EP0300757A2 (de) * 1987-07-21 1989-01-25 Logic Replacement Technology Limited Zeitmessgerät

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN Bd. 28, Nr. 9 , Februar 1986 Seiten 3874 - 3975 'CMOS On-chip starter circuit for substrate bias generator' *

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2296142A (en) * 1994-12-16 1996-06-19 Plessey Semiconductors Ltd Circuit arrangement for measuring a time interval
US5684760A (en) * 1994-12-16 1997-11-04 Plessey Semiconductors, Ltd. Circuit arrangement for measuring a time interval
GB2296142B (en) * 1994-12-16 1998-03-18 Plessey Semiconductors Ltd Circuit arrangement for measuring a time interval
EP0717329A3 (de) * 1994-12-16 1999-02-17 Mitel Semiconductor Limited Schaltungsvorrichtung zum Messen eines Zeitintervalls
EP0717329A2 (de) 1994-12-16 1996-06-19 Plessey Semiconductors Limited Schaltungsvorrichtung zum Messen eines Zeitintervalls
US6369563B1 (en) * 1996-11-23 2002-04-09 Mts Systems Corporation Method for high resolution measurement of a position
EP0885373B1 (de) * 1996-12-19 2003-04-16 Mts Systems Corporation Verfahren zur hochauflösenden messung einer zeitspanne
EP0885373A1 (de) * 1996-12-19 1998-12-23 Mts Systems Corporation Verfahren zur hochauflösenden messung einer zeitspanne
EP0886198A2 (de) * 1997-06-20 1998-12-23 Nec Corporation Zeitmessverfahren und Zeitmesssytem welches zulässt zu underscheiden, ob die Messergebnisse die verlangte Messgenauigkeit haben
EP0886198A3 (de) * 1997-06-20 2003-02-26 Nec Corporation Zeitmessverfahren und Zeitmesssytem welches zulässt zu underscheiden, ob die Messergebnisse die verlangte Messgenauigkeit haben
US7252366B2 (en) 1997-07-15 2007-08-07 Silverbrook Research Pty Ltd Inkjet printhead with high nozzle area density
US6918707B2 (en) 1997-07-15 2005-07-19 Silverbrook Research Pty Ltd Keyboard printer print media transport assembly
US7067067B2 (en) 1997-07-15 2006-06-27 Silverbrook Research Pty Ltd Method of fabricating an ink jet printhead chip with active and passive nozzle chamber structures
US7192120B2 (en) 1998-06-09 2007-03-20 Silverbrook Research Pty Ltd Ink printhead nozzle arrangement with thermal bend actuator
EP1314253A4 (de) * 2000-06-22 2004-03-31 Xyron Corp Schneller präzisions-analog/digital-umsetzer
EP1314253A1 (de) * 2000-06-22 2003-05-28 Xyron Corporation Schneller präzisions-analog/digital-umsetzer
DE10119080A1 (de) * 2001-04-19 2002-11-14 Acam Messelectronic Gmbh Widerstandsmessung
US6690183B2 (en) 2001-04-19 2004-02-10 Acam-Messelectronic Gmbh Resistance measurement
WO2007069139A3 (en) * 2005-12-12 2008-04-17 Nxp Bv Electric counter circuit
WO2007069139A2 (en) * 2005-12-12 2007-06-21 Nxp B.V. Electric counter circuit
US7999593B2 (en) 2005-12-12 2011-08-16 Nxp B.V. Electric circuit for and method of generating a clock signal
EP3339985A1 (de) * 2016-12-22 2018-06-27 ams AG Zeit-digital-wandler und umwandlungsverfahren
WO2018114401A1 (en) * 2016-12-22 2018-06-28 Ams Ag Time-to-digital converter and conversion method
TWI662794B (zh) * 2016-12-22 2019-06-11 奧地利商Ａｍｓ有限公司 時間至數位轉換器及轉換方法
CN110226133A (zh) * 2016-12-22 2019-09-10 ams有限公司 时间数字转换器和转换方法
US10671025B2 (en) 2016-12-22 2020-06-02 Ams Ag Time-to-digital converter and conversion method
CN110226133B (zh) * 2016-12-22 2020-10-30 ams有限公司 时间数字转换器和转换方法

Also Published As

Publication number Publication date
EP0508232A3 (en) 1994-05-25
DE4111350C1 (de) 1992-09-10
EP0508232B1 (de) 1996-03-06
DE59205532D1 (de) 1996-04-11

Similar Documents

Publication Publication Date Title
EP0508232B1 (de) Elektronische Schaltung zum Messen eines kurzen Zeitintervalls
DE102008046831B4 (de) Ereignisgesteuerte Zeitintervallmessung
DE3436681C2 (de)
EP0173833B1 (de) Schaltung und Verfahren zur Messung und Digitalisierung eines Widerstandes
DE2838549A1 (de) Impulsbreitenmesschaltung
DE3121448A1 (de) Elektronischer elektrizitaetszaehler
DE2848159A1 (de) Taktpulspruefeinrichtung
DE3332152C2 (de)
DE102005024648A1 (de) Elektrische Schaltung zum Messen von Zeiten und Verfahren zum Messen von Zeiten
DE2914072C2 (de) Schaltungsanordnung zur Ermittlung der Periodendauer und/oder davon abgeleiteten Größen eines im wesentlichen periodischen Signals
EP0585806B1 (de) Digitaler Phasenkomparator und Phasenregelkreis
DE102005039352B4 (de) Schaltungsanordnung zur Erfassung einer Einrastbedingung eines Phasenregelkreises und Verfahren zum Bestimmen eines eingerasteten Zustandes eines Phasenregelkreises
DE3234575A1 (de) Verfahren und anordnung zum messen von frequenzen
DE2943227C1 (de) Vorrichtung zum Messen der Frequenz eines Impulsgenerators
DE3426420C2 (de)
DE3536019C2 (de)
DE19620736C1 (de) Elektronische Schaltung zum hochauflösenden Messen von Zeiten
DE2704317B2 (de) Gangmessgerät für Uhren
EP0527995B1 (de) Elektrische schaltung zum messen der frequenz von laserdopplersignalen
DE69627536T2 (de) Verfahren zur hochauflösenden messung einer zeitspanne
DE2363873A1 (de) Anordnung zur dichtebestimmung
DE3714901A1 (de) Zeitmessvorrichtung
DE3329760A1 (de) Elektronischer elektrizitaetszaehler mit automatischem offsetgroessenabgleich
EP3918426B1 (de) Verfahren zur time-to-digital-konversion und time-to-digital-konverter
DE4032441C1 (en) Measuring phase relationship of two analog signals of equal frequency - converting signals into square wave signals, halving frequency on one and counting with clock counters

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): CH DE FR GB IT LI

PUAL Search report despatched

Free format text: ORIGINAL CODE: 0009013

AK Designated contracting states

Kind code of ref document: A3

Designated state(s): CH DE FR GB IT LI

17P Request for examination filed

Effective date: 19940826

17Q First examination report despatched

Effective date: 19950619

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

ITF It: translation for a ep patent filed

Owner name: DR. ING. A. RACHELI & C.

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): CH DE FR GB IT LI

ET Fr: translation filed
REG Reference to a national code

Ref country code: CH

Ref legal event code: NV

Representative=s name: TROESCH SCHEIDEGGER WERNER AG

GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)

Effective date: 19960308

REF Corresponds to:

Ref document number: 59205532

Country of ref document: DE

Date of ref document: 19960411

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 20010323

Year of fee payment: 10

Ref country code: GB

Payment date: 20010323

Year of fee payment: 10

REG Reference to a national code

Ref country code: GB

Ref legal event code: IF02

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20020327

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20020327

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20021129

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IT

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES;WARNING: LAPSES OF ITALIAN PATENTS WITH EFFECTIVE DATE BEFORE 2007 MAY HAVE OCCURRED AT ANY TIME BEFORE 2007. THE CORRECT EFFECTIVE DATE MAY BE DIFFERENT FROM THE ONE RECORDED.

Effective date: 20050327

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: CH

Payment date: 20090325

Year of fee payment: 18

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 20090328

Year of fee payment: 18

REG Reference to a national code

Ref country code: CH

Ref legal event code: PL

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: LI

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20100331

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20101001

Ref country code: CH

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20100331