DE4032441C1 - Measuring phase relationship of two analog signals of equal frequency - converting signals into square wave signals, halving frequency on one and counting with clock counters - Google Patents

Measuring phase relationship of two analog signals of equal frequency - converting signals into square wave signals, halving frequency on one and counting with clock counters

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Walter Dipl.-Ing. 3300 Braunschweig De Schmidt
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    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
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Abstract

The clocked counters are activated by edges of the first square wave and closed by edges of the corresp. signals. A phase proportional value is obtained by dividing the counter states. The counter sampling rate is controlled according to the duration of each cycle so that the rate is constant in the region of +/-50 per cent related to the duration of the next cycle and the frequency counter is held constant at +/-50 per cent. ADVANTAGE - Uniform accuracy of phase measurement is achieved over large range of frequencies.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Messung der Phasenlage zweier frequenzgleicher analoger Signale nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a method for measuring the phase position two analog signals of the same frequency according to the generic term of claim 1.

Bei einem bekannten Verfahren dieser Art wird mit einer zeitlich konstanten Abtastrate gearbeitet. Bei der Durchführung dieses Verfahrens müssen bei einem vorgegebenen Frequenzbereich die Zähler in ihrer Kapazität auf die niedrigste vorgesehene Frequenz ausgelegt sein und dementsprechend auch die Teilerschaltung auf die Division der jeweiligen Zählerstände der beiden Zähler. Bei einem nach diesem Verfahren arbeitenden Gerät wird die Genauigkeit der Messung mit zunehmender Frequenz geringer, da die Zahl der Zählimpulse bei einer vorgegebenen Abtastrate um so kleiner wird, je kürzer die Periodendauer ist (U. Tietze, Ch. Schenk; "Halbleiter- Schaltungstechnik", Springer-Verlag, Ausgabe 1985, S. 824-827).In a known method of this type, a time is used constant sampling rate worked. When performing this procedure the counters for a given frequency range designed in its capacity for the lowest intended frequency be and accordingly the divider circuit on the Division of the respective counter readings of the two counters. At a device working according to this procedure will increase the accuracy of the Measurement with increasing frequency lower because of the number of counting pulses at a given sampling rate, the smaller, ever the period is shorter (U. Tietze, Ch. Schenk; "semiconductor Circuit technology ", Springer-Verlag, edition 1985, pp. 824-827).

Aufgabe der Erfindung ist es, ein Verfahren aufzuzeigen, mit dem es möglich ist, über einen großen Frequenzbereich die Messung der Phasenlage mit im wesentlichen gleicher Genauigkeit durchzuführen.The object of the invention is to demonstrate a method with which it is possible to measure the measurement over a wide frequency range Perform phase position with essentially the same accuracy.

Diese Aufgabe wird gemäß der Erfindung gelöst durch die im kennzeichnenden Teil des Patentanspruchs 1 herausgestellten Merkmale.This object is achieved according to the invention by the characterizing Part of claim 1 highlighted features.

Zweckmäßige Ausgestaltungen sind Gegenstand der Unteransprüche.Appropriate configurations are the subject of the subclaims.

Ein zusätzlicher Vorteil besteht noch darin, daß die Kapazität des Zählers unabhängig von der Frequenz der Signale wählbar ist und ausschließlich unter dem Kriterium der zu erreichenden Genauigkeit festzulegen ist.An additional advantage is that the capacity of the Counter is selectable regardless of the frequency of the signals and only under the criterion of the accuracy to be achieved is to be determined.

Die Erfindung ist in der Zeichnung beispielsweise veranschaulicht und nachstehend im einzelnen anhand der Zeichnung beschrieben.The invention is illustrated in the drawing, for example and described in detail below with reference to the drawing.

Fig. 1 zeigt ein Blockschaltbild einer Schaltung zur Messung der Phasenlage; Fig. 1 shows a block diagram of a circuit for measuring the phase position;

Fig. 2 zeigt die in Rechteckspannungen umgewandelten Signale der zu vergleichenden Phasen. Fig. 2 shows the converted signals into square-wave voltages of the phases to be compared.

Die anliegenden anlogen Signale A und B sind frequenzgleich und haben also gleiche Periodenlängen T, sie können aber in ihrer Phasenlage gegeneinander verschoben sein.The analog signals A and B present are of the same frequency and thus have the same period lengths T, but they can in their Phase position be shifted against each other.

Das Ausgangssignal 4 des Wandlers 2 liegt an einem Frequenzteiler 3 und dessen Ausgangssignal an einem binären Zähler 6 an, dessen Ausgangssignal 8 an einer Teilerschaltung 10 anliegt. Das Ausgangssignal 12 des Wandlers 2′ liegt an einem Schalter 14 an, dessen Ausgangssignal 16 an einem weiteren binären Zähler 18 anliegt, dessen Ausgangssignal 20 ebenfalls der Teilerschaltung 10 aufgeschaltet ist. Zwischen dem Frequenzteiler 3 und dem Zähler 6 ist weiter eine Verbindung 22 zum Schalter 14 angeschlossen. The output signal 4 of the converter 2 is applied to a frequency divider 3 and its output signal to a binary counter 6 , the output signal 8 of which is applied to a divider circuit 10 . The output signal 12 of the converter 2 ' is applied to a switch 14 , the output signal 16 of which is applied to a further binary counter 18 , the output signal 20 of which is also connected to the divider circuit 10 . A connection 22 to the switch 14 is also connected between the frequency divider 3 and the counter 6 .

Ein Taktsignalgenerator 24 liegt über eine Teilerschaltung 26 am Zählimpulseingang der beiden Zähler 6, 18 an. Es ist weiter eine Resetschaltung 28 vorgesehen, über die, gesteuert durch die nachlaufende Flanke der Rechteckspannung, die Zähler rückgesetzt und gleichzeitig die Teilerschaltung 10 aktiviert wird. Die insoweit beschriebene Schaltung ist bekannt. Sie arbeitet wie folgt.A clock signal generator 24 is applied to the counting pulse input of the two counters 6, 18 via a divider circuit 26 . A reset circuit 28 is also provided, via which, controlled by the trailing edge of the square-wave voltage, the counter is reset and, at the same time, the divider circuit 10 is activated. The circuit described so far is known. It works as follows.

An dem Zähler 6 liegt eine Rechteckspannung mit einem zeitlichen Flankenabstand T an, während über den Schalter 14 an dem Zähler 18 eine Rechteckspannung mit dem seitlichen Flankenabstand T/2 anliegt. Wie in Fig. 2 angedeutet, sind die Signale in ihren Phasenlagen um die zu bestimmende Phasenverschiebung ϕ gegeneinander verschoben.A square-wave voltage with a temporal edge spacing T is present at the counter 6 , while a square-wave voltage with the lateral edge spacing T / 2 is present at the counter 18 via the switch 14 . As indicated in FIG. 2, the signals in their phase positions are shifted from one another by the phase shift ϕ to be determined.

Durch die vorlaufende Flanke a des Signals A wird das Tor des Zählers 6 geöffnet und gleichzeitig ein Einschaltimpuls auf den Schalter 14 gegeben und das Tor des Zählers 18 geöffnet. In dem Zähler 6 werden die Zählimpulse zwischen der Ein- und der Ausschaltflanke a bzw. b der Rechteckspannungaufsummiert. Das Tor des Zählers 18 wird durch die vorlaufende Flanke c des Signals B geschlossen. Der Zähler 18 zählt also nur während der Zeitdauer zwischen den Flanken a und c.The leading edge a of signal A opens the gate of counter 6 and at the same time gives a switch-on pulse to switch 14 and opens the gate of counter 18 . In the counter 6 , the counting pulses between the on and off edges a and b of the square wave voltage are summed up. The gate of the counter 18 is closed by the leading edge c of the signal B. The counter 18 therefore only counts during the period between the edges a and c.

Die in den Zählern aufsummierten Zählimpulse liegen an der Teilerschaltung 10 an. Durch das oben beschriebene Auslösen des Resetsignals werden die Zähler rückgesetzt und gleichzeitig die Teilerschaltung aktiviert, in der die Teilung B/A vorgenommen wird. Der sich dabei in analoger oder digitaler Form ergebende Wert Z ist der Phasenlage β direkt proportional. Die Phasenlage β läßt sich dann unter Heranziehung einer Normierungskonstante C ausgeben alsThe counted pulses in the counters are applied to the divider circuit 10 . By triggering the reset signal described above, the counters are reset and at the same time the divider circuit is activated, in which the division B / A is carried out. The value Z resulting in analog or digital form is directly proportional to the phase position β. The phase position β can then be output using a normalization constant C as

β = C · Z .β = CZ.

Diese Multiplikation wird in der Multiplikationsschaltung 23 durchgeführt. This multiplication is carried out in the multiplication circuit 23 .

Die Auflösung/Genauigkeit dieser Messung ist eine Funktion von β, der an den Zählern anliegenden Takt- oder Zählfrequenz, der Bitzahl des Zählers und der jeweils anliegenden Signalfrequenz.The resolution / accuracy of this measurement is a function of β, the clock or counting frequency applied to the counters, the number of bits of the counter and the respective applied signal frequency.

Gemäß der Erfindung ist die Teilerschaltung 26 veränderbar, beispielsweise stufenweise mit dem Teilungsfaktor 2. Gesteuert wird diese veränderbare Teilerschaltung in Abhängigkeit vom Ausgang des Zählers 6 in Abhängigkeit von den zwei oder drei höchstwertigsten Bits.According to the invention, the divider circuit 26 is changeable, for example stepwise with the division factor 2. This changeable divider circuit is controlled as a function of the output of the counter 6 as a function of the two or three most significant bits.

Wird bei einer Messung das höchstwertigste Bit n erreicht, wird der Teilungsfaktor erhöht. Wenn das zweithöchstwertige Bit nicht erreicht wird, wird der Teilungsfaktor um den Faktor 2 herabgesetzt. Auf diese Weise wird die Abtastrate in Abhängigkeit vom Ausgang des Zählers so eingestellt, daß wenigstens das zweithöchstwertige Bit, höchstens aber das höchstwertige Bit erreicht wird. Damit wird sichergestellt, daß mit der Toleranz von ±50%, die durch den erwähnten veränderbaren Teilungsfaktor 2 vorgegeben ist, für alle Frequenzen im wesentlichen die gleiche Anzahl von Abtastimpulsen am Zählerausgang 8 erreicht wird. Die Genauigkeit ist damit im wesentlichen unabhängig von der jeweiligen Frequenz und durch die Stufenzahl des Zählers bestimmt. Auch für hohe Genauigkeiten reicht im allgemeinen ein 12-Bit-Zähler aus. Damit ist für Frequenzen zwischen 1 Hz und 3 kHz beispielsweise 0,1% Genauigkeit der Messung erreichbar bei einer Zählimpulsfrequenz von 30 MHz. Mit der gleichen Schaltung ist bis 100 kHz noch eine Genauigkeit von 2 bis 3% erreichbar.If the most significant bit n is reached during a measurement, the division factor is increased. If the second most significant bit is not reached, the division factor is reduced by a factor of 2. In this way, the sampling rate is set depending on the output of the counter so that at least the second most significant bit, but at most the most significant bit is reached. This ensures that with the tolerance of ± 50%, which is predetermined by the variable division factor 2 mentioned, essentially the same number of scanning pulses at counter output 8 is achieved for all frequencies. The accuracy is therefore essentially independent of the respective frequency and determined by the number of stages in the counter. A 12-bit counter is generally also sufficient for high accuracies. For frequencies between 1 Hz and 3 kHz, for example, 0.1% accuracy of the measurement can be achieved at a counting pulse frequency of 30 MHz. With the same circuit, an accuracy of 2 to 3% can still be achieved up to 100 kHz.

Gleichzeitig wird mit der erfindungsgemäß ausgestalteten Schaltung die Wortbreite der Division im gleichen Maß wie die Gesamtzahl der Zählimpulse einer Frequenzperiode, unabhängig von deren zeitlicher Länge, innerhalb der obenerwähnten Toleranz kostant gehalten. Dadurch wird eine höhere Datendurchsatzrate bei gleicher oder verbesserter Auflösung gegenüber der bekannten Schaltung erzielt. At the same time with the circuit designed according to the invention the word width of the division to the same extent as the total number the counting pulses of a frequency period, regardless of their time Length, kept within the above-mentioned tolerance. This will result in a higher data throughput rate at the same or improved resolution compared to the known circuit achieved.  

Für die Einstellung der Zählfrequenz oder Abtastrate sollte folgende Bedingung erfüllt sein:For setting the counting frequency or sampling rate, the following should be done Condition must be met:

TZähler max = T + (df/dt) fT counter max = T + (df / dt) f

TZähler max = maximale Zählzeit
T = gemessene Periodendauer
df/dt = Frequenzänderung
f = gemessene EingangsfrequenzT counter max = maximum counting time
T = measured period
df / dt = frequency change
f = measured input frequency

Somit ist, abhängig von der Signalfrequenzänderung df/dt, bei der digitalen Division eine konstante Auflösung von Z bis (n-1) Bits erzielbar, und zwar unabhängig von der Eingangsfrequenz 1/T. Entsprechend wird bei der analogen Division der Signal-Rausch-Abstand für alle Signalfrequenzen verbessert.Thus, depending on the signal frequency change df / dt, the digital division has a constant resolution of Z to (n-1) bits achievable, regardless of the input frequency 1 / T. Corresponding becomes the signal-to-noise ratio in the analog division improved for all signal frequencies.

Ein Vorteil besteht weiter noch darin, daß sich bei dem erfindungsgemäßen Verfahren die Schaltung auch bei einem sehr großen Frequenzbereich automatisch auf die jeweilige Frequenz einstellt und dabei sehr einfach in ihrem Aufbau ist.Another advantage is that the inventive Process the circuit even with a very large one Frequency range automatically adjusts to the respective frequency and is very simple in structure.

Claims (3)

1. Verfahren zur Messung der Phasenlage zweier frequenzgleicher analoger Signale, bei dem die beiden analogen Signale in jeweils eine Rechteckspannung umgeformt werden, von denen die erste in ihrer Frequenz halbiert und die zweite unverändert jeweils einem von einem Taktgeber gesteuerten binären Zähler aufgegeben werden, wobei die Zählung jeweils von Flanken der Rechteckspannungen aktiviert wird und durch die vorlaufende Flanke der ersten Rechteckspannung beide Zähler geöffnet und die Zähler jeweils durch die zeitlich folgende Flanke der jeweiligen Rechteckspannung geschlossen und die Zählerstände beider Zähler dividiert werden und das Resultat als der Phasenlage proportionaler Wert der Bestimmung der Phasenlage zugrundegelegt wird, dadurch gekennzeichnet, daß die Abtastrate der Zähler in Abhängigkeit von der Länge der jeweiligen Schwingungsdauer derart gesteuert wird, daß die Abtastrate, bezogen auf die zeitliche Dauer der nachfolgenden Schwingung, im Bereich ±50% konstant ist und der Frequenzzähler auf ±50% konstant zählt.1.Procedure for measuring the phase position of two analog signals of the same frequency, in which the two analog signals are each converted into a square-wave voltage, the first of which is halved in frequency and the second unchanged is given to a binary counter controlled by a clock generator, the Counting of the edges of the square-wave voltages is activated and both counters are opened by the leading edge of the first square-wave voltage and the counters are closed by the temporally following edge of the respective square-wave voltage and the counts of both counters are divided and the result is the value of the determination that is proportional to the phase position Phase position is taken as a basis, characterized in that the sampling rate of the counter is controlled as a function of the length of the respective oscillation period in such a way that the sampling rate, based on the duration of the subsequent oscillation, is in the range ± 50% is constant and the frequency counter counts constantly to ± 50%. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Abtastrate in Abhängigkeit vom Setzen des wichtigsten und zweitwichtigsten Bit des ersten Zählers gesteuert wird.2. The method according to claim 1, characterized in that the Sampling rate depending on the setting of the most important and second most important bit of the first counter is controlled. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Abtastrate jeweils um den Faktor 2 verändert wird.3. The method according to claim 1 or 2, characterized in that the sampling rate is changed by a factor of 2.
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