CN1716782A - 能够校正工作周期的数字延迟锁定回路及其方法 - Google Patents

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Abstract

一种用以调整时钟信号的装置，包括：时钟多工单元，用以接收外部时钟信号、外部时钟杠信号及反馈时钟信号，以便基于该外部时钟信号的相位与该反馈时钟信号的相位的比较结果选择该外部时钟信号及该外部时钟杠信号中之一，作为该时钟多工单元的输出信号；以及一延迟锁定回路(DLL)，用以产生一工作校正时钟信号及该反馈时钟信号，以响应该时钟多工单元的输出信号。

Description

能够校正工作周期的数字延迟锁定回路及其方法
技术领域
本发明关于一种用以补偿外部时钟信号与内部时钟信号间的时钟偏移的延迟锁定回路(delay locked loop，DLL)；且更具体地，关于一种能校正该外部时钟信号的工作周期(duty cycle)的DLL。
现有技术
通常，在一同步半导体存储设备中，以同步于一外部时钟信号的上升及下降沿方式来实施数据存取操作(例如：一读取操作及一写入操作)。
因为在该外部时钟信号输入至该同步半导体存储设备的同时，会有时间延迟，以便可用以作为该同步半导体存储设备的一内部时钟信号，所以使用一延迟锁定回路，以通过补偿该内部时钟信号与该外部时钟信号间的时钟偏移来使该内部时钟信号与该外部时钟信号同步。
当增加该同步半导体存储设备的操作速度时，需要一用以使该内部时钟信号与该外部时钟信号同步及校正该外部时钟信号的工作周期的装置，以提高该同步半导体存储设备的效能。因此，已提出有各种不同的用以补偿该内部时钟信号与该外部时钟信号间的时钟偏移及用以校正该工作周期的延迟锁定回路。
图1显示一传统延迟锁定回路的框图，其中该传统延迟锁定回路系揭露于一共同拥有的共同未决申请(2002年12月30日所提出的发明名称为″用以校正工作周期的数字延迟锁定回路装置及其方法(DIGITAL DLLAPPARATUS FOR CORRECTING DUTY CYCLE AND METHOD THEREOF)″的美国专利申请第10/331,412号)中，在此并入本申请以作为参考。
如所示，该传统延迟锁定回路包括缓冲器110、延迟线单元120、工作误差控制器130、第一延迟模型单元140、第一直接相位检测器150、第二延迟模型单元160及第二直接相位检测器170。
该缓冲器110接收一外部时钟信号ext_clk及通过缓冲该外部时钟信号ext_clk以产生一第一内部时钟信号。将该第一内部时钟信号输入至该延迟线单元120。
该延迟线单元120接收该第一内部时钟信号且亦接收来自该第一及第二直接相位检测器150及170的第一检测信号及第二检测信号。该延迟线单元120基于该第一及第二检测信号延迟该第一内部时钟信号且输出第一延迟内部时钟信号intclk1及第二延迟内部时钟信号intclk2至该工作误差控制器130。
详而言之，该延迟线单元120包括第一控制器121、第一延迟线122、第二控制器123及第二延迟线124。
该第一控制器121基于该第一检测信号产生一用以控制一延迟量的第一控制信号及输出该第一控制信号至该第一延迟线122。
该第一延迟线122接收该第一控制信号及该第一内部时钟信号。该延迟线122基于该第一控制信号来延迟该第一内部时钟信号。亦即，该第一延迟线122基于该第一控制信号产生该第一延迟内部时钟信号intclk1。将该第一延迟内部时钟信号intclk1输入至该工作错误控制器130。
该第二控制器123基于该第二检测信号输出一用以控制一延迟量的第二控制信号至该第二延迟线124。
该第二延迟线124接收该第二控制信号及该第一内部时钟信号。该第二延迟线124基于该第二控制信号延迟该第一内部时钟信号。然后，将该延迟的第一内部时钟信号反向及输出以作为该第二延迟内部时钟信号intclk2。将第二延迟内部时钟信号intclk2输出至该工作误差控制器130。
该工作误差控制器130接收该第一及第二延迟内部时钟信号intclk1及intclk2。该工作误差控制器130通过将一第一工作控制时钟信号int_clk及一第二工作控制时钟信号intclk2’的下降沿调整至该第一工作控制时钟信号int_clk及该第二工作控制时钟信号intclk2’的下降沿的中间处，以产生该第一工作控制时钟信号int_clk及该第二工作控制时钟信号intclk2’。在此，如上所述，通过移位该第一及第二工作控制时钟信号int_clk及intclk2’的下降沿，以工作校正该第一及第二工作控制时钟信号int_clk及intclk2’成为50％占空率(duty ratio)。然后，将该第一及第二工作控制时钟信号int_clk及intclk2’分别输出至该第一及第二延迟模型单元140及160。
该工作误差控制器130包括第一相位检测器131、混合控制器132、第一相位混合器133及第二相位混合器134。
将该第一及第二延迟内部时钟信号intclk1及intclk2反相且输入至该第一相位检测器131。该第一相位检测器131比较该第一及第二延迟内部时钟信号intclk1及intclk2的下降沿的相位，以便决定哪一个下降沿超前另一下降沿，用以基于该比较结果产生一相位检测信号。将该相位检测信号输出至该混合控制器132。
该混合控制器l32接收该相位检测信号，以基于该相位检测信号来决定一加权值k，其包含该第一及第二延迟内部时钟信号intclk1及intclk2的两个下降沿间的相位差。将该加权值k输出至该第一及第二相位混合器133及134。该加权值k包括多个加权信号。
该第一相位混合器13接收该加权值k以及该第一及第二延迟内部时钟信号intclk1及intclk2。该第一相位混合器133通过从1减去该加权值k来计算一差值。通过将该差值施加至该第一延迟内部时钟信号intclk1及将该加权值k施加至该第二延迟内部时钟信号intclk2，该第一相位混合器133产生该第一工作控制时钟信号int_clk。将该第一工作控制时钟信号int_clk输出至该第一延迟模型单元140。
该第二相位混合器134接收该加权值k及通过从1减去该加权值k以计算一差值。通过将该加权值施加至该第一延迟内部时钟信号intclk1及将该差值施加至该第二延迟内部时钟信号intclk2，该第二相位混合器134产生该第二工作控制时钟信号intclk2’。该第二相位混合器134将该第二工作控制时钟信号intclk2’输出至该第二延迟模型单元160。
在此，如上所述，该第一及第二工作控制时钟信号int_clk及intclk2’通过将它们的下降沿调整至其中间位置所产生；以及该相位位移的方向及量由该加权值k及该差值所决定。
该第一延迟模型单元140接收该第一工作控制时钟信号int_clk及估算该外部时钟信号ext_clk经过该传统延迟锁定回路而输出成为该第一及第二工作控制时钟信号int_clk及intclk2’时所产生的延迟量。该第一延迟模型单元140基于所估算的延迟量产生一第一补偿时钟信号iclk1及将该第一补偿时钟信号iclk1输出至该第一直接相位检测器150。
该第一直接相位检测器150接收该外部时钟信号ext_clk及该第一补偿时钟信号iclk1，由此产生该第一检测信号，以响应该外部时钟信号ext_clk与该第一补偿时钟信号iclk1的比较结果。将该第一检测信号输入至该延迟线单元120。
该第二延迟模型单元160接收该第二工作控制时钟信号intclk2’及估算该第二工作控制时钟信号intclk2’从该传统延迟锁定回路行进至一数据输入/输出接脚(DQ接脚)时所产生的延迟量。该第二延迟模型单元160基于所估算的延迟量产生一第二补偿时钟信号iclk2及将该第二补偿时钟信号iclk2输出至该第二直接相位检测器170。
该第二直接相位检测器170接收该外部时钟信号ext_clk及该第二补偿时钟信号iclk2，以基于该外部时钟信号ext_clk及该第二补偿时钟信号iclk2的比较结果产生该第二检测信号。将该所产生的第二检测信号输入至该延迟线单元120。
然而，利用该第一及第二延迟线122及124，图1中的传统延迟锁定回路使该第一及第二补偿时钟信号iclk1及iclk2分别与该外部时钟信号ext_clk的上升沿同步。因此，该第一及第二延迟线的每一个应该具有1tCK的延迟量，如图2所示。结果，该第一及第二延迟线的全部延迟量应该具有2tCK的延迟量。
而且，如果一传统延迟锁定回路具有一双延迟线结构，则全部延迟量变成4tCK。于此，在该双延迟线结构中，第一及第二延迟线分别由一粗略及一精细延迟线所构成。结果，会增加半导体存储设备的尺寸，以及亦会增加半导体存储设备的功率消耗。
发明内容
因此，本发明的目的在于提供一种能降低延迟线的长度及降低延迟锁定时间的延迟锁定回路装置。
基于本发明的一个方面，提供一种用以调整一时钟信号的半导体装置，其包括：时钟多工单元，用以接收外部时钟信号、外部时钟杠信号及反馈时钟信号，以便基于该外部时钟信号的相位与该反馈时钟信号的相位的比较结果选择该外部时钟信号及该外部时钟杠信号之一作为该时钟多工单元的输出信号；延迟锁定回路(DLL)，用以产生一工作校正时钟信号及该反馈时钟信号，以响应该时钟多工单元的输出信号。
基于本发明的另一方面，提供一种使用外部时钟信号以产生工作校正时钟信号的方法，其包括下列步骤：产生上升沿时钟信号，其中该上升沿时钟信号的上升沿同步于该外部时钟信号的上升沿；产生一下降沿时钟信号，其中该下降沿时钟信号的下降沿同步于该外部时钟信号的上升沿；基于一反馈时钟信号选择该上升沿时钟信号及该下降沿时钟信号中之一；基于一第一相位检测信号及一第二相位检测信号在该外部时钟信号的一个时钟周期内通过延迟所选择的该上升沿时钟信号及该下降沿时钟信号中的一个产生第一延迟锁定时钟信号及第二延迟锁定时钟信号；通过延迟该第一延迟锁定时钟信号及该第二延迟锁定时钟信号以产生第一输出时钟信号及第二输出时钟信号；以及通过校正该第一输出时钟信号及该第二输出时钟信号的工作周期以产生该工作校正时钟信号。
附图说明
从下面较佳实施例的说明并配合所述附图可明显了解本发明的上述及其它目的以及特征。
图1显示一传统延迟锁定回路的框图；
图2显示图1所示的传统延迟锁定回路的操作的时序图；
图3显示基于本发明的一延迟锁定回路的框图；
图4显示图3所示的延迟锁定回路的操作的时序图；
图5显示图3所示的一延迟线单元的示意电路图；
图6显示图3所示的一时钟信号选择器的示意电路图；以及
图7显示图6所示的第一及第二相位检测器的操作的时序图。
具体实施方式
以下将参考所述附图来详细描述基于本发明的一延迟锁定回路。
图3为显示基于本发明的延迟锁定回路(DLL)的框图；
如所示，该延迟锁定回路包括时钟多工单元310、第一直接相位检测器350、第二直接相位检测器370、第一延迟模型单元340、第二延迟模型单元360、延迟线单元320、第一时钟相位控制单元380、第二时钟相位控制单元390及工作周期校正单元330。
该时钟多工单元310接收一外部时钟信号CLK及一该外部时钟信号CLK的反相信号，即，外部时钟杠信号/CLK。该时钟多工单元310选择该外部时钟信号CLK及该外部时钟杠信号(clock bar signal)/CLK中之一，以便输出该已选择时钟信号至该延迟线单元320，以便在该延迟线单元320中将该已选择时钟信号延迟锁定于tCK/2内，其中该tCK为该外部时钟信号CLK的时钟周期。
该时钟多工单元320包括第一输入缓冲器311、第二输入缓冲器312、时钟信号选择器313及多工器314。
该第一输入缓冲器311分别经由一非反相端(+)及一反相端(-)接收该外部时钟信号CLK及该外部时钟杠信号/CLK，以便通过缓冲该外部时钟信号CLK输出该外部时钟信号CLK作为上升沿时钟信号rclk。该第二输入缓冲器312分别经由一反相端(-)及一非反相端(+)接收该外部时钟信号CLK及该外部时钟杠信号/CLK，以便通过缓冲该外部时钟杠信号/CLK输出该外部时钟杠信号/CLK作为一下降沿时钟信号fclk。在此，使该上升沿时钟信号rclk同步于该外部时钟信号CLK，且使该下降沿时钟信号fclk同步于该外部时钟杠信号/CLK。
该时钟信号选择器313将该外部时钟信号CLK的相位与自该第一延迟模型单元340输出的一反馈时钟信号fb_clk的相位作比较，以便产生一时钟选择信号clk_sel。
该多工器314基于该时钟选择信号clk_sel选择该上升沿时钟信号rclk及该下降沿时钟信号fclk中之一，以便输出该选择信号至该延迟线单元320。
该延迟线单元320包括第一延迟线322、第一延迟线控制器321、第二延迟线324及第二延线线控制器323。
在该第一延迟线322中，使该多工器所选择的上升沿时钟信号rclk或下降沿时钟信号fclk延迟锁定于tCK/2内。之后，该第一延迟线320输出第一延迟锁定时钟信号pre_clk至该第一时钟相位控制单元380及该第二延线线324。
同时，该第一直接相位检测器350产生一第一相位检测信号pd1。将该第一相位检测信号pd1输入至该第一延迟线控制器321及该第二延迟线控制器323。该第一及第二延线线控制器321及323基于该第一相位检测信号pd1分别控制该第一及第二延迟线322及324的延迟量。因为将该第一相位检测信号pd1输入至该第一及第二延迟线控制器321及323，所以在该第二延迟线324中以相同于该第一延迟线322的延迟时间延迟该第一延迟锁定时钟信号pre_clk。该第二延迟线324通过延迟该第一延迟锁定时钟信号pre_clk以输出第二延迟锁定时钟信号。
图4为显该数字延迟锁定回路的操作的时序图。
如所示，该反馈时钟信号fb_clk应该延迟α的延迟量，以同步于该外部时钟信号CLK。因此，该第一直接相位检测器350输出该第一相位检测信号pd1至该第一及第二延迟线控制器321及323，用以控制该第一及第二延迟线322及324具有α的延迟量。接下来，该第一延迟线322以α的延迟量延迟该反馈时钟信号fb_clk，然后输出该延迟信号作为该第一延迟锁定时钟信号pre_clk。结果，使该第一延迟锁定时钟信号pre_clk的上升沿同步于该外部时钟信号CLK的上升沿。
同时，该第二延迟线324以α的延迟量延迟该第一延迟锁定时钟信号pre_clk。在此，因为该第一及第二延迟线322及324以串联方式连接，所以该第二延迟线324自该第一延迟线322接收该第一延迟锁定时钟信号pre_clk。接下来，该第二延迟线324所输出的第二延迟锁定时钟信号post_clk成为输入至该第二直接相位检测器370的反馈时钟杠信号/fb_clk的延迟版本，其具有2α的延迟量。
在此时，因为使该第一延迟锁定时钟信号pre_clk同步于该外部时钟信号CLK，所以不再改变该第一延迟线322的延迟量。仍然需要以β的延迟量延迟该第二延迟锁定时钟信号post_clk，以便同步于该外部时钟信号CLK。因此，在该第二直接相位检测器370及该第二延迟线控制器323的控制下以β的延迟量延迟该第二延迟锁定时钟信号post_clk。
将该第一及第二延迟线322及324的上述延迟锁相操作称为粗略延迟操作。
同时，该第一时钟相位控制单元380包括第一精细延迟线381、第二精细延迟线382及第一相位混合器383。同样地，该第二时钟相位控制单元390包括第三细延迟线391、第四精细延迟线392及第二相位混合器393。
该第一及第二精细延迟线381及382分别对该第一延迟锁定时钟信号pre_clk实施一精细延迟操作。同样地，该第三及第四精细延迟线391及392分别对该第二延迟锁定时钟信号post_clk实施该精细延迟操作。实施该精细延迟操作，以便为了相位锁定精细地延迟该第一及第二延迟锁定时钟信号pre_clk及post_clk。该精细延迟操作独立于该粗略延迟操作而进行。
因为该第一时钟相位控制单元380的操作相同于该第二时钟相位控制单元390的操作，所以下面只描述该第一时钟相位控制单元380的操作。
将该第一延迟锁定时钟信号pre_clk输入至该第一及第二精细延迟线381及382。在此，该第一精细延迟线381中所包含的单位延迟单元的数目可比该第二精细延迟线382的单位延迟单元的数目少一个。亦即，基于该第一相位检测信号pd1来确定一加权值K；以及该第一延迟锁定时钟信号pre_clk经过的该第一精细延迟线381中的单位延迟单元的数目基于该第一相位混合器383所输出的控制信号来决定。在此，该第一延迟锁定时钟信号pre_clk所经过的该第一精细延迟线381的单元延迟单位的数目比该第一延迟锁定时钟信号pre_clk所经过的该第二精细延迟线382的单元延迟单位的数目少一个。
亦即，如果在该第一精细延迟线中该第一延迟锁定时钟信号pre_clk所经过的单位延迟单元的数目为1、3或5，则在该第二精细延迟线中该第一延迟锁定时钟信号pre_clk所经过的单位延迟单元的数目分别2、4或6。例如：如果该第一延迟锁定时钟信号pre_clk经过该第一精细延迟线381中的3个单位延迟单元，则该第一延迟锁定时钟信号pre_clk经过该第二精细延迟线382中的4个单位延迟单元。
该第一及第二精细延迟线381及382分别输出第一输入信号IN1及第二输入信号IN2至该第一相位混合器383。
如果基于该第一相位检测信号pd1将该加权值K设定为0，则该第一精细延迟线381输出该第一延迟锁定时钟信号pre_clk，而不会延迟该第一延迟锁定时钟信号pre_clk。
然而，如果该第一直接相位检测器350检测到该反馈时钟信号fb_clk的相位超前该外部时钟信号CLK的相位，则该第一相位混合器383增加该加权值K。该加权值K越靠近1，则可使该相位混合器383的输出时钟信号更加同步于该第二输入信号IN2。
之后，如果该加权值变成1，则该第一相位混合器383输出该第二输入信号IN2，作为该相位混合器383的输出时钟信号。在此时，如果该反馈时钟信号fb_clk的相位仍然超前该外部时钟信号CLK的相位，该第一相位混合器383沿左方向移位该第一精细延迟线381的延迟量。亦即，使该第一延迟锁定时钟信号pre_clk所经过的单位延迟单元的数目增加2个(例如：1个变成3个或3个变成5个)。在此时，因为该加权值K为1，所以该第一相位混合器383的输出时钟信号不受该第一精细延迟线381的延迟量变化的影响。
如果需要在左移该第一精细延迟线381的延迟量之后，使该反馈时钟信号fb_clk延迟更多，则减少该加权值K。如果减少该加权值K，则使该第一相位混合器383的输出时钟信号的相位接近该第一输入信号IN1的相位。
同时，为了减少该第一及第二精细延迟线381及382的延迟量，可以相反方式来实施上述操作。
此外，该第一相位混合器383产生多个控制信号，即用以控制该第一及第二精细延迟线381及382的延迟量的右移信号及左移信号。该第一相位混合器383可以本专业技术人员所熟知的各种设计技术，例如：一上下计数器或一译码器来设计。
因为延迟锁定操作几乎是由该粗略延迟操作所完成，所以实施该精细延迟操作，以便细微地调整外部噪声，例如：电源电压的变化所造成的小延迟变化。因此，用以调整该小延迟变化的物理延迟线长度为该第一至第四精细延迟线381、382、391及392的足够物理长度。
图5为显示图3所示的延迟线单元320的示意电路图。
如所示，该第一延迟线控制器321基于该第一相位检测信号pd1产生第一至第三左移信号SL1-SL3。该第一延迟线322基于该第一至第三左移信号SL1-SL3延迟该第一延迟线322的输入信号。该第二延迟线324具有相同于该第一延迟线322的结构。
图6为显示图3所示的时钟信号选择器313的示意电路图。
如所示，该时钟信号选择器313包括反馈时钟延迟单元621、第一相位检测器623、第二相位检测器625、P-沟道金属氧化物半导体(PMOS)晶体管627及第一至第三n-沟道金属氧化物半导体(NMOS)晶体管629-633。
该反馈时钟延迟单元621以一预定延迟时间延迟该反馈时钟信号，以便产生一延迟反馈时钟信号fb_clkd。该第一相位检测器623比较该外部时钟信号CLK与该反馈时钟信号fb_clk的相位。该第二相位检测器625比较该外部时钟信号CLK与该延迟反馈时钟信号fb_clkd的相位。
该反馈时钟延迟单元621包括K个单位延迟单元。该K个单位延迟单元为所需的单位延迟单元的数目，以便延迟该反馈时钟信号，避免一死区。
图7为显示该第一及第二相位检测器623及625的操作的时序图。
如所示，如果输入至第一端‘a’的信号的相位超前输入至一第二端‘b’的信号的相位，则该第一相位检测器623或该第二相位检测器625的输出信号处于逻辑高电平。另一方面，如果输入至该第一端‘a’的信号的相位落后输入至该第二端‘b’的信号的相位，则该第一相位检测器623或该第二相位检测器625的输出信号处于逻辑低电平。
因此，如果该外部时钟信号CLK的相位超前该反馈时钟信号fb_clk及该延迟反馈时钟信号fb_clkd的相位，则该第一及第二相位检测器623及625的输出信号处于逻辑高电平。结果，使该第一及第二NMOS晶体管629及631导通；以及因而，该时钟选择信号clk_sel变成逻辑高电平。因此，图3所示的多工器314选择该下降沿时钟信号fclk，以响应该处于逻辑高电平的时钟选择信号。除上述情况之外，该多工器选择该上升沿时钟信号rclk。
如上所述，基于本发明的延迟锁定回路能够通过使用该时钟多工单元310减少一延迟线的物理长度。因此，该延迟锁定回路能够减少用以延迟锁相一时钟信号所需的时间。此外，因为延迟线的物理长度被降低，所以可降低该延迟锁定回路的功率消耗。
本申请包含关于2004年6月30日向韩国专利局所提交的韩国专利申请第2004-49848号的主题，在此参考引用其全部内容。
虽然以特定实施例来描述本发明，但是本专业技术人员将清楚知道可在不脱离下面所附权利要求所界定的本发明的精神及范围内可实施各种改变及修饰。
【主要组件符号说明】
110  缓冲器
120  延迟线单元
121  第一控制器
122  第一延迟线
123  第二控制器
124  第二延迟线
130  工作误差控制器
131  第一相位检测器
132  混合控制器
133  第一相位混合器
134  第二相位混合器
140  第一延迟模型单元
150  第一直接相位检测
160  第二延迟模型单元
170  第二直接相位检测器
310  时钟多工单元
311  第一输入缓冲器
312  第二输入缓冲器
313  时钟信号选择器
314  多工器
320  延迟线单元
321  第一延迟线控制器
322  第一延迟线
323  第二延迟线控制器
324  第二延迟线
330  工作周期校正单元
331  第一相位检测器
332  混合控制器
333  第一工作周期校正混合器
334  第二工作周期校正混合器
340  第一延迟模型单元
350  第一直接相位检测器
360  第二延迟模型单元
370  第二直接相位检测器
380  第一时钟相位控制单元
381  第一精细延迟线
382  第二精细延迟线
383  第一相位混合器
390  第二时钟相位控制单元
391  第三精细延迟线
392  第四精细延迟线
393  第二相位混合器
621      反馈时钟延迟单元
623      第一相位检测器
625      第二相位检测器
627      PMOS晶体管
629      第一NMOS晶体管
631      第二NMOS晶体管
633      第三NMOS晶体管
CLK      外部时钟信号
/CLK     外部时钟杠信号
ext_clk  外部时钟信号
clk_sel  时钟选择信号
fb_clk   反馈时钟信号
fb_clkd  延迟反馈时钟信号
iclk1    第一补偿时钟信号
iclk2    第二补偿时钟信号
IN1      第一输入信号
IN2      第二输入信号
intclk1  第一延迟内部时钟信号
intclk2  第二延迟内部时钟信号
int_clk  第一工作控制时钟信号
intclk2’第二工作控制时钟信号
pd1      第一相位检测信号
post_clk 第二延迟锁定时钟信号
pre_clk  第一延迟锁定时钟信号
SL1      第一左移信号
SL2      第二左移信号
SL3      第三左移信号
摘要附图中组件符号的简单说明：
310  时钟多工单元
311  第一输入缓冲器
312  第二输入缓冲器
313  时钟信号选择器
314  多工器
320  延迟线单元
321  第一延迟线控制器
322  第一延迟线
323  第二延迟线控制器
324  第二延迟线
330  工作周期校正单元
331  第一相位检测器
332  混合控制器
333  第一工作周期校正混合器
334  第二工作周期校正混合器
340  第一延迟模型单元
350  第一直接相位检测器
360  第二延迟模型单元
370  第二直接相位检测器
380  第一时钟相位控制单元
381  第一精细延迟线
382  第二精细延迟线
383  第一相位混合器
390  第二时钟相位控制单元
391  第三精细延迟线
392  第四精细延迟线
393       第二相位混合器
CLK       外部时钟信号
/CLK      外部时钟杠信号
fb_clk    反馈时钟信号
IN1       第一输入信号
IN2       第二输入信号
pd1       第一相位检测信号
post_clk  第二延迟锁定时钟信号
pre_clk   第一延迟锁定时钟信号。

Claims (25)

1.一种用以调整时钟信号的装置，包括：
时钟多工单元，用以接收外部时钟信号、外部时钟杠信号及反馈时钟信号，以便基于该外部时钟信号的相位与该反馈时钟信号的相位的比较结果选择该外部时钟信号及该外部时钟杠信号之一，作为该时钟多工单元的输出信号；以及
延迟锁定回路，用以产生工作校正时钟信号及该反馈时钟信号，以响应该时钟多工单元的输出信号。
2.如权利要求1所述的装置，其中该延迟锁定回路包括：
延迟线单元，用以通过基于一第一相位检测信号及一第二相位检测信号延迟该时钟多工单元的输出信号，产生一延迟锁定时钟信号；
工作周期校正单元，用以通过校正该延迟锁定时钟信号的工作周期，以产生该工作校正时钟信号；以及
时钟反馈单元，用以接收该工作校正时钟信号，以便产生该第一相位检测信号、该第二相位检测信号、该反馈时钟信号及一反馈时钟杠信号。
3.如权利要求2所述的装置，其中该时钟多工单元包括：
第一输入缓冲器，用以产生一上升沿时钟信号，其上升沿与该外部时钟信号的上升沿同步；
第二输入缓冲器，用以产生一下降沿时钟信号，其下降沿与该外部时钟信号的上升沿同步；
时钟信号选择器，用以基于该外部时钟信号及该反馈时钟信号产生一时钟选择信号；以及
多工器，用以基于该时钟选择信号选择该第一输入缓冲器及该第二输入缓冲器的输出信号之一。
4.如权利要求3所述的装置，其中该第一输入缓冲器经由该第一输入缓冲器的第一输入端接收该外部时钟信号及经由该第一输入缓冲器的第二输入端接收该外部时钟杠信号。
5.如权利要求4所述的装置，其中该第二输入缓冲器经由该第二输入缓冲器的第二输入端接收该外部时钟信号及经由该第二输入缓冲器的第一输入端接收该外部时钟杠信号。
6.如权利要求3所述的装置，其中该时钟信号选择器包括：
反馈时钟信号延迟单元，用以延迟该反馈时钟信号，以便产生一延迟反馈时钟信号；
第一相位检测器，用以比较该外部时钟信号与该反馈时钟信号的相位；以及
第二相位检测器，用以比较该外部时钟信号与该延迟反馈时钟信号的相位。
7.如权利要求6所述的装置，其中该反馈时钟信号延迟单元包括多个单位延迟单元，用以延迟该反馈时钟信号，避免死区。
8.如权利要求2所述的装置，其中该延迟线单元包括：
第一延迟线单元，用以接收该外部时钟信号及该外部时钟杠信号之一，以便基于该第一相位检测信号及该第二相位检测信号产生第一粗略延迟锁定时钟信号及第二粗略延迟锁定时钟信号；以及
第二延迟线单元，用以接收该第一粗略延迟锁定时钟信号及该第二粗略延迟锁定时钟信号，以便产生第一精细延迟锁定时钟信号及第二精细延迟锁定时钟信号，其中
该延迟锁定时钟信号包括该第一精细延迟锁定时钟信号及该第二精细延迟锁定时钟信号。
9.如权利要求8所述的装置，其中该第一延迟线单元包括：
第一延迟线，用以延迟该外部时钟信号及该外部时钟杠信号之一，以便产生该第一粗略延迟锁定时钟信号；
第一延迟线控制器，用以基于该第一相位检测信号及该第二相位检测信号控制该第一延迟线的延迟量；
第二延迟线，用以延迟该第一粗略延迟锁定时钟信号，以便产生该第二粗略延迟锁定时钟信号；以及
第二延迟线控制器，用以基于该第一相位检测信号及该第二相位检测信号控制该第二延迟线的延迟量。
10.如权利要求8所述的装置，其中该第二延迟线单元包括：
第一时钟相位控制单元，用以接收该第一粗略延迟锁定时钟信号，以便基于该第一相位检测信号产生该第一精细延迟锁定时钟信号；以及
第二时钟相位控制单元，用以接收该第二粗略延迟锁定时钟信号，以便基于该第二相位检测信号产生该第二精细延迟锁定时钟信号。
11.如权利要求10所述的装置，其中该第一时钟相位控制单元包括：
第一精细延迟线，用以通过基于一移位信号延迟该第一粗略延迟锁定时钟信号以产生一第一输入时钟信号；
第二精细延迟线，用以通过基于该移位信号延迟该第一粗略延迟锁定时钟信号以产生一第二输入时钟信号；
相位混合器，用以通过基于一加权值混合该第一输入时钟信号与该第二输入时钟信号的相位以产生该第一精细延迟锁定时钟信号及用以产生该移位信号，
其中该加权值及该移位信号基于该第一相位检测信号所产生。
12.如权利要求11所述的装置，其中该第一精细延迟线包括N个单位延迟单元，且该第一粗略延迟锁定时钟信号经过该第一精细延迟线的H个单位延迟单元；该第二精细延迟线包括N+1个单位延迟单元，且该第一粗略延迟锁定时钟信号经过H+1个单位延迟单元，其中N及H为自然数且H小于或等于N。
13.如权利要求10所述的装置，其中该第二时钟相位控制单元包括：
第一精细延迟线，用以通过基于一移位信号延迟该第二粗略延迟锁定时钟信号以产生一第一输入时钟信号；
第二精细延迟线，用以通过基于该移位信号延迟该第二粗略延迟锁定时钟信号以产生一第二输入时钟信号；以及
相位混合器，用以通过基于一加权值混合该第一输入时钟信号与该第二输入时钟信号的相位以产生该第二精细延迟锁定时钟信号及用以产生该移位信号，
其中该加权值及该移位信号基于该第二相位检测信号所产生。
14.如权利要求13所述的装置，其中该第一精细延迟线包括N个单位延迟单元，且该第二粗略延迟锁定时钟信号经过该第一精细延迟线的H个单位延迟单元；该第二精细延迟线包括N+1个单位延迟单元，且该第二粗略延迟锁定时钟信号经过H+1个单位延迟单元，其中N及H为自然数且H小于或等于N。
15.如权利要求12所述的装置，其中H为奇数，且该第一精细延迟线的H个单位延迟单元基于该移位信号来启动。
16.如权利要求15所述的装置，其中H+1为偶数，且该第二精细延迟线的H+1个单位延迟单元基于该移位信号来启动。
17.如权利要求14所述的装置，其中H为奇数，且该第一精细延迟线的H个单位延迟单元基于该移位信号来启动。
18.如权利要求17所述的装置，其中H+1为偶数，且该第二精细延迟线的H+1个单位延迟单元基于该移位信号来启动。
19.一种使用外部时钟信号以产生一工作校正时钟信号的方法，包括下列步骤：
a)产生一上升沿时钟信号，其上升沿同步于该外部时钟信号的上升沿；
b)产生一下降沿时钟信号，其下降沿同步于该外部时钟信号的上升沿；
c)基于一反馈时钟信号选择该上升沿时钟信号及该下降沿时钟信号之一；
d)基于一第一相位检测信号及一第二相位检测信号通过在该外部时钟信号的一个时钟周期内延迟该上升沿时钟信号及该下降沿时钟信号中所述的一个以产生第一延迟锁定时钟信号及第二延迟锁定时钟信号；
e)通过延迟该第一延迟锁定时钟信号及该第二延迟锁定时钟信号以产生第一输出时钟信号及第二输出时钟信号；以及
f)通过校正该第一输出时钟信号及该第二输出时钟信号的工作周期以产生该工作校正时钟信号。
20.如权利要求19所述的产生该工作校正时钟信号的方法，其中步骤a)包括下列步骤：
f)经由一输入缓冲器的第一输入端接收该外部时钟信号；以及
g)经由该输入缓冲器的第二输入端接收该外部时钟信号的反相信号。
21.如权利要求19所述的产生该工作校正时钟信号的方法，其中步骤b)包括下列步骤：
h)经由一输入缓冲器的第二输入端接收该外部时钟信号；以及
i)经由该输入缓冲器的第一输入端接收该外部时钟信号的反相信号。
22.如权利要求19所述的产生该工作校正时钟信号的方法，其中步骤c)包括下列步骤：
j)通过延迟该反馈时钟信号以产生一延迟反馈时钟信号；
k)比较该反馈时钟信号与该外部时钟信号的相位；以及
l)比较该延迟反馈时钟信号与该外部时钟信号的相位。
23.如权利要求19所述的产生该工作校正时钟信号的方法，其中步骤d)包括下列步骤：
m)基于该第一相位检测信号及该第二相位检测信号延迟该上升沿时钟信号与该下降沿时钟信号中之一，用以产生该第一延迟锁定时钟信号；以及
n)基于该第一相位检测信号及该第二相位检测信号延迟该第一延迟锁定时钟信号。
24.如权利要求23所述的产生该工作校正时钟信号的方法，其中步骤e)包括下列步骤：
o)基于一移位信号延迟该第一延迟锁定时钟信号，用以产生一第一输入时钟信号；
p)基于一移位信号延迟该第一延迟锁定时钟信号，用以产生一第二输入时钟信号；
q)基于该第一相位检测信号混合该第一输入时钟信号与该第二输入时钟信号的相位，其中
用以产生该第一输入时钟信号的单位延迟单元的数目比用以产生该第二输入时钟信号的单位延迟单元的数目少1。
25.如权利要求23所述的产生该工作校正时钟信号的方法，其中步骤e)包括下列步骤：
m)基于一移位信号延迟该第二延迟锁定时钟信号，用以产生一第一输入时钟信号；
n)基于一移位信号延迟该第二延迟锁定时钟信号，用以产生一第二输入时钟信号；
o)基于该第二相位检测信号混合该第一输入时钟信号与该第二输入时钟信号的相位，
其中用以产生该第一输入时钟信号的单位延迟单元的数目比用以产生该第二输入时钟信号的单位延迟单元的数目少1。
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