CN1248823A - 锁相环电路及其控制方法 - Google Patents

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Abstract

一种PLL电路,可以监测压控振荡器的停振,并根据监测信号产生一个振荡控制信号来使压控振荡器自动起振,利用所产生的振荡控制信号使压控振荡器自动地恢复到正常的振荡状态。压控振荡器是由多个连接成环状的差分放大器构成的环路振荡器。差分放大器的各个输入端分别接有多个振荡控制装置,以便可以在压控振荡器停振时把环路振荡器置位成可振荡状态。振荡控制装置由振荡控制信号控制。

Description

锁相环电路及其控制方法
本发明涉及PPL(锁相环)电路及其控制方法，特别是涉及到一种能够在所监控的压控振荡电路(VCO)的振荡状态停振时，自动恢复到正常状态的PPL电路。
最近，出现了用于一种时钟步进过程的非常精密的解决办法，用它可以从通讯系统接收到的一个信号中恢复一个数据信号。为此目的，就需要一种能产生多相位时钟的PPL(锁相环)电路。当多相时钟的相位数(2，4，8，16，...)等于2N时，则用于实现时钟同步的电路就无需冗余电路。因此，可以容易地设计出该电路。
在这种情况下，系统中2N的相位时钟通常设计成8相位时钟。
以下将参照传统的多相时钟进行描述。
(1)第一种常规参考文献(日本专利特开平4-20016)：
第一种常规参考文献公开了一种由环路振荡器构成的时钟发生器，该环路振荡器包括奇数级的延时电路，这些延时电路可以直接分别产生作为多相时钟信号的输出信号。
尽管经常使用这种系统，但它却不能产生2N个的相位的时钟。
(2)第二个常规参考文献(日本专利特开昭58-59653)：
第二种常规参考文献公开了一种带有四个鉴相器的时钟发生器，这些鉴相器用于鉴别八相相位调节信号，该时钟发生器通过把产生一个单相时钟的压控振荡器的输出信号加到鉴相器上来产生八相时钟信号。
该系统可以产生2N个相位的时钟(八相位时钟)。然而，其运行速度却有限。因而，该系统不能产生高速时钟。还有，在设计时很难使四个鉴相器的延时时间一致。
(3)第三种常规参考文献(日本专利特开平8-340241)：
第三种常规参考文献公开了一种多相振荡器，其中多级缓冲器顺次相连。通过这种结构，末级输出信号被反相，反馈输入到第一级缓冲器中。这样，每个缓冲器都由两个反相器组成。
在这种系统中，第一级输出时刻和末级输出时刻之间的延时时间，肯定会比其它部分所需的时间要长。
要解决这一问题，压控振荡器的环路振荡器必须由偶数个器件构成。在这方面，人们已经试图通过把延时电路作成差动电路和连接偶数个延时电路来构成环路振荡器。
但是，当环路振荡器由偶数级构成时，就带来了以下问题。
也就是说，在使用具有偶数级的环路振荡器的情况下，当导入电源时，电源噪声的影响会使振荡停止。
在图1所示的偶数级的环路振荡器中，偶数个差分放大器81至84顺次联结，第一级的输入端和末级的输出端连接成一个环路。通过这种结构，当环路振荡器正常工作时，差分放大器的所有输出处于一种不平衡状态。例如，当803的输出处于高电平时，804的输出处于低电平。
在本电路中，当差分放大器81的输入801和802都处于高电平时，差分放大器81的输出803和804就处于低电平，差分放大器82的输出805和806就处于高电平，差分放大器83的输出807和808处于低电平，差分放大器的一个输出端就处于高电平以便返回到第一级。
然而，差分放大器81的输入端801和802都输入了同样的高电平。因此，没有出现正常的振荡状态，结果振荡必然会停止。
最近，可拆卸器件增加。因此，当电源接入时不产生复位信号(上电复位信号)的器件的数量也增加了。这里，请注意传统器件具有复位信号。
因此，这种器件不能产生PPL电路的起始值。结果，就不能确定压控振荡器是否准确振荡了。要解决这一问题，已经开发出一种新技术，其中系统对PLL电路的输出进行监控，并在振荡停止时自动恢复到正常的状态。
例如，在日本专利特开平7-74625中描述了一种技术，其中的一个系统监控着PLL电路中压控振荡器的振荡，当振荡器停振时，系统可以自动恢复正常的振荡状态。
图2所示的电路包括一个相位比较电路91、一个电压产生电路92、一个压控振荡器93、和一个自恢复控制电路94。
通过这种结构，相位比较电路91对基准信号901和振荡信号904进行比较，产生一个相位差鉴别信号902。电压产生电路92把相位差鉴别信号902转变成一个电压903。压控振荡器93产生一个正比于电压903的频率信号。自恢复控制电路94对基准信号901和振荡信号904进行监测，对相位比较电路91发出一个自恢复信号905。
在这种情况下，在压控振荡器93停振后的一个固定的时间内，相位比较电路91根据自恢复控制电路94产生的自恢复信号905，向电压产生电路92发出一个相位差鉴别信号902。通过这种方法，系统自动恢复到正常的振荡状态。
然而，这种常规技术具有以下缺陷。
第一，即使当电压产生电路的输出电压正常时，具有偶数级环路振荡器的压控振荡器也可能会停振。但系统却不能从这种状态中自动恢复。
原因如下。
当来自电压产生电路的电压正常时，具有奇数级环路振荡器的压控振荡器必然会正常振荡。只有当电压值达到地电平GND或电源电平VDD时，振荡才会停止。当振荡停止时，自恢复信号输入到电压产生电路，电压产生电路的输出电压就达到了正常值。这样，就实现了自恢复控制。
但是，在这种方法中，当偶数级的环路振荡器的振荡停止时，而来自电压产生电路的电压又为正常时，振荡就无法恢复了。
第二，当PLL电路停振，而输出电平处于低电平时，就可以自动恢复振荡。但是，当输出电平处于高电平时，振荡就无法自动恢复。这是由于自恢复控制是通过鉴别作为停振状态的输出低电平的时间来实现的。
还有，可变的振荡频率与来自环路振荡器中电压产生电路的控制电压成正比。然而，当控制电压达到电源电平VDD或地电平GND时，环路振荡器就不能变成正常的振荡状态，振荡就不可避免地要停止。
在图3所示的差分放大器中，晶体管705的漏极与晶体管752的漏极相连。还有，晶体管751和753的漏极互相连接在一起。晶体管750和751的源极连接在电源线VDD上。晶体管752和753的源极连接在晶体管754的漏极上。晶体管754的源极连接在电线GND上。
还有，晶体管750的栅极与晶体管751栅极相连，形成来自外电路的控制输入端701。晶体管754的栅极用作来自外电路的控制输入端704。
晶体管752和753的栅极都用作输入端，而晶体管752和753的漏极706和705都用作输出端。
当一个高电平加在输入端702上，而一个低电平加在输入端703上时，晶体管752进入ON状态，输出端706为低电平，而晶体管753进入截止状态，输出端705为高电平。
来自电压产生电路92的电压903加在晶体管750、751和754的输入端701和704上，差分放大器的延时是根据电压而变化的。利用这一特性，可以改变环路振荡器的振荡频率。
但是，当晶体管750、751和754的控制输入端701和704的电压达到电源电平VDD或地线电平GND时，晶体管750、751和754就都进入“截止”状态，也就没有了电流。
因此，电路也就不能作为运算放大器工作，结果振荡必然会停止。
此外，在日本专利特开昭55-42443、特开昭63-185121、特开平5-122032、特开平8-79068、特开平8-307460和特开平9-326692中，也公开了相关的技术。
本发明的一个方面在于提出了一种PLL(锁相环)电路，它可以在振荡停止时自动恢复正常状态。
本发明的另一方面就在于提出了一种可以产生多相时钟的PLL电路。
根据本发明，PLL电路鉴别压控振荡器的停振，并根据检测到的信号产生一个使压控振荡器自动起振的振荡控制信号，通过该控制信号使压控振荡器自动恢复到正常的振荡状态。
通过这种结构，压控振荡器是由多个差分放大器连成环状而构成的环形振荡器。
另外，在差分放大器的各个输入端分别带有多个振荡控制装置，以便当压控振荡器停振时，把环路振荡器设置成可起振状态。
在这种情况下，振荡控制装置由振荡控制信号来控制。
在这种情况下，运算放大器的数量是偶数。
另外，振荡控制装置把运算放大器的一个输入端置成高电平，而把另一个输入端置成低电平。
在这里，振荡控制装置包括一个用于把差分放大器的一个输入端置成高电平的第一振荡控制装置，和一个用于把差分放大器的另一个输入端置成低电平的第二振荡控制装置。
具体说来，第一振荡控制装置由一个连接在差分放大器的一个输入端和电源线之间的P沟道晶体管构成。第二振荡控制装置包括一个连接在差分放大器的另一个输入端和电线之间的N沟道晶体管。
另外，该电路还有第二和第三差分放大器。在这种情况下，构成环路振荡器的差分放大器的一个输出端输入到第二个差分放大器的一个同相输入端；而差分放大器的另一个输出端则输入到第二差分放大器的一个反相输入端。
还有，构成环路振荡器的差分放大器的一个输出端输入到第三个差分放大器的一个反相输入端；而该差分放大器的另一个输出端则输入到第三个差分放大器的同相输入端。这样，可以产生多个频率。环路振荡器的每一个频率都有一个特定的相位差。
此外，电路中还有一个检测电路，用于监测压控振荡器是否停振。监测电路包括一个分频器，一个第一数据锁存装置，一个第二数据锁存装置，一个异或门。
通过这种结构，分频器对压控振荡器的振荡信号进行分频。
第一数据锁存装置锁存了第一时间来自分频器的第一输出信号；而第二数据锁存装置则锁存了第二时间来自分频器的第二输出信号，而第二时间是第一时间后经过一段特定时间之后的时刻。异或门则鉴别第一输出信号和第二输出信号之间是否存在差别。
第一数据锁存装置和第二数据锁存装置都由振荡控制信号来复位。
另外，电路中还带有用于监测压控振荡器是否停振的监测电路。
监测电路包括一个分频器、多个移位寄存器和一个异或门。在这种结构中，分频器对压控振荡器的振荡信号进行分频。这些移位寄存器把分频后的信号顺次移位。每个移位寄存器都是由振荡控制信号来复位的。
更具体地说，环路振荡器部分是由偶数级的差分放大器构成。因此，可以用简单的电路产生2N的多相时钟。
此外，振荡监控电路一直监控着PLL电路的振荡状态，当振荡监控电路测得振荡停止时，就对压控振荡器发出复位信号，以便利用振荡停止作为触发重新起振。结果，当PLL电路停振时，PLL电路可以自动恢复。
另外，当控制电压达到电源电平VDD或地电平GND时，利用一个附加电路可以使环路振荡器不停振。结果是，当压控振荡器的控制电压位于电源电平VDD和地电平GND之间时，就可以产生稳定的振荡。
此外，当振荡停止时，压控振荡器的环路振荡器直接复位到振荡状态。因此，当PLL电路停振时，PLL电路能够准确地返回振荡状态。
图1是一个相关的环路振荡器的方框图。
图2是一个相关的PLL电路的方框图。
图3是一个构成相关环路振荡器各级的一个差分放大器的电路图。
图4是一个根据本发明的PLL电路的方框图。
图5是一个由偶数级构成的环路振荡器的方框图，它可以产生八相位时钟。
图6是一个带有复位电路的环路振荡器的电路图，复位电路可以把环路振荡器复位到可起振状态。
图7是一个构成一种环路振荡器各级的一个差分放大器的电路图。
图8是一个振荡监测电路的电路图。
图9是一个振荡控制电路的电路图。
图10是一个描述本发明工作过程的波形图。
图11是一个描述本发明工作过程的波形图。
图12是一个描述图2所示环路振荡器工作过程的波形图。
图13是一个描述图5所示差分放大器的连接状态的电路图。
图14是一个描述振荡监测电路的其它实施例的电路图。
图15是一个描述图14所示电路的振荡状态的工作过程的波形图，以及
图16是一个描述图14所示电路的振荡状态的工作过程的波形图。
以下参照附图，对本发明的具体实施例进行描述。
在图4至图5中，一种PLL(锁相环)电路监测压控振荡器30是否停振，并根据检测到的信号产生一个用来使压控振荡器自动起振的振荡控制信号107，利用信号107使压控振荡器30恢复到正常状态。
压控振荡器30由一个环路振荡器构成，而环路振荡器则由多个差分放大器32至35连接成环状构成，每个差分放大器32-35的每个输入端都带有振荡控制装置P1-P4和N1-N4。这样，当压控振荡器30停振时，振荡控制装置就使环路振荡器进入一种可振荡状态。在本例中，振荡控制装置P1-P4和N1-N4是由振荡控制信号107来控制的。
在这种结构中，差分放大器的数量是偶数。此外，当差分放大器的一个输入端被上拉到高电平时，其另一个输入端则被下拉为低电平。
在图5中，还带有一个第二差分放大器411和一个第三差分放大器415。构成环路振荡器的一个差分放大器401的一个输出端与第二差分放大器的同相输入端(+)相连，而差分放大器401的另一个输出端则与第二差分放大器的反相输入端(-)相连。
另外，构成环路振荡器的一个差分放大器401的一个输出端连接在第三差分放大器415的一个反相输入端(-)上，而差分放大器401的另一个输出端则与第三差分放大器415的同相输入端(+)相连。
通过这种结构，PLL电路中的环路振荡器就可以产生多个具有所需相位差的频率输出491-498。
在图8(图14)中，用来监测压控振荡器30是否停振的振荡监测电路50的组成包括一个分频器51(402)，一个第一数据锁存装置52(404)，一个第二数据锁存装置53(405)，和一个异或门59(406)。在本例中，分频器51(402)对来自压控振荡器的振荡信号105进行分频。第一数据锁存装置52(404)在第一时间锁存分频器51(402)输出的第一输出信号502(454)。
第二数据锁存装置53(405)在第二时间锁存分频器51(402)输出的第二输出信号503((454)，第二时间是第一时间后的某一预定时间。异或门59(406)鉴别第一输出信号502和第二输出信号503之间是否存在差别。
通过这种结构，利用PLL电路中的振荡控制信号107可以将第一数据锁存装置52(404)和第二数据锁存装置53(405)复位。
另一个振荡控制振荡器50包括一个分频器51、多个移位寄存器52-55、异或门56-58。在这种情况下，分频器51对压控振荡器30输出的振荡信号105进行分频。移位寄存器52-55对经过分频器分频51的信号进行顺次移位。
异或门56-58鉴别每个移位寄存器52-55的输入和输出之间是否存在差别。在这种情况下，移位寄存器52-55是由PLL电路中的振荡控制信号107来复位的。
以下，将详细描述本发明的一种具体实施例。
参照图4，一个PLL电路包括一个PLL振荡器1，一个分频器40、一个相位比较电路10、一个电压产生电路20和一个压控振荡器30、一个振荡监测电路50、以及一个振荡控制电路60。
通过这种结构，分频器40对振荡信号105进行N分频。相位比较电路10比较分频后的信号104和基准信号101之间的相位，并产生一个相位差信号102。电压产生电路20把相位差信号102转变为电压。压控振荡器30与电压103成比例地改变振荡频率。
另外，振荡监测电路50对PLL振荡器1的振荡信号105的振荡状态进行监测，并产生一个表示振荡是否存在的监测信号106。振荡控制电路60根据监测信号106，产生一个振荡控制信号107来控制压控振荡器电路30。
以下，将详细描述图4所示的PLL振荡器1中的压控振荡器30。
关于相位比较电路10，将省略对电压产生电路20和分频器40详细结构的描述，因为这些内容的技术已经为我们所熟知。
另外，一个环路振荡器用作压控振荡器30的一个振荡部分。除了振荡部分之外，这种结构的技术已经为人们所熟知。因此，将省略具体结构的描述。
在图5所示的环振荡器中，偶数个差分放大器401-404串联连接。在这种情况下，第一级401的正输入端与末级404的负输出端404b相连，而第一级的负输入端401b则与末级404的正输入端404a相连。
因此，环路振荡器具有一种环形结构。通过这种结构，振荡频率只取决于差分放大器401、402、403和404的延迟时间。
电压比较器411对差分放大器401的正端输出451和负端输出452的电位进行比较。通过比较，当正相端451的电位较高时，电压比较器411产生一个高电平给输出端491。当正相端的电位较低时，电压比较器411就产生一个低电平。电压比较器412-418都是以这种方式构成的。
电压比较器415的正相输入端与差分放大器401的反相输出端452相连，而电压比较器415的反相输入端则耦合到差分放大器401的正相输出端451上。差分放大器402-404的输出端与电压比较器412、416、413、417、414和418相连，以便产生输出491-498。
尽管到目前为止描述的都是由四级差分放大器构成的环路振荡器，环路振荡器同样可以由2×N(N＝1、2、3、...)个差分放大器构成。
在图6所示的环路振荡器中，偶数个差分放大器32-35相串联。通过这种结构，第一级的同相输入端连接在末级的反相输出端上，而第一级的反相输入端则连接在末级的正相输出端上。这样，环路振荡器就具有一个环形结构。在这种情况下，振荡频率取决于差分放大器的时间延迟。
每个P型场效应管P1-P4和N型场效应管N1-N4都用作控制器件，来控制振荡器自动恢复振荡，并连接在差分放大器32-35的每个输出端302-309。
在P型场效应管P1中，漏极连接在差分放大器32的正输出端302，而源极连接在电源线VDD上。
在N型场效应管N1中，漏极连接在差分放大器32的负输出端303上，而源极连接在地线GND上。晶体管P2-P4和N2-N4以同样的方式连接在差分放大器33-35上。
每个晶体管N1-N4的栅极都获得一个信号，这就是振荡控制信号107，它通过一个非门31来自图6所示的振荡控制电路60。另一方面，晶体管P1-P4的每个栅极都受到振荡控制信号107。
当振荡控制信号107变为高电平时，晶体管P1-P4和N1-N4都截止；而当信号107变为低电平时，这些晶体管都导通。
尽管到目前为止描述的都是由四级差分放大器构成的环路振荡器，环路振荡器同样可以由2×N(N＝1，2，3...)个差分放大器构成。
在图7中，差分放大器包括一个由P型晶体管750、751和N型晶体管752、753构成的差分放大器部分，一个与750并联的P型晶体管755，一个与751并联的P型晶体管756，和一个与N型晶体管754相连的N型晶体管757。
在差分放大器部分中，晶体管750的漏极与晶体管752的漏极相连，晶体管751的漏极与晶体管753的漏极相连，750、752的每个源极都与电源VDD相连。
另外，晶体管752、753的源极都与晶体管754的漏极相连，而754的漏极则与地线GND相连。晶体管750的栅极与晶体管751的栅极相连，就构成了来自外部的控制输入端701。晶体管754的栅极也作为来自外部的一个控制输入端704。
差分放大器的输入端用作晶体管752、753的栅极702、703，而输出端则用作晶体管752、753的漏极706、705。
另外，晶体管755的栅极和晶体管756的栅极相连以构成一个来自外部的控制输入端707。而晶体管757的栅极则构成一个来自外部的控制输入端708。
图8中所示的监测电路50一直监测着PLL振荡器是否在振荡，并产生监测信号来表示振荡状态。
振荡监测电路50包括一个分频器51、移位寄存器52-55、异或门56-58、以及一个或门59，如图8所示。
通过这种结构，分频器51对振荡信号105进行M分频，并把分频后的信号501传给移位寄存器52。当基准信号101从低电平变成高电平时，移位寄存器锁存输入信号501的电平，并产生一个信号502。
每个移位寄存器53-55都以同样的方式工作。也就是说，当基准信号101从低电平变成高电平时，移位寄存器53锁存信号502的电平，并产生一个信号503。
类似地，当基准信号101到来时，在移位寄存器55对信号504进行移位而产生一个信号505的同时，移位寄存器54对信号503进行移位并产生一个信号504。
另外，振荡控制信号107加在移位寄存器52的置位端SB上，和移位寄存器53-55的复位端RB上。在这种情况下，当振荡控制信号107处于低电平时，移位寄存器52的输出变为高电平，而每个移位寄存器53-55的输出就变为低电平。
当振荡控制信号107置为高电平时，每个移位寄存器52-55正常工作。当信号502、503都等于高电平或低电平时，异或门56产生一个低电平输出信号506。
异或门57接收信号503、504，异或门58接收信号504、505，两者的工作方式相同。
当信号506-508都等于低电平时，或门59产生一个低电平作为监测信号106。这样，当输出信号502-505都变成高电平或低电平时，则产生一个低电平的监测信号106。
当接收到振荡停止信号时，图9中所示的振荡控制电路60就产生一个脉冲信号，以便压控振荡器30能够恢复振荡。在图9中，振荡控制电路60由一个D触发器61构成。当基准信号101从高电平变成低电平时，D触发器产生并锁存监测信号106的电平，给出振荡控制信号107。
以下参照图10，描述图4所示电路的工作过程。
当PLL振荡器1正常工作时，振荡监测电路50产生表示振荡状态的监测信号，并输入到振荡控制电路60中。在这种情况下，振荡控制电路并不产生振荡控制信号107。
当PLL振荡器停振时，振荡监测电路50就产生表示振荡停止的低电平的监测信号106，并输入到振荡控制电路60中。振荡控制电路60根据监测信号106产生振荡控制信号107，加在压控振荡器30上，从而使压控振荡器30复位到振荡状态，并自动恢复PLL电路1的振荡状态。
参照图10，振荡控制电路50在时间T0-T1期间监测PLL振荡器1的振荡信号105，由于PLL振荡器1处于振荡状态，振荡监测电路50就输出表示振荡状态的高电平的监测信号106。另外，振荡控制电路60输出的振荡控制信号107也变成高电平，压控振荡器30受到特别的控制。
在时刻T1，振荡监测电路50监测到振荡信号105停振的信号，振荡监测电路50的输出监测信号就变成表示振荡停止的低电平。
在基准信号101的下降沿T2，监测信号106变成低电平。因此，振荡控制电路60输出的振荡控制信号变成低电平，从而使振荡监测电路50的移位寄存器复位，并且在基准信号101的下降时刻T3使监测信号106变成高电平。
在T2-T3期间，振荡控制信号变成低电平。因此，压控振荡器30的环路振荡器的每个差分放大器都复位成可振荡状态，并开始正常的振荡。
参照图10，振荡监测电路50在时间T0-T1之间对PLL振荡器1的振荡信号105进行监测，并使表示振荡状态的监测信号106变成高电平。另外，振荡监测电路50使得振荡控制电路60的输出振荡控制信号107变成高电平，此时，并不对压控振荡器30产生特别的控制作用。
在时刻T1，当振荡监测电路50测得振荡信号105停振时，振荡监测电路50就使监测信号106变成低电平，从而表示振荡停止。
监测信号106在基准信号101的下降时刻变为低电平。结果，振荡控制电路60输出的振荡控制信号107变成低电平，从而使振荡监测电路50的移位寄存器复位，并且在基准信号101的下降时刻T3使监测信号106变成高电平。
在时间T2-T3期间，振荡控制信号107变成低电平。因此，压控电路30的环路振荡器的每个差分放大器都复位成可振荡状态，并开始正常的振荡。
以下参照图11，详细描述图6、图8和图9中所示的环路振荡器部分的工作过程，以及振荡监测电路50和振荡控制电路60。
在图11中，输入到振荡监测电路50的振荡信号105，经分频器51(图11中的分频数为8)分频，加在移位寄存器52上。每个移位寄存器52-55随着基准信号101上升沿的到来而同步运行；在每个基准信号101的上升沿，输入信号从移位寄存器52向移位寄存器55方向移位。
当PLL电路1进入振荡状态时，移位寄存器52-55的输出502-505总是交替出现高电平和低电平，每个异或门56-58都产生高电平。因此，或门59输出的监测信号106总是处于高电平。因此，当PLL电路1进入振荡状态时，监测电路50总是产生高电平的监测信号106。
由于监测信号106处于高电平，振荡控制电路60的D触发器61也产生高电平的振荡控制信号107。
振荡控制信号107与振荡监测电路50的移位寄存器52-55的置位端和复位端相连。在这种情况下，由于振荡控制信号107处于高电平，每个移位寄存器52-55都不进入复位状态，而正常工作。
在图6所示的环路振荡器中，每个P型晶体管P1-P4都接收高电平信号107，而每个N型晶体管N1-N4都被施加经过反相器31的低电平信号301，这些晶体管都处于截止状态，并且不与该晶体管相连。因此，构成了正常的环路振荡器，从而实现振荡。
当振荡信号105停止在低电平时，移位寄存器52-55的输出顺次变成低电平。在时刻T1，移位寄存器52-55的所有输出信号502-505都进入低电平，异或门56-58的所有输出都进入低电平，或门59输出的监测信号106进入低电平。
振荡控制电路60的D触发器61受到低电平的监测输出信号106，在基准信号101的下降时刻T2使振荡控制信号107变成低电平。
在振荡监测电路50的移位寄存器52-55中，移位寄存器52置位，其输出变成高电平，移位寄存器53-55被复位，其输出变成低电平，这是由于振荡控制信号107变成了低电平。此外，异或门56变成高电平，或门59的监测信号106也从低电平变成高电平。
在环路振荡电路中，每个P型晶体管P1-P4都被施加低电平信号107，而每个N型晶体管N1-N4都被施加经过非门31的高电平信号301，这些晶体管都进入导通状态。
在这种情况下，所有与P型晶体管相连的差分放大器的输出端都变成电源电平VDD，而所有与N型晶体管相连的差分放大器的输出端都变成地电平GND。
在振荡控制电路60的D触发器61中，在随后的基准信号下降T3时刻，监测信号106进入高电平。因此振荡控制信号从低电平变成高电平。
在环路振荡电路中，每个P型晶体管P1-P4被施加高电平的振荡控制信号107，而每个N型晶体管N1-N4都被施加经过非门31的低电平信号，这些晶体管都进入截止状态。
因此，差分放大器32-35的每个输出电位302-309都从电源电平VDD或地电平GND向中间电平方向变化，因而进入振荡状态。
尽管到目前为止描述的都是在低电平停振的情况，但即使振荡停止在高电平时，振荡监测电路50测得振荡停止，并把监测信号106变成低电平，或把振荡控制信号107变成低电平，也可以自动恢复振荡。
以下照图12，介绍图5中所示的具有多相时钟输出的环路振荡器。
在图12中，环路振荡器以振荡频率T0振荡。在时间T1-T5期间，差分放大器401的正相输出端451处于高电平，而反相输出端452处于低电平。因此电压比较器411的输出491变成高电平，而电压比较器415的输出495变成低电平。在时间T5-T9期间，差分放大器401的输出被反相。因此，电压比较器411的输出491变成低电平，而电压比较器415的输出495变成高电平。
接着，在时间T1，差分放大器401的正相输出451从低电平变成高电平，而反相输出452从高电平变成低电平。
因此，下一级差分放大器402的输入改变了。这样，在差分放大器402中，在经过了差分放大器的延迟时间t(＝T2-T1)之后的时刻T2，正相输出453从低电平变成高电平，反相输出454从高电平变成低电平。
结果是，电压比较器412的输出492变成高电平，而电压比较器416的输出496变成低电平。
另外，在时刻T5，差分放大器401的正相输出端451从高电平变成低电平，而反相输出452从低电平变成高电平。
因此，下一级差分放大器402的输出改变了。这样，在差分放大器402中，在经过了差分放大器的延迟时间t(＝T6-T5)之后的时刻T6，正相输出453从高电平变成低电平，反相输出454从低电平变成高电平。
结果，电压比较器412的输出492变成低电平，而电压比较器416的输出496变成高电平。
此后，同样的过程不断重复。这样，在相同的T0时刻可以获得经过了差分放大器延时的具有环状振荡器振荡频率的电压比较器411-418的输出491-498的波形。
以下将详细描述图6中所示的环路振荡器的工作过程。
在图6所示的环路振荡器中，当振荡控制信号107等于高电平时，每个P型晶体管P1-P4被施加信号107，而N型晶体管N1-N4被施加来自非门31的低电平信号301，这些晶体管都变成截止状态，并构成偶数级的环路振荡器。
当差分放大器32的输入端308等于高电平而输入端309等于低电平时，输出端302变成低电平而输出端303变成高电平。经过下一级，输出端304、306变成低电平而输出端305、307变成高电平。然后，最后一级运放35的输出端309变成高电平而输出端308变成低电平。
正相输入的第一级与反相输出的末级相连，而反相输入的第一级与正相输出的末级相连。因此，差分放大器32的输入电平被反相。这样，输出端302从低电平变成高电平，而输出端303从高电平变成低电平。经过下一级，输出状态再次反相，从而产生振荡。在这种情况下，振荡频率取决于每一级差分放大器的延时。
当振荡控制信号107等于低电平时，每个P型晶体管P1-P4都受到信号107，而N型晶体管N1-N4都受到来自非门31的高电平信号301，这些晶体管都变成导通状态。因此，所有与P型晶体管相连的差分放大器输出端都变成电源电平VDD，而所有与N型晶体管相连的差分放大器输出端都变成地电平GND。
也就是说，差分放大器32-35的输出电平都变成不稳定状态，也就是可振荡状态。振荡控制信号107从这种状态变成高电平。这样，所有的N1-N4和P1-P4都变成截止状态，差分放大器32-35的输出端302-309都从电源电平VDD或地电平GND向中间电平变化，进而进入振荡状态。
尽管到目前为止所进行的描述都是针对四级差分放大器构成的环路振荡器的工作过程，具有2×N(N＝1、2、3...)个差分放大器的偶数级差分放大器的工作方式都相同。
以下将详细描述构成图7所示的环路振荡器的差分放大器32-35的工作过程。
该电路是由晶体管750-754构成的一般放大器电路。当高电平加在输入端702而低电平加在输入端703上时，晶体管752变成导通状态，输出端706变成低电平。然后，晶体管753变成截止状态，输出端705变成高电平。
来自电压产生电路20的电压103加在晶体管750、751、754的输入端701、704上，差分放大器的延时根据电压103而变化。利用这一点，可以改变环路振荡器的振荡频率。
另外，电压总是加在与这些晶体管相并联的晶体管755-757的控制输入端707、708上，以保证电流不会中断。
当控制输入端701、704的电压达到电源电平VDD或地线电平GND时，晶体管750、751、754就变成截止状态，也就没用电流流过。但是电流总是沿755-757流过。因此，该电路可以作为运放使用。
可以使用该差分放大器构成环路振荡器。当电压产生电路产生的电压在电源电平VDD和地电平GND之间时，压控振荡器处于可振荡状态。
以下将参照图14至图16，介绍本发明的另一个具体实施例。
参照图15，振荡信号105经过振荡监测电路50中的分频器402进行m分频后，加到X位上行计数器403上，由403进行上行计数。
上行计数器403的输出以X位状态加到X位触发器404、405上。基准信号101经过分频器407进行n分频，触发器404工作在该分频后的信号的上升沿，而405工作在下降沿。这样，就产生并锁存了计数器403的计数值(X位)。
当PLL电路正常工作时，触发器404、405的输出信号456、455总是处于不同的状态。在这种情况下，监测信号为高电平，表示处于振荡状态。
这里，监测信号106等于异或门406的输出，而触发器404的输出信号456和触发器405的输出信号455则加在异或门406上。
另外，振荡控制电路60输出的振荡控制信号107也变成高电平，此时压控振荡器30没有受到特别调整。
接着，当PLL振荡器停振时，图16中振荡停止后的上行计数器403的输入值变成一个恒定电平。因此，上行计数器就不在工作，其输出状态保持不变。
因此，触发器404、405的输出456、455就变成同样的状态(图1 6中的DH)。然后，异或门406的输出监测信号106变成表示停振状态的低电平，当基准信号101下降时，振荡控制电路60输出的振荡控制信号107变成低电平，从而使压控振荡器30复位到可振荡状态。
另外，振荡控制信号107使触发器404进入置位状态(高电平输出)，触发器405进入复位状态(低电平输出)，而异或门406输出高电平。因此，当基准信号101再次下降时，振荡控制信号107进入高电平。

Claims (10)

1、一种PLL电路，它可以监测到压控振荡器的停振，并根据监测信号产生一个振荡控制信号来使压控振荡器自动起振，利用控制信号使压控振荡器自动恢复到一种正常的振荡状态，其特征在于：
所述压控振荡器是由多个差分放大器连成环状的环路振荡器构成；
在所述差分放大器的各输入端分别安装着多个振荡控制装置，以便当所述压控振荡器停振时，将环路振荡器自动置成可振荡状态；以及
所述振荡控制装置由振荡控制信号控制。
2、如权利要求1所述的PLL电路，其特征在于，差分放大器的数目为偶数。
3、如权利要求1所述的PLL电路，其特征在于，所述振荡控制装置将所述差分放大器的一个输入端上拉为高电平，而把该差分放大器的另一个输入端下拉为低电平。
4、如权利要求3所述的PLL电路，其特征在于：
所述振荡控制装置包括一个第一振荡控制装置和一个第二振荡控制装置，其中的第一振荡控制装置将所述差分放大器的一个输入端拉高为高电平，而第二振荡控制装置将该差分放大器的另一个输入端下拉为低电平。
5、如权利要求4所述的PLL电路，其特征在于：
所述第一振荡控制装置包括一个连接在所述差分放大器的一个输入端和电源线之间的一个p沟道晶体管；
所述第二振荡控制装置包括一个连接在该差分放大器的另一个输入端和地线之间的一个n沟道晶体管。
6、如权利要求1所述的PLL电路，其特征在于：
该电路具有第二和第三差分放大器；
构成所述环路振荡器的所述差分放大器的一个输出端输出到所述第二差分放大器的同相输入端，而所述差分放大器的另一个输出端输出到所述第二差分放大器的反相输入端；
构成所述环路振荡器的一个输出端连接到所述第三差分放大器的反相输入端，而所述差分放大器的另一个输出端则连接到所述第三差分放大器的同相输入端；
这样为所述环状振荡器产生多个频率，每个频率都具有特定的相位差。
7、如权利要求1所述的PLL电路，其特征在于：
该电路具有一个用来监测压控振荡器停振的监测电路；
所述监测电路包括：
一个可以对压控振荡器的振荡信号进行分频的分频器；
一个用于锁存压控振荡器在第一时间输出的第一输出信号的第一数据锁存装置；
一个用于锁存压控振荡器在第二时间输出的第二输出信号的第二数据锁存装置，其中第二时间是在第一时间之后的一个特定时刻；
一个用于鉴别第一输出信号和第二输出信号之间是否存在差别的异或门；以及
每个第一数据锁存装置和第二数据锁存装置都可以利用振荡控制信号复位。
8、如权利要求1所述的PLL电路，其中：
该电路具有一个用于监测压控振荡器停振的一个监测电路，该监测电路包括：
一个用于分频压控振荡器的输出信号的分频器；
多个用于对分频后的信号顺次移位的移位寄存器；
一个用于鉴别每个移位寄存器的输入信号和输出信号之间是否存在差别的异或门；
每个移位寄存器都由振荡控制信号来复位。
9、一种具有压控振荡器的PLL电路，其中有多个构成环形的差分放大器，它可以监测差分放大器的停振，并利用监测信号使差分放大器自动地恢复到正常的振荡状态，其特征在于：
当所述压控振荡器停振时，所述差分放大器的输入端之间处于不平衡状态，从而将所述环路振荡器置位成可振荡状态；这样，所述每个差分放大器都进入不平衡状态。
10、一种如权利要求9的PLL电路，其特征在于：所述差分放大器的数量是偶数。
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