JP4805547B2

JP4805547B2 - 位相同期回路のジッタ検出回路

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Publication number: JP4805547B2
Application number: JP2004081726A
Authority: JP
Inventors: 忠芳森
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-03-19
Filing date: 2004-03-19
Publication date: 2011-11-02
Anticipated expiration: 2024-03-19
Also published as: US7406145B2; JP2005269456A; US20050207523A1

Description

本発明は、位相同期回路のジッタ検出回路に関するものである。

位相同期回路（ＰＬＬ回路）は、種々の装置やシステム等に組み込まれ、そこでのクロックを生成するのに用いられる。例えば、特許文献１には、映像信号のアスペクト比を変換する回路に組み込まれ、サンプリングクロックを生成するＰＬＬ回路が記載されている。
特開２００１−３４６１２７号公報

ところで、通常、ＰＬＬ回路が生成するクロックにはジッタ成分が含まれている。このジッタ成分が許容値を超えて大きくなると、ＰＬＬ回路が組み込まれた装置やシステム等における正常動作を妨げることになってしまう。それゆえ、ＰＬＬ回路のジッタの大きさが許容値を超えた場合に、そのことを検出し、報知する回路があれば非常に有用である。

このような回路として、例えば図１１に示すものが考えられる。この回路においては、ＰＬＬ回路１００の入力クロックと出力クロックとの位相差をＬＰＦ（ローパスフィルタ）１１０により平滑化し、そのアナログ量をアナログコンパレータ１２０により比較することにより、出力クロックに含まれるジッタの大きさが許容値を超えていることを検出する。具体的には、ＰＬＬ回路１００は、位相比較器１０２、ＬＰＦ１０４、ＶＣＯ（電圧制御発振器）１０６および分周器１０８を有して構成されており、位相比較器１０２の出力がＬＰＦ１１０に入力される。

しかしながら、図１１の回路では、位相差を厳密に測定することができず、それゆえジッタの検出精度が低いという問題がある。すなわち、位相比較器１０２の出力やアナログコンパレータ１２０の閾値電圧には製造上のばらつきに起因する誤差が含まれ、その誤差の影響によりジッタの検出精度を高めることができない。

本発明は、上記課題に鑑みてなされたものであり、ＰＬＬ回路のジッタを高精度で検出することのできるジッタ検出回路を提供することを目的とする。

上記課題を解決するために、本発明による位相同期回路のジッタ検出回路は、位相同期回路から出力された出力クロックのパルス数を、位相同期回路へ入力する入力クロックの周期をｍ（ｍは２以上の自然数）倍した基準時間内においてカウントし、周期をｍ倍された入力クロックが入力されたときにカウントしたカウント値をリセットするカウンタを有する比較回路を備え、比較回路は、カウント値に基づいて、入力クロックと出力クロックとの間の周波数差が所定範囲外であると判断した場合に異常を報知する第１の異常信号を出力し、周期がｍ倍された入力クロックが入力される前にカウンタによるカウント数が所定値以上になったときに、異常を報知する第２の異常信号を出力し、さらにディジタル回路として構成されていることを特徴とする。

このジッタ検出回路は、入力クロックと出力クロックとの間の周波数差が所定範囲外である場合に第１の異常信号を出力する。この異常信号により、ユーザは、出力クロックに含まれるジッタが許容値を超えて大きくなったことを知ることができる。また、比較回路は、ディジタル回路として構成されているため、上記の比較・判断を高精度で行うことができる。

比較回路は、入力クロックの周期をｍ（ｍは自然数）倍した基準時間内における出力クロックのパルス数をカウントし、当該カウント値に基づいて、周波数差が所定範囲外であるか否かの判断を行うこととしてもよい。これにより、比較回路をディジタル回路として容易に構成することができる。

カウント値は複数のビットを用いて表され、比較回路は、複数のビットのうち一部のビット値のみに基づいて、判断を行うこととしてもよい。これにより、比較回路の回路構成を簡略化することができる。

比較回路は、出力クロックのパルス数をカウントするカウンタを有し、カウンタは、入力クロックが直接にあるいは分周器を介して入力されたときに、カウント値をリセットすることとしてもよい。これにより、上記基準時間内における出力クロックのパルス数を特に高精度でカウントすることができる。なお、基準時間を入力クロック周期と同一（ｍ＝１）とする場合には、入力クロックが直接にカウンタに入力されるようにすればよく、基準時間を入力クロック周期の２倍以上（ｍ≧２）とする場合には、入力クロックが分周器を介して入力されるようにすればよい。

比較回路は、カウント値のリセットが行われることなく、カウンタによるカウント数が所定値以上になったときに、異常を報知する第２の異常信号を出力することとしてもよい。この場合、例えば、入力クロックが停止したこと或いは出力クロック周波数が異常に高くなったこと等を知ることができる。ここで、「カウント数」とは、カウンタがアップ・カウンタあるいはダウン・カウンタであるかに関わらず、カウンタが実際にカウントした回数を意味する。

比較回路は、カウント値が基準時間内に一回も変化しなかったときに、異常を報知する第３の異常信号を出力することとしてもよい。この場合、例えば、出力クロックが停止したこと等を知ることができる。

出力クロックを含めた複数のクロックを入力し、複数のクロックのうち何れか１つのクロックを出力する切替回路を備え、切替回路は、比較回路から第１の異常信号が出力された場合には、出力クロック以外のクロックを選択して出力することとしてもよい。これにより、上記位相同期回路により生成される出力クロックに異常が生じた場合であっても、正常なクロックに自動的に切り替えることができる。

本発明によれば、ＰＬＬ回路のジッタを高精度で検出することのできるジッタ検出回路が実現される。

以下、図面を参照しつつ、本発明による位相同期回路のジッタ検出回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、本発明による位相同期回路のジッタ検出回路の第１実施形態を示すブロック図である。本実施形態に係るジッタ検出回路は、ＰＬＬ回路９０から出力される出力クロックに含まれるジッタを検出するものであり、比較回路１０およびｍ分周回路２０を備えている。ＰＬＬ回路９０は、位相比較器９２、ＬＰＦ９４、ＶＣＯ９６およびｎ分周回路９８を含んで構成されている。

比較回路１０は、ディジタル回路として構成されており、カウンタ１２およびコンパレータ１４を含んでいる。この比較回路１０は、ＰＬＬ回路９０へ入力する入力クロックとＰＬＬ回路９０から出力された出力クロックとを比較し、両クロック間の周波数差が所定範囲外であると判断した場合に、異常を報知するＩｎｔ．信号（第１の異常信号）を出力する。具体的には、比較回路１０は、入力クロックの周期をｍ（ｍは自然数）倍した基準時間内における出力クロックのパルス数をカウントし、そのカウント値に基づいて上記の判断を行う。

カウンタ１２には、上記入力クロックがｍ分周回路２０を介して入力されるとともに、上記出力クロックが入力される。カウンタ１２は、入力された出力クロックのパルス数をカウントする。このとき、カウンタ１２は、入力クロックが入力される度にカウント値をリセットする。ここで、ｍ分周回路２０は、入力クロックの周期をｍ倍する機能を果たしている。ｍの値は適宜設定されるが、ｍ＝１とする場合はｍ分周回路２０を設ける必要はなく、入力クロックを直接にカウンタ１２に入力すればよい。

コンパレータ１４は、ｍ分周回路２０からの入力クロックが入力されると、カウンタのカウント値をラッチし、そのカウント値が所定の範囲内にない場合に、Ｉｎｔ．信号を出力する。

次に、第一実施形態に係るジッタ検出回路の動作の一例を説明する。本例では、カウンタ１２としてダウン・カウンタを用いている。カウンタの初期値（カウント値はこの値にリセットされる）はｎ＊ｍとなり、それをカウンタ１２でダウン・カウントする。ｍの値は、出力クロックの許容誤差および出力クロックの計測間隔等を考慮して最適な値に設定する。コンパレータ１４は、カウント値が−２以上＋２以下の範囲内にない場合に、入力クロックと出力クロックとの間の周波数差が所定範囲外であると判断する。この範囲についても、ｍの値と同様に、測定誤差等を考慮して最適な値に設定する。

図２において、通常時１および通常時２は、コンパレータ１４により、カウンタ１２のカウント値が上記範囲内であると判断される場合である。したがって、これらの場合、Ｉｎｔ．信号は出力されない。通常時２は、出力クロックの周波数が所望の値よりもわずかに高い場合である。一方、異常時１および異常時２の場合、カウント値が上記範囲外であると判断されるため、Ｉｎｔ．信号が出力される。ここで、異常時１は出力クロックの周波数が低い場合、異常時２は出力クロックの周波数が高い場合である。

続いて、第１実施形態に係るジッタ検出回路の効果を説明する。

このジッタ検出回路は、比較回路１０により、入力クロックと出力クロックとの間の周波数差が所定範囲外である場合にＩｎｔ．信号を出力する。このＩｎｔ．信号により、ユーザは、出力クロックに含まれるジッタが許容値を超えて大きくなったことを知ることができる。また、比較回路１０は、ディジタル回路として構成されているため、アナログ回路として構成される図１１の回路とは異なり、上記の比較・判断を高精度で行うことができる。

すなわち、ｍ分周回路２０により生成される一定の周期は入力クロックを元に生成されており、入力クロックの精度で一定の基準時間を生成することができる。この時間と同じくなるようにＰＬＬ回路９０からの出力クロックをカウンタ１２で分周すると、理想的には、同じ時間が生成できる。しかし、ＰＬＬ回路９０からの出力にはジッタ成分が含まれているため、厳密には同じ時間とならない。この時間差が、ＰＬＬ回路９０からの出力クロックのジッタ成分の累積となる。したがって、一定時間内のジッタ成分の累積値をコンパレータ１４で判定することにより、ＰＬＬ回路９０からの出力クロック中のジッタが一定の範囲を超えたことを判定することができるのである。

ところで、図１１の回路では、位相差を検出することができるのみで、その位相差が生じている原因まで判定することはできない。これに対して、上記実施形態に係るジッタ検出回路によれば、入力クロックおよび出力クロック間の周波数差の原因まで判定することが可能である。例えば、カウント値のリセットが行われることなく、カウンタ１２のカウント数が一定以上になった場合には、入力クロックが停止した或いは出力クロック周波数が異常に高くなったと判定できる。また、カウント値が基準時間内に一回も変化しなかった場合には、出力クロックが停止したと判定できる。

比較回路１０は、入力クロックの周期をｍ倍した基準時間内における出力クロックのパルス数をカウントし、そのカウント値に基づいて上記比較・判断行っている。これにより、比較回路１０をディジタル回路として容易に構成することができる。なお、上記動作例においては、ダウン・カウントする例を示したが、アップ・カウントする構成としてもよい。

比較回路１０は、出力クロックのパルス数をカウントするカウンタ１２を有し、カウンタ１２は、入力クロックが直接にあるいはｍ分周回路２０を介して入力されたときに、カウント値をリセットする。これにより、上記基準時間内における出力クロックのパルス数を特に高精度でカウントすることができる。

（第２実施形態）
図３は、本発明による位相同期回路のジッタ検出回路の第２実施形態を示すブロック図である。本実施形態においては、図１のコンパレータ１４の代わりに、簡略化コンパレータ１４ａが設けられている。その他の構成は、図１に示すものと同様である。簡略化コンパレータ１４ａは、カウンタ１２のカウント値を表す複数のビットのうち一部のビット値のみに基づいて、カウント値が所定範囲内にあるか否かの判断を行う。

次に、簡略化コンパレータ１４ａの動作の一例を説明する。本例においても、カウンタ１２としてダウン・カウンタを用い、簡略化コンパレータ１４ａは、カウント値が−４以上＋３以下の範囲内にある場合に正常と判断することとする。

ここで、簡略化コンパレータ１４ａは、カウンタ１２のアンダー・フロー信号とカウント値の１ビットとの組み合わせのみで上記判断を行う。すなわち、簡略化コンパレータ１４ａは、（ｉ）アンダー・フローが０且つカウント値におけるＬＳＢ（最下位ビット）から３ビット目の値が０の場合、および（ｉｉ）アンダー・フローが１且つカウント値におけるＬＳＢから３ビット目の値が１の場合に、正常であると判断する。したがって、表１において、左欄の００１１，００１０，０００１および００００、ならびに右欄の１１１１，１１１０，１１０１および１１００は、正常と判断されることになる。ここで、アンダー・フロー信号は、カウント値がリセットされる場合に同時にリセットされるものとする。

なお、この場合、誤判断される可能性のある値が周期的に発生する。表１において、左欄の１０１１，１０１０，１００１および１０００、ならびに右欄の０１１１，０１１０，０１０１および０１００がこれに該当する。しかし、大幅に異常で不安定な場合およびわずかに偏差が大きい場合等、発生し得るほとんどの問題を検出できる。検出できないとすれば、定常的なオフセットが発生している場合や大幅に異常な時に偶然誤判断される値となった場合であるが、後者については次のタイミング等において検出されるはずである。

続いて、第２実施形態に係るジッタ検出回路の効果を説明する。このジッタ検出回路も、比較回路１０により、入力クロックと出力クロックとの間の周波数差が所定範囲外である場合にＩｎｔ．信号を出力するため、ユーザは、出力クロックに含まれるジッタが許容値を超えて大きくなったことを知ることができる。また、比較回路１０は、ディジタル回路として構成されているため、上記の比較・判断を高精度で行うことができる。

さらに、カウント値は複数のビットを用いて表され、簡略化コンパレータ１４ａは、複数のビットのうち一部のビット値のみに基づいて、判断を行っている。これにより、比較回路１０の回路構成を簡略化することができる。

（第３実施形態）
図４は、本発明による位相同期回路のジッタ検出回路の第３実施形態を示すブロック図である。本実施形態において、比較回路１０は、カウンタ１２、コンパレータ１４および制御回路１６を含んでいる。これらのうちカウンタ１２およびコンパレータ１４は、図１に示すものと同様である。制御回路１６は、カウンタ１２のカウント値のリセットが行われることなく、カウンタ１２によるカウント数が所定値以上になったときに、異常を報知するエラー信号（第２の異常信号）を出力する。

図５は、通常時および異常時それぞれのタイムチャートの一例を示している。異常時は、入力クロックが停止している場合である。図中のｋは、ｋ＝ｎ＊ｍである。本例では、カウント値の初期値がｋであり、カウント値が−２ｋまでダウン・カウントされた時点で、エラー信号が出力される。つまり、制御回路１６は、カウント数が３ｋ以上になったときに、エラー信号を出力するように設定されている。

上記構成のジッタ検出回路も、比較回路１０により、入力クロックと出力クロックとの間の周波数差が所定範囲外である場合にＩｎｔ．信号を出力するため、ユーザは、出力クロックに含まれるジッタが許容値を超えて大きくなったことを知ることができる。また、比較回路１０は、ディジタル回路として構成されているため、上記の比較・判断を高精度で行うことができる。

さらに、制御回路１６は、カウント値のリセットが行われることなく、カウンタ１２によるカウント数が所定値以上になったときにエラー信号を出力する。これにより、入力クロックが停止したこと或いは出力クロック周波数が極端に高くなったことを検出することができる。

ところで、ＰＬＬ回路９０の出力周波数は、原理的にＶＣＯ９６の発振周波数に依存する。また、ＶＣＯ９６の発振周波数には、回路定数で決まる上限が存在する。したがって、極端に高い周波数として、この周波数よりも高いものを想定すると、入力クロックが停止したことを検出できる。

（第４実施形態）
図６は、本発明による位相同期回路のジッタ検出回路の第４実施形態を示すブロック図である。本実施形態において、比較回路１０は、カウンタ１２、コンパレータ１４およびコンパレータ１５を含んでいる。コンパレータ１５は、カウンタ１２のカウント値が基準時間内に一回も変化しなかったときに、異常を報知するエラー信号（第３の異常信号）を出力する。図７は、異常時のタイムチャートの一例を示している。異常時は、出力クロックが停止している場合である。

さらに、コンパレータ１５は、カウント値が基準時間内に一回も変化しなかったときに、エラー信号を出力する。これにより、出力クロックが停止したことを検出できる。

（第５実施形態）
図８は、本発明による位相同期回路のジッタ検出回路の第５実施形態を示すブロック図である。本実施形態に係るジッタ検出回路は、比較回路１０、ｍ分周回路２０、セレクタ３０およびラッチ４０を備えている。これらのうち、比較回路１０およびｍ分周回路２０は、図１に示すものと同様である。セレクタ３０は、ＰＬＬ回路９０からの出力クロックを含めた複数のクロックを入力し、それらのうち何れか１つのクロックを出力する切替回路である。本実施形態においてセレクタ３０は、ＰＬＬ回路９０からの出力クロック以外のクロックとして、ＰＬＬ回路９０への入力クロックを分周して入力している。

このジッタ検出回路において、通常時は、セレクタ３０は、ＰＬＬ回路９０からの出力クロックを選択して出力する。一方、異常時、すなわち入力クロックと出力クロックとの間の周波数差が所定範囲外であるとコンパレータ１４が判断した場合、セレクタ３０は、入力クロックを選択して出力する。すなわち、コンパレータ１４が異常信号（図中のリセット信号）を出力すると、ラッチ４０は、その状態をラッチするとともに、セレクタ３０にクロックを切り替えさせるための命令信号を送る。それにより、セレクタ３０は、ＰＬＬ回路９０からの出力クロックを入力クロックに切り替えて出力する。

さらに、本実施形態においてはセレクタ３０が設けられているため、ＰＬＬ回路９０により生成される出力クロックに異常が生じた場合であっても、正常なクロックに自動的に切り替えることができる。

なお、本実施形態においてセレクタ３０は、ＰＬＬ回路９０からの出力クロック以外のクロックとしてＰＬＬ回路９０への入力クロックを入力しているが、その他のクロックを入力することとしてもよい。例えば、セレクタ３０は、図９に示すように、別のクロック発生回路５０からの出力を入力する構成としてもよい。

また、セレクタ３０は、図１０に示すように、上記のＰＬＬ回路９０とは別のＰＬＬ回路９１からの出力を入力する構成としてもよい。図１０においては、ＰＬＬ回路９１に対しても比較回路１０およびラッチ４０が設けられている。制御回路６０は、現時点でセレクタ３０が選択している方のクロックを出力しているＰＬＬ回路（ＰＬＬ回路９０またはＰＬＬ回路９１）に異常があった場合、セレクタ３０に対して他方のＰＬＬ回路に切り替えるように命令信号を送信する。

本発明による位相同期回路のジッタ検出回路の第１実施形態を示すブロック図である。図１のジッタ検出回路の動作の一例を説明するためのタイムチャートである。本発明による位相同期回路のジッタ検出回路の第２実施形態を示すブロック図である。本発明による位相同期回路のジッタ検出回路の第３実施形態を示すブロック図である。図４のジッタ検出回路の動作の一例を説明するためのタイムチャートである。本発明による位相同期回路のジッタ検出回路の第４実施形態を示すブロック図である。図６のジッタ検出回路の動作の一例を説明するためのタイムチャートである。本発明による位相同期回路のジッタ検出回路の第５実施形態を示すブロック図である。図８のジッタ検出回路の変形例を説明するためのブロック図である。図８のジッタ検出回路の変形例を説明するためのブロック図である。比較例に係るジッタ検出回路を説明するためのブロック図である。

符号の説明

１０比較回路
１２カウンタ
１４コンパレータ
１４ａ簡略化コンパレータ
１５コンパレータ
１６制御回路
２０ｍ分周回路
３０セレクタ
４０ラッチ
５０クロック発生回路
６０制御回路
９０ＰＬＬ回路

Claims

位相同期回路から出力された出力クロックのパルス数を、前記位相同期回路へ入力する入力クロックの周期をｍ（ｍは２以上の自然数）倍した基準時間内においてカウントし、周期を前記ｍ倍された前記入力クロックが入力されたときにカウントしたカウント値をリセットするカウンタを有する比較回路を備え、
前記比較回路は、
前記カウント値に基づいて、前記入力クロックと前記出力クロックとの間の周波数差が所定範囲外であると判断した場合に異常を報知する第１の異常信号を出力し、
周期が前記ｍ倍された前記入力クロックが入力される前に前記カウンタによるカウント数が所定値以上になったときに、異常を報知する第２の異常信号を出力し、
さらにディジタル回路として構成されていることを特徴とする、位相同期回路のジッタ検出回路。
請求項１に記載の位相同期回路のジッタ検出回路において、
前記カウント値は複数のビットを用いて表され、
前記比較回路は、前記複数のビットのうち一部のビット値のみに基づいて判断することを特徴とする、位相同期回路のジッタ検出回路。
請求項１または２に記載の位相同期回路のジッタ検出回路において、
前記比較回路は、前記カウント値が前記基準時間内に一回も変化しなかったときに、異常を報知する第３の異常信号を出力することを特徴とする、位相同期回路のジッタ検出回路。
請求項１〜３の何れか一項に記載の位相同期回路のジッタ検出回路において、
前記出力クロックを含めた複数のクロックを入力し、前記複数のクロックのうち何れか１つのクロックを出力する切替回路を備え、
前記切替回路は、前記比較回路から前記第１の異常信号が出力された場合には、前記出力クロック以外のクロックを選択して出力することを特徴とする、位相同期回路のジッタ検出回路。