JP2990171B1 - Ｐｌｌ回路とその制御方法 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/083—Details of the phase-locked loop the reference signal being additionally directly applied to the generator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【要約】
【課題】 電圧発振回路（ＶＣＯ）を偶数段のリングオ
ッシレータで構成すると共に、この電圧発振回路を発振
状態を監視し、発振が停止した場合、直ちに正常な発振
状態に自動復帰可能にしたＰＬＬ回路を提供する。 【解決手段】 電圧制御発振器３０の発振の停止したこ
とを検出し、この検出した信号に基づき前記電圧制御発
振器３０の発振を自動的に発振せしめるための発振制御
信号１０７を生成し、この信号１０７で前記電圧制御発
振器３０を正常な発振状態に自動復帰可能にしたＰＬＬ
回路において、前記電圧制御発振器３０は、複数の差動
増幅器３２〜３５をリング状に接続したリングオッシレ
ータで構成すると共に、前記電圧制御発振器３０の発振
が停止した時、前記リングオッシレータを発振可能な状
態にセットするための発振制御手段Ｐ１〜Ｐ４、Ｎ１〜
Ｎ４を前記差動増幅器３２〜３５の夫々の入力に設け、
この発振制御手段Ｐ１〜Ｐ４、Ｎ１〜Ｎ４は、前記発振
制御信号１０７で制御されることを特徴とする。
ッシレータで構成すると共に、この電圧発振回路を発振
状態を監視し、発振が停止した場合、直ちに正常な発振
状態に自動復帰可能にしたＰＬＬ回路を提供する。 【解決手段】 電圧制御発振器３０の発振の停止したこ
とを検出し、この検出した信号に基づき前記電圧制御発
振器３０の発振を自動的に発振せしめるための発振制御
信号１０７を生成し、この信号１０７で前記電圧制御発
振器３０を正常な発振状態に自動復帰可能にしたＰＬＬ
回路において、前記電圧制御発振器３０は、複数の差動
増幅器３２〜３５をリング状に接続したリングオッシレ
ータで構成すると共に、前記電圧制御発振器３０の発振
が停止した時、前記リングオッシレータを発振可能な状
態にセットするための発振制御手段Ｐ１〜Ｐ４、Ｎ１〜
Ｎ４を前記差動増幅器３２〜３５の夫々の入力に設け、
この発振制御手段Ｐ１〜Ｐ４、Ｎ１〜Ｎ４は、前記発振
制御信号１０７で制御されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路とその
制御方法に係わり、特に、電圧発振回路（ＶＣＯ）の発
振状態を監視し、発振が停止した場合、正常な状態に自
動復帰可能に構成したＰＬＬ回路とその制御方法に関す
る。
制御方法に係わり、特に、電圧発振回路（ＶＣＯ）の発
振状態を監視し、発振が停止した場合、正常な状態に自
動復帰可能に構成したＰＬＬ回路とその制御方法に関す
る。
【０００２】
【従来の技術】近年、テレコミニュケーションシステム
等で、受信信号からデータを回復するために使用するク
ロックステップ動作に極めて微細な分解能を与えるため
に、多相クロックを出力するＰＬＬ回路が要求されてい
る。多相クロックの相数は２のＮ乗（２、４、８、１
６、……）であると、クロックステップ動作を実現する
回路に冗長回路を必要とせず、シンプル且つ容易に設計
することができる。
等で、受信信号からデータを回復するために使用するク
ロックステップ動作に極めて微細な分解能を与えるため
に、多相クロックを出力するＰＬＬ回路が要求されてい
る。多相クロックの相数は２のＮ乗（２、４、８、１
６、……）であると、クロックステップ動作を実現する
回路に冗長回路を必要とせず、シンプル且つ容易に設計
することができる。
【０００３】２のＮ乗相のうち、システム的には８相ク
ロックを設計するのが一般的である。以下に、従来の多
相クロック出力に関する公開特許公報を示す。 （１）特開平４−２００１６号公報 この公報には、奇数段の遅延回路を含んで構成されたリ
ングオッシレータを備え、複数個の遅延回路出力信号を
直接複数相のクロック信号として別々に引き出すように
構成したクロックジェネレータが示されている。
ロックを設計するのが一般的である。以下に、従来の多
相クロック出力に関する公開特許公報を示す。 （１）特開平４−２００１６号公報 この公報には、奇数段の遅延回路を含んで構成されたリ
ングオッシレータを備え、複数個の遅延回路出力信号を
直接複数相のクロック信号として別々に引き出すように
構成したクロックジェネレータが示されている。
【０００４】この方式が一般的に使用されている方式で
あるが、２のＮ乗相クロックを出力することはできない
という欠点がある。 （２）特開昭５８−５９６５３号公報 この公報には、８相位相変調信号を検出する４個の位相
検波器を持ち、単相クロックを出力する電圧制御発振器
の出力を位相検波器に入れ、８相クロックを作成するク
ロックジェネレータが示されている。
あるが、２のＮ乗相クロックを出力することはできない
という欠点がある。 （２）特開昭５８−５９６５３号公報 この公報には、８相位相変調信号を検出する４個の位相
検波器を持ち、単相クロックを出力する電圧制御発振器
の出力を位相検波器に入れ、８相クロックを作成するク
ロックジェネレータが示されている。
【０００５】この方式では、２のＮ乗相クロック（８相
クロック）を出力することが出来るが、検波器の動作ス
ピードには制限があり、高速なクロックを出力すること
が出来ないという欠点がある。また、４種類の検波器の
遅延時間を統一するなど設計が難しい問題点がある。 （３）特開平８−３４０２４１号公報 この公報には、バッファが複数段直列に接続された多相
出力の発振器が示され、最終段の出力が反転されて初段
のバッファに帰還されている。バッファはインバータ２
個にて構成されている。
クロック）を出力することが出来るが、検波器の動作ス
ピードには制限があり、高速なクロックを出力すること
が出来ないという欠点がある。また、４種類の検波器の
遅延時間を統一するなど設計が難しい問題点がある。 （３）特開平８−３４０２４１号公報 この公報には、バッファが複数段直列に接続された多相
出力の発振器が示され、最終段の出力が反転されて初段
のバッファに帰還されている。バッファはインバータ２
個にて構成されている。
【０００６】この方式では、最終段の出力が決定してか
ら初段の出力が決定するまでの遅延時間は、他の部分の
時間に比べて必ず大きく成ってしまう問題点がある。こ
れらの問題点を解決するためには、電圧制御発振器のリ
ングオッシレータを構成する素子を偶数個で構成する必
要がある。この為、差動回路を遅延素子とし、この遅延
素子を偶数個接続することでリングオッシレータを構成
することを試みた。しかし、リングオッシレータを偶数
段で構成した場合、以下のような問題がある。
ら初段の出力が決定するまでの遅延時間は、他の部分の
時間に比べて必ず大きく成ってしまう問題点がある。こ
れらの問題点を解決するためには、電圧制御発振器のリ
ングオッシレータを構成する素子を偶数個で構成する必
要がある。この為、差動回路を遅延素子とし、この遅延
素子を偶数個接続することでリングオッシレータを構成
することを試みた。しかし、リングオッシレータを偶数
段で構成した場合、以下のような問題がある。
【０００７】偶数段構成のリングオッシレータを用いた
場合、電源投入時、雑音等の影響により発振が止まって
しまう可能性がある。図１４は偶数段リングオッシレー
タの構成例を示す回路図である。偶数の差動増幅器８１
〜８４を直列に接続し、初段の入力と最終段の出力とを
リング状に接続した回路である。正常にリングオッシレ
ータが発振している場合、差動増幅器の出力は全てアン
バランス状態になっている。即ち、例えば出力８０３が
ハイレベルのとき、出力８０４はロウレベルになる。
場合、電源投入時、雑音等の影響により発振が止まって
しまう可能性がある。図１４は偶数段リングオッシレー
タの構成例を示す回路図である。偶数の差動増幅器８１
〜８４を直列に接続し、初段の入力と最終段の出力とを
リング状に接続した回路である。正常にリングオッシレ
ータが発振している場合、差動増幅器の出力は全てアン
バランス状態になっている。即ち、例えば出力８０３が
ハイレベルのとき、出力８０４はロウレベルになる。
【０００８】この回路で差動増幅器８１の入力８０１、
８０２が共にハイレベルになった場合、差動増幅器８１
の出力８０３、８０４はロウレベル、差動増幅器８２の
出力８０５、８０６はハイレベル、差動増幅器８３の出
力８０７、８０８はロウレベル、そして、差動増幅器８
４の出力はハイレベルとなり初段に入力されるが、同じ
ハイレベルが差動増幅器８１の出力８０１、８０２に入
力されるため、正常な発振状態とならず発振が止まって
しまう問題点がある。
８０２が共にハイレベルになった場合、差動増幅器８１
の出力８０３、８０４はロウレベル、差動増幅器８２の
出力８０５、８０６はハイレベル、差動増幅器８３の出
力８０７、８０８はロウレベル、そして、差動増幅器８
４の出力はハイレベルとなり初段に入力されるが、同じ
ハイレベルが差動増幅器８１の出力８０１、８０２に入
力されるため、正常な発振状態とならず発振が止まって
しまう問題点がある。
【０００９】また、近年は活栓挿抜対応装置が増え、従
来の装置で有った電源投入時のリセット信号（パワーオ
ンリセット信号）が無い装置が増えた。その為、ＰＬＬ
の初期値を作れないため、電圧制御発振器が確実に発振
するかどうか分からない状況になった。この問題点を解
決するには、ＰＬＬ回路の出力を監視し、発振が停止し
た場合に正常な発振状態に自動復帰させる技術が研究さ
れている。
来の装置で有った電源投入時のリセット信号（パワーオ
ンリセット信号）が無い装置が増えた。その為、ＰＬＬ
の初期値を作れないため、電圧制御発振器が確実に発振
するかどうか分からない状況になった。この問題点を解
決するには、ＰＬＬ回路の出力を監視し、発振が停止し
た場合に正常な発振状態に自動復帰させる技術が研究さ
れている。
【００１０】例えば、特開平７−７４６２５号公報に
は、ＰＬＬ回路中の電圧制御発振器の発振を監視し、発
振が停止した場合には、正常な発振状態に自動復帰させ
る技術が記載されている。図１５の回路は、基準信号９
０１と発振信号９０４とを比較し位相差検出信号９０２
を出力する位相比較回路９１と、位相差検出信号９０２
を電圧９０３に変換する電圧発生回路９２と、電圧９０
３に比例した周波数の信号を出力する電圧制御発振器９
３と、基準信号９０１と発振信号９０４を監視して、位
相比較回路９１に自己復帰信号９０５を出力する自己復
帰制御回路９４とから構成され、位相比較回路９１は、
電圧制御発振器９３が停止してから一定時間経過後に自
己復帰制御回路９４から供給される自己復帰信号９０５
に基づいて電圧発生回路９２に位相差検出信号９０２を
出力し、正常な発振状態に自己復帰させるものである。
は、ＰＬＬ回路中の電圧制御発振器の発振を監視し、発
振が停止した場合には、正常な発振状態に自動復帰させ
る技術が記載されている。図１５の回路は、基準信号９
０１と発振信号９０４とを比較し位相差検出信号９０２
を出力する位相比較回路９１と、位相差検出信号９０２
を電圧９０３に変換する電圧発生回路９２と、電圧９０
３に比例した周波数の信号を出力する電圧制御発振器９
３と、基準信号９０１と発振信号９０４を監視して、位
相比較回路９１に自己復帰信号９０５を出力する自己復
帰制御回路９４とから構成され、位相比較回路９１は、
電圧制御発振器９３が停止してから一定時間経過後に自
己復帰制御回路９４から供給される自己復帰信号９０５
に基づいて電圧発生回路９２に位相差検出信号９０２を
出力し、正常な発振状態に自己復帰させるものである。
【００１１】しかし、この従来技術には、次の様な問題
点があった。第一の問題点は、偶数段リングオッシレー
タを用いた電圧制御発振器は、電圧発生回路からの電圧
が正常な場合でも、発振停止する可能性があるが、この
状態から自己復帰することが出来ない。その理由は、奇
数段のリングオッシレータを用いた電圧制御発振器は、
電圧発生回路からの電圧が正常な場合は必ず正常な発振
をし、電圧が接地線ＧＮＤレベル又は電源線ＶＤＤレベ
ルに近づいた時のみに発振が停止することを前提として
おり、発振停止時は電圧発生回路に自己復帰信号を与
え、電圧発生回路の出力電圧を正常な値にして、自己復
帰制御を行っているが、この方法では、電圧発生回路か
らの電圧が正常なのに、偶数段リングオッシレータの発
振停止した場合に対して発振を復帰させることが出来な
い。
点があった。第一の問題点は、偶数段リングオッシレー
タを用いた電圧制御発振器は、電圧発生回路からの電圧
が正常な場合でも、発振停止する可能性があるが、この
状態から自己復帰することが出来ない。その理由は、奇
数段のリングオッシレータを用いた電圧制御発振器は、
電圧発生回路からの電圧が正常な場合は必ず正常な発振
をし、電圧が接地線ＧＮＤレベル又は電源線ＶＤＤレベ
ルに近づいた時のみに発振が停止することを前提として
おり、発振停止時は電圧発生回路に自己復帰信号を与
え、電圧発生回路の出力電圧を正常な値にして、自己復
帰制御を行っているが、この方法では、電圧発生回路か
らの電圧が正常なのに、偶数段リングオッシレータの発
振停止した場合に対して発振を復帰させることが出来な
い。
【００１２】第二の問題点は、ＰＬＬ回路の発振が停止
した時、出力レベルがロウレベル固定状態の場合は自己
復帰可能であるが、ハイレベル固定状態の場合は自己復
帰出来ない。その理由は、発振停止状態として、出力レ
ベルがロウレベル固定状態になった時のみを検出して、
自己復帰制御を行っていることにある。
した時、出力レベルがロウレベル固定状態の場合は自己
復帰可能であるが、ハイレベル固定状態の場合は自己復
帰出来ない。その理由は、発振停止状態として、出力レ
ベルがロウレベル固定状態になった時のみを検出して、
自己復帰制御を行っていることにある。
【００１３】また、リングオッシレータは、電圧発生回
路からの制御電圧に比例して発振周波数が変化するが、
制御電圧が電源線ＶＤＤレベルあるいは接地線ＧＮＤレ
ベルに近づくと、リングオッシレータは正常な発振状態
とならず発振が停止してしまう問題点がある。図１６は
差動増幅回路の構成例を示す回路図である。トランジス
タ７５０のドレインと７５２のドレインとが接続され、
トランジスタ７５１と７５３のドレインが接続され、ト
ランジスタ７５０、７５１のソースが共に電源線ＶＤＤ
に接続され、また、トランジスタ７５２、７５３のソー
スはトランジスタ７５４のドレインに接続され、トラン
ジスタ７５４のソースは接地線ＧＮＤに接続されてい
る。トランジスタ７５０のゲートとトランジスタ７５１
のゲートは共に接続され、外部回路からの制御入力端子
７０１となっている。トランジスタ７５４のゲートも外
部回路からの制御入力７０４となっている。入力端子は
トランジスタ７５２、７５３のゲート７０２、７０３で
あり、出力端子はトランジスタ７５２、トランジスタ７
５３のドレイン７０６、７０５である。入力端子７０２
にハイレベル、７０３にロウレベルが入力された時、ト
ランジスタ７５２がＯＮ状態となり、出力７０６がロウ
レベルに、又、トランジスタ７５３はＯＦＦ状態とな
り、出力７０５はハイレベルになる。トランジスタ７５
０、７５１、７５４の制御入力７０１、７０４には電圧
発生回路９２からの電圧９０３が加わり、この電圧によ
り差動増幅器の遅延時間が変化するので、これを利用し
てリングオッシレータの発振周波数を変化させるように
なっている。しかし、トランジスタ７５０、７５１、７
５４の制御入力７０１、７０４が電源線ＶＤＤレベルま
たは接地線ＧＮＤレベルに近くなると、トランジスタ７
５０、７５１、７５４がＯＦＦ状態となり電流が流れな
くなり、差動増幅器としての動作を行うことが出来なく
なり発振が停止してしまう。
路からの制御電圧に比例して発振周波数が変化するが、
制御電圧が電源線ＶＤＤレベルあるいは接地線ＧＮＤレ
ベルに近づくと、リングオッシレータは正常な発振状態
とならず発振が停止してしまう問題点がある。図１６は
差動増幅回路の構成例を示す回路図である。トランジス
タ７５０のドレインと７５２のドレインとが接続され、
トランジスタ７５１と７５３のドレインが接続され、ト
ランジスタ７５０、７５１のソースが共に電源線ＶＤＤ
に接続され、また、トランジスタ７５２、７５３のソー
スはトランジスタ７５４のドレインに接続され、トラン
ジスタ７５４のソースは接地線ＧＮＤに接続されてい
る。トランジスタ７５０のゲートとトランジスタ７５１
のゲートは共に接続され、外部回路からの制御入力端子
７０１となっている。トランジスタ７５４のゲートも外
部回路からの制御入力７０４となっている。入力端子は
トランジスタ７５２、７５３のゲート７０２、７０３で
あり、出力端子はトランジスタ７５２、トランジスタ７
５３のドレイン７０６、７０５である。入力端子７０２
にハイレベル、７０３にロウレベルが入力された時、ト
ランジスタ７５２がＯＮ状態となり、出力７０６がロウ
レベルに、又、トランジスタ７５３はＯＦＦ状態とな
り、出力７０５はハイレベルになる。トランジスタ７５
０、７５１、７５４の制御入力７０１、７０４には電圧
発生回路９２からの電圧９０３が加わり、この電圧によ
り差動増幅器の遅延時間が変化するので、これを利用し
てリングオッシレータの発振周波数を変化させるように
なっている。しかし、トランジスタ７５０、７５１、７
５４の制御入力７０１、７０４が電源線ＶＤＤレベルま
たは接地線ＧＮＤレベルに近くなると、トランジスタ７
５０、７５１、７５４がＯＦＦ状態となり電流が流れな
くなり、差動増幅器としての動作を行うことが出来なく
なり発振が停止してしまう。
【００１４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、電圧発振回路（Ｖ
ＣＯ）を偶数段のリングオッシレータで構成すると共
に、この電圧発振回路の発振状態を監視し、発振が停止
した場合、直ちに正常な発振状態に自動復帰可能にした
新規なＰＬＬ回路とその制御方法を提供するものであ
る。
した従来技術の欠点を改良し、特に、電圧発振回路（Ｖ
ＣＯ）を偶数段のリングオッシレータで構成すると共
に、この電圧発振回路の発振状態を監視し、発振が停止
した場合、直ちに正常な発振状態に自動復帰可能にした
新規なＰＬＬ回路とその制御方法を提供するものであ
る。
【００１５】本発明の他の目的は多相クロックを生成す
ることを可能にした新規なＰＬＬ回路を提供するもので
ある。
ることを可能にした新規なＰＬＬ回路を提供するもので
ある。
【００１６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるＰ
ＬＬ回路の第１態様は、電圧制御発振器の発振の停止し
たことを検出し、この検出した信号に基づき前記電圧制
御発振器の発振を自動的に発振せしめるための発振制御
信号を生成し、この信号で前記電圧制御発振器を正常な
発振状態に自動復帰可能にしたＰＬＬ回路において、前
記電圧制御発振器を、複数の差動増幅器をリング状に接
続したリングオッシレータで構成すると共に、前記電圧
制御発振器の発振が停止した時、前記リングオッシレー
タを発振可能な状態にセットするための発振制御手段を
前記差動増幅器の夫々の入力に設け、この発振制御手段
は、前記発振制御信号で制御されることを特徴とするも
のであり、又、第２態様は、前記発振制御手段を、電界
効果型トランジスタよりなる前記リングオッシレータの
自己復帰用の制御素子で構成したことを特徴とするもの
であり、又、第３態様は、前記複数の差動増幅器は、偶
数であることを特徴とするものであり、又、第４態様
は、前記発振制御手段は、前記差動増幅器の一方の入力
をハイレベルにプルアップし、前記差動増幅器の他方の
入力をロウレベルにプルダウンすることを特徴とするも
のであり、又、第５態様は、第２の差動増幅器と第３の
差動増幅器とを設け、前記リングオッシレータを構成す
る差動増幅器の一方の出力を前記第２の差動増幅器の非
反転入力端子に導くと共に、前記差動増幅器の他方の出
力を前記第２の差動増幅器の反転入力端子に導き、且
つ、前記リングオッシレータを構成する差動増幅器の一
方の出力を前記第３の差動増幅器の反転入力端子に導く
と共に、前記差動増幅器の他方の出力を前記第３の差動
増幅器の非反転入力端子に導くことで、前記リングオッ
シレータと所定の位相差を持つ複数の周波数を生成する
ことを特徴とするものであり、又、第６態様は、電圧制
御発振器の発振の停止したことを検出する回路は、前記
電圧制御発振器の発振信号を分周する分周器と、この分
周器から出力された第１の時間での第１の出力信号を保
持する第１のデータ保持手段と、前記第１の時間から所
定の時間経過後の第２の時間に前記分周器から出力され
た第２の出力信号を保持する第２のデータ保持手段と、
前記第１の出力信号と第２の出力信号との差異の有無を
検出するイクスクルーシブオアゲートとを含み、前記第
１のデータ保持手段と第２のデータ保持手段とは、前記
発振制御信号でリセットされるように構成したことを特
徴とするものであり、又、第７態様は、電圧制御発振器
の発振の停止したことを検出する回路は、前記電圧制御
発振器の発振信号を分周する分周器と、この分周器で分
周された信号を順次シフトする複数のシフトレジスタ
と、前記各シフトレジスタの入力信号と出力信号との差
異の有無を検出するイクスクルーシブオアゲートとを含
み、前記シフトレジスタは、前記発振制御信号でリセッ
トされるように構成したことを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるＰ
ＬＬ回路の第１態様は、電圧制御発振器の発振の停止し
たことを検出し、この検出した信号に基づき前記電圧制
御発振器の発振を自動的に発振せしめるための発振制御
信号を生成し、この信号で前記電圧制御発振器を正常な
発振状態に自動復帰可能にしたＰＬＬ回路において、前
記電圧制御発振器を、複数の差動増幅器をリング状に接
続したリングオッシレータで構成すると共に、前記電圧
制御発振器の発振が停止した時、前記リングオッシレー
タを発振可能な状態にセットするための発振制御手段を
前記差動増幅器の夫々の入力に設け、この発振制御手段
は、前記発振制御信号で制御されることを特徴とするも
のであり、又、第２態様は、前記発振制御手段を、電界
効果型トランジスタよりなる前記リングオッシレータの
自己復帰用の制御素子で構成したことを特徴とするもの
であり、又、第３態様は、前記複数の差動増幅器は、偶
数であることを特徴とするものであり、又、第４態様
は、前記発振制御手段は、前記差動増幅器の一方の入力
をハイレベルにプルアップし、前記差動増幅器の他方の
入力をロウレベルにプルダウンすることを特徴とするも
のであり、又、第５態様は、第２の差動増幅器と第３の
差動増幅器とを設け、前記リングオッシレータを構成す
る差動増幅器の一方の出力を前記第２の差動増幅器の非
反転入力端子に導くと共に、前記差動増幅器の他方の出
力を前記第２の差動増幅器の反転入力端子に導き、且
つ、前記リングオッシレータを構成する差動増幅器の一
方の出力を前記第３の差動増幅器の反転入力端子に導く
と共に、前記差動増幅器の他方の出力を前記第３の差動
増幅器の非反転入力端子に導くことで、前記リングオッ
シレータと所定の位相差を持つ複数の周波数を生成する
ことを特徴とするものであり、又、第６態様は、電圧制
御発振器の発振の停止したことを検出する回路は、前記
電圧制御発振器の発振信号を分周する分周器と、この分
周器から出力された第１の時間での第１の出力信号を保
持する第１のデータ保持手段と、前記第１の時間から所
定の時間経過後の第２の時間に前記分周器から出力され
た第２の出力信号を保持する第２のデータ保持手段と、
前記第１の出力信号と第２の出力信号との差異の有無を
検出するイクスクルーシブオアゲートとを含み、前記第
１のデータ保持手段と第２のデータ保持手段とは、前記
発振制御信号でリセットされるように構成したことを特
徴とするものであり、又、第７態様は、電圧制御発振器
の発振の停止したことを検出する回路は、前記電圧制御
発振器の発振信号を分周する分周器と、この分周器で分
周された信号を順次シフトする複数のシフトレジスタ
と、前記各シフトレジスタの入力信号と出力信号との差
異の有無を検出するイクスクルーシブオアゲートとを含
み、前記シフトレジスタは、前記発振制御信号でリセッ
トされるように構成したことを特徴とするものである。
【００１７】又、本発明に係わるＰＬＬ回路の制御方法
の態様は、電圧制御発振器は、複数の差動増幅器をリン
グ状に接続したリングオッシレータで構成すると共に、
前記電圧制御発振器の発振の停止したことを検出し、こ
の検出した信号に基づき前記電圧制御発振器を正常な発
振状態に自動復帰可能にしたＰＬＬ回路において、前記
電圧制御発振器の発振が停止した時、前記リングオッシ
レータを発振可能な状態にセットするために、前記差動
増幅器の入力をアンバランスにして、この差動増幅器を
平衡でない状態にすることを特徴とするものである。
の態様は、電圧制御発振器は、複数の差動増幅器をリン
グ状に接続したリングオッシレータで構成すると共に、
前記電圧制御発振器の発振の停止したことを検出し、こ
の検出した信号に基づき前記電圧制御発振器を正常な発
振状態に自動復帰可能にしたＰＬＬ回路において、前記
電圧制御発振器の発振が停止した時、前記リングオッシ
レータを発振可能な状態にセットするために、前記差動
増幅器の入力をアンバランスにして、この差動増幅器を
平衡でない状態にすることを特徴とするものである。
【００１８】
【発明の実施の形態】本発明に係わるＰＬＬ回路は、電
圧制御発振器の発振の停止したことを検出し、この検出
した信号に基づき前記電圧制御発振器の発振を自動的に
発振せしめるための発振制御信号を生成し、この信号で
前記電圧制御発振器を正常な発振状態に自動復帰可能に
したＰＬＬ回路において、前記電圧制御発振器を、複数
の差動増幅器をリング状に接続したリングオッシレータ
で構成すると共に、前記電圧制御発振器の発振が停止し
た時、前記リングオッシレータを発振可能な状態にセッ
トするための発振制御手段を前記差動増幅器の夫々の入
力に設け、この発振制御手段は、前記発振制御信号で制
御されることを特徴とするものである。
圧制御発振器の発振の停止したことを検出し、この検出
した信号に基づき前記電圧制御発振器の発振を自動的に
発振せしめるための発振制御信号を生成し、この信号で
前記電圧制御発振器を正常な発振状態に自動復帰可能に
したＰＬＬ回路において、前記電圧制御発振器を、複数
の差動増幅器をリング状に接続したリングオッシレータ
で構成すると共に、前記電圧制御発振器の発振が停止し
た時、前記リングオッシレータを発振可能な状態にセッ
トするための発振制御手段を前記差動増幅器の夫々の入
力に設け、この発振制御手段は、前記発振制御信号で制
御されることを特徴とするものである。
【００１９】従って、リングオッシレータを偶数段で構
成することができ、しかも、発振が停止しても直ちに自
動的に正常な発振状態に復帰させることができる。
成することができ、しかも、発振が停止しても直ちに自
動的に正常な発振状態に復帰させることができる。
【００２０】
【実施例】以下に、本発明に係わるＰＬＬ回路とその制
御方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わるＰＬＬ回路のブロック図、図３
は電圧制御発振器の回路図であって、これらの図には、
電圧制御発振器３０の発振の停止したことを検出し、こ
の検出した信号に基づき前記電圧制御発振器３０の発振
を自動的に発振せしめるための発振制御信号１０７を生
成し、この信号１０７で前記電圧制御発振器３０を正常
な発振状態に自動復帰可能にしたＰＬＬ回路において、
前記電圧制御発振器３０は、複数の差動増幅器３２〜３
５をリング状に接続したリングオッシレータで構成する
と共に、前記電圧制御発振器３０の発振が停止した時、
前記リングオッシレータを発振可能な状態にセットする
ための発振制御手段Ｐ１〜Ｐ４、Ｎ１〜Ｎ４を前記差動
増幅器３２〜３５の夫々の入力に設け、この発振制御手
段Ｐ１〜Ｐ４、Ｎ１〜Ｎ４は、前記発振制御信号１０７
で制御されるＰＬＬ回路が示され、又、前記複数の差動
増幅器は、偶数であるＰＬＬ回路が示され、又、前記発
振制御手段は、前記差動増幅器の一方の入力をハイレベ
ルにプルアップし、前記差動増幅器の他方の入力をロウ
レベルにプルダウンするＰＬＬ回路が示されている。
御方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わるＰＬＬ回路のブロック図、図３
は電圧制御発振器の回路図であって、これらの図には、
電圧制御発振器３０の発振の停止したことを検出し、こ
の検出した信号に基づき前記電圧制御発振器３０の発振
を自動的に発振せしめるための発振制御信号１０７を生
成し、この信号１０７で前記電圧制御発振器３０を正常
な発振状態に自動復帰可能にしたＰＬＬ回路において、
前記電圧制御発振器３０は、複数の差動増幅器３２〜３
５をリング状に接続したリングオッシレータで構成する
と共に、前記電圧制御発振器３０の発振が停止した時、
前記リングオッシレータを発振可能な状態にセットする
ための発振制御手段Ｐ１〜Ｐ４、Ｎ１〜Ｎ４を前記差動
増幅器３２〜３５の夫々の入力に設け、この発振制御手
段Ｐ１〜Ｐ４、Ｎ１〜Ｎ４は、前記発振制御信号１０７
で制御されるＰＬＬ回路が示され、又、前記複数の差動
増幅器は、偶数であるＰＬＬ回路が示され、又、前記発
振制御手段は、前記差動増幅器の一方の入力をハイレベ
ルにプルアップし、前記差動増幅器の他方の入力をロウ
レベルにプルダウンするＰＬＬ回路が示されている。
【００２１】更に、図２には、第２の差動増幅器４１１
と第３の差動増幅器４１５とを設け、前記リングオッシ
レータを構成する差動増幅器４０１の一方の出力を前記
第２の差動増幅器４１１の非反転入力端子（＋）に導く
と共に、前記差動増幅器４０１の他方の出力を前記第２
の差動増幅器４１１の反転入力端子（−）に導き、且
つ、前記リングオッシレータを構成する差動増幅器一方
の出力を前記第３の差動増幅器４９５の反転入力端子
（−）に導くと共に、前記差動増幅器４０１の他方の出
力を前記第３の差動増幅器４９５の非反転入力端子
（＋）に導くことで、前記リングオッシレータと所定の
位相差を持つ複数の周波数４９１〜４９８を生成するＰ
ＬＬ回路が示されている。
と第３の差動増幅器４１５とを設け、前記リングオッシ
レータを構成する差動増幅器４０１の一方の出力を前記
第２の差動増幅器４１１の非反転入力端子（＋）に導く
と共に、前記差動増幅器４０１の他方の出力を前記第２
の差動増幅器４１１の反転入力端子（−）に導き、且
つ、前記リングオッシレータを構成する差動増幅器一方
の出力を前記第３の差動増幅器４９５の反転入力端子
（−）に導くと共に、前記差動増幅器４０１の他方の出
力を前記第３の差動増幅器４９５の非反転入力端子
（＋）に導くことで、前記リングオッシレータと所定の
位相差を持つ複数の周波数４９１〜４９８を生成するＰ
ＬＬ回路が示されている。
【００２２】更に、図５（又は図１１）には、電圧制御
発振器３０の発振の停止したことを検出する回路５０
は、前記電圧制御発振器３０の発振信号１０５を分周す
る分周器５１（４０２）と、この分周器５１（４０２）
から出力された第１の時間での第１の出力信号５０２
（４５４）を保持する第１のデータ保持手段５２（４０
４）と、前記第１の時間から所定の時間経過後の第２の
時間に前記分周器５１（４０２）から出力された第２の
出力信号５０３（４５４）を保持する第２のデータ保持
手段５３（４０５）と、前記第１の出力信号５０２と第
２の出力信号５０３との差異の有無を検出するイクスク
ルーシブオアゲート５９（４０６）とを含み、前記第１
のデータ保持手段５２（４０４）と第２のデータ保持手
段５３（４０５）とは、前記発振制御信号１０７でリセ
ットされるように構成したことを特徴とするＰＬＬ回路
が示されている。
発振器３０の発振の停止したことを検出する回路５０
は、前記電圧制御発振器３０の発振信号１０５を分周す
る分周器５１（４０２）と、この分周器５１（４０２）
から出力された第１の時間での第１の出力信号５０２
（４５４）を保持する第１のデータ保持手段５２（４０
４）と、前記第１の時間から所定の時間経過後の第２の
時間に前記分周器５１（４０２）から出力された第２の
出力信号５０３（４５４）を保持する第２のデータ保持
手段５３（４０５）と、前記第１の出力信号５０２と第
２の出力信号５０３との差異の有無を検出するイクスク
ルーシブオアゲート５９（４０６）とを含み、前記第１
のデータ保持手段５２（４０４）と第２のデータ保持手
段５３（４０５）とは、前記発振制御信号１０７でリセ
ットされるように構成したことを特徴とするＰＬＬ回路
が示されている。
【００２３】更に、電圧制御発振器３０の発振の停止し
たことを検出する回路５０は、前記電圧制御発振器３０
の発振信号１０５を分周する分周器５１と、この分周器
５１で分周された信号を順次シフトする複数のシフトレ
ジスタ５２〜５５と、前記各シフトレジスタ５２〜５５
の入力信号と出力信号との差異の有無を検出するイクス
クルーシブオアゲート５６〜５８とを含み、前記シフト
レジスタ５２〜５５は、前記発振制御信号１０７でリセ
ットされるように構成したＰＬＬ回路が示されている。
たことを検出する回路５０は、前記電圧制御発振器３０
の発振信号１０５を分周する分周器５１と、この分周器
５１で分周された信号を順次シフトする複数のシフトレ
ジスタ５２〜５５と、前記各シフトレジスタ５２〜５５
の入力信号と出力信号との差異の有無を検出するイクス
クルーシブオアゲート５６〜５８とを含み、前記シフト
レジスタ５２〜５５は、前記発振制御信号１０７でリセ
ットされるように構成したＰＬＬ回路が示されている。
【００２４】以下に、本発明を更に詳細に説明する。図
１を参照すると、本発明のＰＬＬ回路は、発振信号１０
５を分周器４０でＮ分周した分周信号１０４と基準信号
１０１との位相を比較し位相差信号１０２を出力する位
相比較回路１０と、位相差信号１０２を電圧１０３に変
換する電圧発生回路２０と、電圧１０３に比例して発振
周波数が変化する電圧制御発振器３０から構成されるＰ
ＬＬ発振器１と、ＰＬＬ発振器１の発振信号１０５の発
振状態を監視し、発振の有無をモニタ信号１０６として
出力する発振監視回路５０と、モニタ信号１０６により
電圧制御発振回路３０を制御する発振制御信号１０７を
出力する発振制御回路６０とより構成される。
１を参照すると、本発明のＰＬＬ回路は、発振信号１０
５を分周器４０でＮ分周した分周信号１０４と基準信号
１０１との位相を比較し位相差信号１０２を出力する位
相比較回路１０と、位相差信号１０２を電圧１０３に変
換する電圧発生回路２０と、電圧１０３に比例して発振
周波数が変化する電圧制御発振器３０から構成されるＰ
ＬＬ発振器１と、ＰＬＬ発振器１の発振信号１０５の発
振状態を監視し、発振の有無をモニタ信号１０６として
出力する発振監視回路５０と、モニタ信号１０６により
電圧制御発振回路３０を制御する発振制御信号１０７を
出力する発振制御回路６０とより構成される。
【００２５】図１のＰＬＬ発振器１の電圧制御発振器３
０の詳細な構成について説明をする。位相比較回路１
０、電圧発生回路２０、分周器４０については、当業者
にとってよく知られているため、その詳細な構成につい
ては省略する。また、電圧制御発振器３０の発振器部分
はリングオッシレータを用い、それ以外の部分の構成に
ついては当業者にとってよく知られているため、その詳
細な構成については省略する。
０の詳細な構成について説明をする。位相比較回路１
０、電圧発生回路２０、分周器４０については、当業者
にとってよく知られているため、その詳細な構成につい
ては省略する。また、電圧制御発振器３０の発振器部分
はリングオッシレータを用い、それ以外の部分の構成に
ついては当業者にとってよく知られているため、その詳
細な構成については省略する。
【００２６】図２は、本発明の具体例における電圧制御
発振器３０のリングオッシレータ部分で多相クロック出
力を備えた場合の構成例を示す回路図である。図２にお
いて、リングオッシレータは偶数個の差動増幅器４０１
〜４０４を直列に接続し、初段４０１の正相入力４０１
ａと最終段４０４の逆相出力４０４ｂとを、又、初段の
逆正相入力４０１ｂと最終段４０４の正相入力４０４ａ
とを接続し、リング状に構成されており、発振周波数は
差動増幅器４０１，４０２，４０３，４０４の遅延時間
のみに依存する。電圧比較器４１１は差動増幅器４０１
の出力である正相出力４５１と逆相出力４５２のレベル
を比較し、正相出力４５１のレベルが高い場合は出力４
９１にハイレベルを出力し、そうでない場合はロウレベ
ルを出力する。電圧比較器４１２〜４１８も同様に構成
されている。電圧比較器４１５のプラス入力は差動増幅
器４０１の逆相出力４５２に、叉、マイナス入力は正相
出力４５１に接続されている。差動増幅器４０２〜４０
４の出力にも同様に、電圧比較器４１２，４１６，４１
３，４１７，４１４，４１８が接続され、出力４９１〜
４９８がそれぞれ得られるようになっている。以上は、
４段の差動増幅器構成のリングオッシレータについての
構成であるが、差動増幅器２×Ｎ個（Ｎ＝１，２，３，
…）の場合も同様に構成される。
発振器３０のリングオッシレータ部分で多相クロック出
力を備えた場合の構成例を示す回路図である。図２にお
いて、リングオッシレータは偶数個の差動増幅器４０１
〜４０４を直列に接続し、初段４０１の正相入力４０１
ａと最終段４０４の逆相出力４０４ｂとを、又、初段の
逆正相入力４０１ｂと最終段４０４の正相入力４０４ａ
とを接続し、リング状に構成されており、発振周波数は
差動増幅器４０１，４０２，４０３，４０４の遅延時間
のみに依存する。電圧比較器４１１は差動増幅器４０１
の出力である正相出力４５１と逆相出力４５２のレベル
を比較し、正相出力４５１のレベルが高い場合は出力４
９１にハイレベルを出力し、そうでない場合はロウレベ
ルを出力する。電圧比較器４１２〜４１８も同様に構成
されている。電圧比較器４１５のプラス入力は差動増幅
器４０１の逆相出力４５２に、叉、マイナス入力は正相
出力４５１に接続されている。差動増幅器４０２〜４０
４の出力にも同様に、電圧比較器４１２，４１６，４１
３，４１７，４１４，４１８が接続され、出力４９１〜
４９８がそれぞれ得られるようになっている。以上は、
４段の差動増幅器構成のリングオッシレータについての
構成であるが、差動増幅器２×Ｎ個（Ｎ＝１，２，３，
…）の場合も同様に構成される。
【００２７】図３は、本発明の具体例における電圧制御
発振器３０のリングオッシレータ部分の構成例を示す回
路図である。図３において、リングオッシレータは偶数
個の差動増幅器３２〜３５を直列に接続し、初段の正相
入力と最終段の逆相出力とを、初段の逆相入力と最終段
の正相出力とをそれぞれ接続して、リング状に構成され
ており、発振周波数は差動増幅器の遅延時間のみに依存
する。Ｐ型電界効果型トランジスタＰ１〜Ｐ４、Ｎ型電
界効果型トランジスタＮ１〜Ｎ４は発振器の自己復帰用
の制御素子で、差動増幅器３２〜３５の出力端子３０２
〜３０９に接続されている。Ｐ型電界効果トランジスタ
Ｐ１は差動増幅器３２の正相出力３０２にドレインが、
電源線ＶＤＤにソースが接続され、Ｎ型電界効果トラン
ジスタＮ１は差動増幅器３２の逆相出力３０３にドレイ
ンが、接地線ＧＮＤにソースが接続されている。差動増
幅器３３〜３５にも同様の構成でトランジスタＰ２〜Ｐ
４，Ｎ２〜Ｎ４が接続されている。トランジスタＮ１〜
Ｎ４のゲートには、図１の発振制御回路６０からの発振
制御信号１０７を反転ゲート３１で反転させた信号が入
り、トランジスタＰ１〜Ｐ４のゲートには、発振制御信
号１０７が入る。トランジスタＰ１〜Ｐ４、Ｎ１〜Ｎ４
は発振制御信号１０７がハイレベル時にＯＦＦし、ロウ
レベル時にＯＮする。以上、４段の差動増幅器構成のリ
ングオッシレータについての構成であるが、差動増幅器
２×Ｎ個（Ｎ＝１，２，３，…）の場合の構成も同様で
ある。
発振器３０のリングオッシレータ部分の構成例を示す回
路図である。図３において、リングオッシレータは偶数
個の差動増幅器３２〜３５を直列に接続し、初段の正相
入力と最終段の逆相出力とを、初段の逆相入力と最終段
の正相出力とをそれぞれ接続して、リング状に構成され
ており、発振周波数は差動増幅器の遅延時間のみに依存
する。Ｐ型電界効果型トランジスタＰ１〜Ｐ４、Ｎ型電
界効果型トランジスタＮ１〜Ｎ４は発振器の自己復帰用
の制御素子で、差動増幅器３２〜３５の出力端子３０２
〜３０９に接続されている。Ｐ型電界効果トランジスタ
Ｐ１は差動増幅器３２の正相出力３０２にドレインが、
電源線ＶＤＤにソースが接続され、Ｎ型電界効果トラン
ジスタＮ１は差動増幅器３２の逆相出力３０３にドレイ
ンが、接地線ＧＮＤにソースが接続されている。差動増
幅器３３〜３５にも同様の構成でトランジスタＰ２〜Ｐ
４，Ｎ２〜Ｎ４が接続されている。トランジスタＮ１〜
Ｎ４のゲートには、図１の発振制御回路６０からの発振
制御信号１０７を反転ゲート３１で反転させた信号が入
り、トランジスタＰ１〜Ｐ４のゲートには、発振制御信
号１０７が入る。トランジスタＰ１〜Ｐ４、Ｎ１〜Ｎ４
は発振制御信号１０７がハイレベル時にＯＦＦし、ロウ
レベル時にＯＮする。以上、４段の差動増幅器構成のリ
ングオッシレータについての構成であるが、差動増幅器
２×Ｎ個（Ｎ＝１，２，３，…）の場合の構成も同様で
ある。
【００２８】図４は、本発明の具体例における差動増幅
器３２〜３５の構成例を示す回路図である。図４におい
て、差動増幅器は、Ｐ型トランジスタ７５０，７５１，
Ｎ型トランジスタ７５２，７５３からなる差動増幅部
と、Ｐ型トランジスタ７５０と並列に接続されるＰ型ト
ランジスタ７５５と、Ｐ型トランジスタ７５１と並列に
接続されるＰ型トランジスタ７５６と、Ｎ型トランジス
タ７５４と並列に接続されるＮ型トランジスタ７５７と
から構成される。この差動増幅部はトランジスタ７５０
のドレインと７５２のドレインとが接続され、又、トラ
ンジスタ７５１のドレインと７５３のドレインとが接続
され、トランジスタ７５０，７５１のソースが電源線Ｖ
ＤＤに接続される。また、トランジスタ７５２，７５３
のソースはトランジスタ７５４のドレインに接続され、
トランジスタ７５４のソースは接地線ＧＮＤに接続され
ている。トランジスタ７５０のゲートとトランジスタ７
５１のゲートとはつながれており、外部からの制御入力
端子７０１となっている。トランジスタ７５４のゲート
も外部からの制御入力端子７０４となっている。差動増
幅器としての入力端子はトランジスタ７５２，７５３の
ゲート７０２，７０３であり、出力端子はトランジスタ
７５２，７５３のドレイン７０６，７０５である。ま
た、トランジスタ７５５のゲートとトランジスタ７５６
のゲートとがつながれて外部からの制御入力端子７０７
となり、又、トランジスタ７５７のゲートも外部からの
制御入力端子７０８となっている。
器３２〜３５の構成例を示す回路図である。図４におい
て、差動増幅器は、Ｐ型トランジスタ７５０，７５１，
Ｎ型トランジスタ７５２，７５３からなる差動増幅部
と、Ｐ型トランジスタ７５０と並列に接続されるＰ型ト
ランジスタ７５５と、Ｐ型トランジスタ７５１と並列に
接続されるＰ型トランジスタ７５６と、Ｎ型トランジス
タ７５４と並列に接続されるＮ型トランジスタ７５７と
から構成される。この差動増幅部はトランジスタ７５０
のドレインと７５２のドレインとが接続され、又、トラ
ンジスタ７５１のドレインと７５３のドレインとが接続
され、トランジスタ７５０，７５１のソースが電源線Ｖ
ＤＤに接続される。また、トランジスタ７５２，７５３
のソースはトランジスタ７５４のドレインに接続され、
トランジスタ７５４のソースは接地線ＧＮＤに接続され
ている。トランジスタ７５０のゲートとトランジスタ７
５１のゲートとはつながれており、外部からの制御入力
端子７０１となっている。トランジスタ７５４のゲート
も外部からの制御入力端子７０４となっている。差動増
幅器としての入力端子はトランジスタ７５２，７５３の
ゲート７０２，７０３であり、出力端子はトランジスタ
７５２，７５３のドレイン７０６，７０５である。ま
た、トランジスタ７５５のゲートとトランジスタ７５６
のゲートとがつながれて外部からの制御入力端子７０７
となり、又、トランジスタ７５７のゲートも外部からの
制御入力端子７０８となっている。
【００２９】次に、図５、６に基づき発振監視回路５
０、発振制御回路６０の詳細な構成について説明する。
図５は、本発明の具体例における発振監視回路５０の構
成例を示す回路図である。発振監視回路５０は、ＰＬＬ
発振器が発振をしているかを常時監視し発振状態を示す
モニタ信号１０６を出力する。図５において、発振監視
回路５０は、分周器５１、シフトレジスタ５２〜５５、
イクスクルーシブオアゲート５６〜５８、オアゲート５
９から構成される。分周器５１は発振信号１０５をＭ分
周した信号５０１を、シフトレジスタ５２へ出力する。
シフトレジスタ５２は基準信号１０１がロウレベルから
ハイレベルへ変化した時点の入力５０１のレベルを保持
し、信号５０２として出力する。シフトレジスタ５３〜
５５の動作も同様である。即ち、シフトレジスタ５３も
基準信号１０１がロウレベルからハイレベルに変化した
時点で信号５０２のレベルを保持すると共に、信号５０
３として出力する。
０、発振制御回路６０の詳細な構成について説明する。
図５は、本発明の具体例における発振監視回路５０の構
成例を示す回路図である。発振監視回路５０は、ＰＬＬ
発振器が発振をしているかを常時監視し発振状態を示す
モニタ信号１０６を出力する。図５において、発振監視
回路５０は、分周器５１、シフトレジスタ５２〜５５、
イクスクルーシブオアゲート５６〜５８、オアゲート５
９から構成される。分周器５１は発振信号１０５をＭ分
周した信号５０１を、シフトレジスタ５２へ出力する。
シフトレジスタ５２は基準信号１０１がロウレベルから
ハイレベルへ変化した時点の入力５０１のレベルを保持
し、信号５０２として出力する。シフトレジスタ５３〜
５５の動作も同様である。即ち、シフトレジスタ５３も
基準信号１０１がロウレベルからハイレベルに変化した
時点で信号５０２のレベルを保持すると共に、信号５０
３として出力する。
【００３０】同様に、シフトレジスタ５４も、信号５０
３を基準信号１０１のタイミングでシフトして信号５０
４を出力し、シフトレジスタ５５は信号５０４をシフト
して信号５０５を出力する。また、発振制御信号１０７
がシフトレジスタ５２のセット端子ＳＢと、シフトレジ
スタ５３〜５５のリセット端子ＲＢに接続され、発振制
御信号１０７がロウレベルになったとき、シフトレジス
タ５２の出力をハイレベルに、又、シフトレジスタ５３
〜５５の出力をロウレベルにする。発振制御信号１０７
がハイレベルの時は、シフトレジスタ５２〜５５は通常
のシフトレジスタの動作をする。イクスクルーシブオア
ゲート５６は、信号５０２，５０３が共にハイレベルま
たはロウレベルの時に出力に信号５０６にロウレベルを
出力する。又、信号５０３，５０４を入力とするイクス
クルーシブオアゲート５７、信号５０４，５０５を入力
とするイクスクルーシブオアゲート５８の動作も同様で
ある。オアゲート５９は信号５０６〜５０８が共にロウ
レベルの時にモニタ信号１０６にロウレベルを出力す
る。つまり、シフトレジスタ５２〜５５の出力信号５０
２〜５０５がすべてハイレベル、又はロウレベルの時の
みモニタ信号１０６にロウレベルを出力する。
３を基準信号１０１のタイミングでシフトして信号５０
４を出力し、シフトレジスタ５５は信号５０４をシフト
して信号５０５を出力する。また、発振制御信号１０７
がシフトレジスタ５２のセット端子ＳＢと、シフトレジ
スタ５３〜５５のリセット端子ＲＢに接続され、発振制
御信号１０７がロウレベルになったとき、シフトレジス
タ５２の出力をハイレベルに、又、シフトレジスタ５３
〜５５の出力をロウレベルにする。発振制御信号１０７
がハイレベルの時は、シフトレジスタ５２〜５５は通常
のシフトレジスタの動作をする。イクスクルーシブオア
ゲート５６は、信号５０２，５０３が共にハイレベルま
たはロウレベルの時に出力に信号５０６にロウレベルを
出力する。又、信号５０３，５０４を入力とするイクス
クルーシブオアゲート５７、信号５０４，５０５を入力
とするイクスクルーシブオアゲート５８の動作も同様で
ある。オアゲート５９は信号５０６〜５０８が共にロウ
レベルの時にモニタ信号１０６にロウレベルを出力す
る。つまり、シフトレジスタ５２〜５５の出力信号５０
２〜５０５がすべてハイレベル、又はロウレベルの時の
みモニタ信号１０６にロウレベルを出力する。
【００３１】図６は、発振制御回路６０の構成例を示す
回路図である。発振制御回路６０は、発振停止の信号を
受けた時に電圧制御発振器３０が発振再開出来るような
パルス信号を出力する。図６において、発振制御回路６
０は、Ｄフリップフロップ６１から構成される。Ｄフリ
ップフロップ６１は、基準信号１０１がハイレベルから
ロウレベルに変化した時の入力であるモニタ信号１０６
のレベルを発振制御信号１０７として出力し保持する。
回路図である。発振制御回路６０は、発振停止の信号を
受けた時に電圧制御発振器３０が発振再開出来るような
パルス信号を出力する。図６において、発振制御回路６
０は、Ｄフリップフロップ６１から構成される。Ｄフリ
ップフロップ６１は、基準信号１０１がハイレベルから
ロウレベルに変化した時の入力であるモニタ信号１０６
のレベルを発振制御信号１０７として出力し保持する。
【００３２】図１の回路の動作について、図７を参照し
て説明をする。通常、ＰＬＬ発振器１が正常に発振して
いる場合、発振監視回路５０は発振状態であることを示
すハイレベルのモニタ信号１０６を発振制御回路６０に
出力し、この場合、発振制御回路６０は発振制御信号１
０７を出さない。ＰＬＬ発振器１の発振が停止した場
合、発振監視回路５０は発振停止であることを示すロウ
レベルのモニタ信号１０６を発振制御回路６０に出力
し、発振制御回路６０はモニタ信号１０６に基づき発振
制御信号１０７を電圧制御発振器３０に出力し、電圧制
御発振器３０を発振可能な状態にリセットし、ＰＬＬ回
路１の発振を自動復帰させる。
て説明をする。通常、ＰＬＬ発振器１が正常に発振して
いる場合、発振監視回路５０は発振状態であることを示
すハイレベルのモニタ信号１０６を発振制御回路６０に
出力し、この場合、発振制御回路６０は発振制御信号１
０７を出さない。ＰＬＬ発振器１の発振が停止した場
合、発振監視回路５０は発振停止であることを示すロウ
レベルのモニタ信号１０６を発振制御回路６０に出力
し、発振制御回路６０はモニタ信号１０６に基づき発振
制御信号１０７を電圧制御発振器３０に出力し、電圧制
御発振器３０を発振可能な状態にリセットし、ＰＬＬ回
路１の発振を自動復帰させる。
【００３３】図７を参照すると、時刻Ｔ０〜Ｔ１におい
て、ＰＬＬ発振器１の発振信号１０５を発振監視回路５
０が監視し、発振状態であるためモニタ信号１０６を発
振状態を示すハイレベルにし、又、発振制御回路６０の
出力である発振制御信号１０７もハイレベルであって、
電圧制御発振器３０は特に制御しない。時刻Ｔ１におい
て、発振信号１０５の発振停止を発振監視回路５０が検
出すると、モニタ信号１０６を発振停止を示すロウレベ
ルにする。基準信号１０１の立ち下がり時刻Ｔ２におい
て、モニタ信号１０６がロウレベルとなっている為、発
振制御回路６０は発振制御信号１０７をロウレベルにす
ると共に、発振監視回路５０のシフトレジスタをリセッ
トし、これにともない基準信号１０１の立ち下がり時刻
Ｔ３でモニタ信号１０６をハイレベルとする。時刻Ｔ２
〜Ｔ３において、発振制御信号１０７がロウレベルとな
ったことにより、電圧制御発振回路３０のリングオッシ
レータの各差動増幅器は発振可能状態にリセットされ、
正常な発振を開始する。
て、ＰＬＬ発振器１の発振信号１０５を発振監視回路５
０が監視し、発振状態であるためモニタ信号１０６を発
振状態を示すハイレベルにし、又、発振制御回路６０の
出力である発振制御信号１０７もハイレベルであって、
電圧制御発振器３０は特に制御しない。時刻Ｔ１におい
て、発振信号１０５の発振停止を発振監視回路５０が検
出すると、モニタ信号１０６を発振停止を示すロウレベ
ルにする。基準信号１０１の立ち下がり時刻Ｔ２におい
て、モニタ信号１０６がロウレベルとなっている為、発
振制御回路６０は発振制御信号１０７をロウレベルにす
ると共に、発振監視回路５０のシフトレジスタをリセッ
トし、これにともない基準信号１０１の立ち下がり時刻
Ｔ３でモニタ信号１０６をハイレベルとする。時刻Ｔ２
〜Ｔ３において、発振制御信号１０７がロウレベルとな
ったことにより、電圧制御発振回路３０のリングオッシ
レータの各差動増幅器は発振可能状態にリセットされ、
正常な発振を開始する。
【００３４】図３，図５，図６の電圧制御発振器３０の
リングオッシレータ部分、発振監視回路５０、発振制御
回路６０の詳細な動作について、図８を参照して説明す
る。図８を参照すると、時刻Ｔ０〜Ｔ１において、発振
監視回路５０に入力された発振信号１０５は、分周器５
１により分周され（図８の場合は８分周）シフトレジス
タ５２に入力される。シフトレジスタ５２〜５５は基準
信号１０１の立ち上がりに同期して動作し、入力データ
は基準信号１０１の立ち上がり毎に、シフトレジスタ５
２から５５の方向にシフトしていく。ＰＬＬ回路１が発
振状態にあるときは、シフトレジスタ５２〜５５の出力
５０２〜５０５には必ずハイレベルとロウレベルが混在
し、イクスクルーシブオアゲート５６〜５８のうち何れ
かはハイレベルを出力するので、オアゲート５９の出力
であるモニタ信号１０６は常にハイレベルであり、従っ
て、発振監視回路５０のモニタ信号１０６はＰＬＬ回路
１が発振状態である時、常に、ハイレベルを出力する。
発振制御回路６０のＤフリップフロップ６１はモニタ信
号１０６がハイレベルであるため、発振制御信号１０７
にハイレベルを出力し続ける。発振制御信号１０７は、
発振監視回路５０のシフトレジスタ５２〜５５のセット
端子、リセット端子につながっているが、ハイレベルの
為、シフトレジスタ５２〜５５はリセット状態にセット
されずに、通常の動作を行う。又、図３のリングオッシ
レータ回路において、ハイレベルの信号１０７が加わっ
たＰ型トランジスタＰ１〜Ｐ４、反転ゲート３１にてロ
ウレベルとなった信号３０１が加わったＮ型トランジス
タＮ１〜Ｎ４はすべてＯＦＦ状態でトランジスタはつな
がっていないと考えればよく、通常のリングオッシレー
タ回路構成となり発振を行う。
リングオッシレータ部分、発振監視回路５０、発振制御
回路６０の詳細な動作について、図８を参照して説明す
る。図８を参照すると、時刻Ｔ０〜Ｔ１において、発振
監視回路５０に入力された発振信号１０５は、分周器５
１により分周され（図８の場合は８分周）シフトレジス
タ５２に入力される。シフトレジスタ５２〜５５は基準
信号１０１の立ち上がりに同期して動作し、入力データ
は基準信号１０１の立ち上がり毎に、シフトレジスタ５
２から５５の方向にシフトしていく。ＰＬＬ回路１が発
振状態にあるときは、シフトレジスタ５２〜５５の出力
５０２〜５０５には必ずハイレベルとロウレベルが混在
し、イクスクルーシブオアゲート５６〜５８のうち何れ
かはハイレベルを出力するので、オアゲート５９の出力
であるモニタ信号１０６は常にハイレベルであり、従っ
て、発振監視回路５０のモニタ信号１０６はＰＬＬ回路
１が発振状態である時、常に、ハイレベルを出力する。
発振制御回路６０のＤフリップフロップ６１はモニタ信
号１０６がハイレベルであるため、発振制御信号１０７
にハイレベルを出力し続ける。発振制御信号１０７は、
発振監視回路５０のシフトレジスタ５２〜５５のセット
端子、リセット端子につながっているが、ハイレベルの
為、シフトレジスタ５２〜５５はリセット状態にセット
されずに、通常の動作を行う。又、図３のリングオッシ
レータ回路において、ハイレベルの信号１０７が加わっ
たＰ型トランジスタＰ１〜Ｐ４、反転ゲート３１にてロ
ウレベルとなった信号３０１が加わったＮ型トランジス
タＮ１〜Ｎ４はすべてＯＦＦ状態でトランジスタはつな
がっていないと考えればよく、通常のリングオッシレー
タ回路構成となり発振を行う。
【００３５】発振信号１０５が停止しロウレベル固定と
なったとすると、シフトレジスタ５２〜５５の出力は順
次ロウレベルとなる。時刻Ｔ１において、シフトレジス
タ５２〜５５の出力信号５０２〜５０５がすべてロウレ
ベルに、イクスクルーシブオアゲート５６〜５８の出力
が全てロウレベルになり、オアゲート５９の出力のモニ
タ信号１０６がロウレベルになる。基準信号１０１が次
に立ち下がる時刻Ｔ２において、ロウレベルの出力モニ
タ信号１０６が入力された発振制御回路６０のＤフリッ
プフロップ６１は、発振制御信号１０７をロウレベルに
する。また、発振監視回路５０のシフトレジスタ５２〜
５５は、発振制御信号１０７がロウレベルになったこと
で、シフトレジスタ５２はセットされ、シフトレジスタ
５２の出力はハイレベルに、シフトレジスタ５３〜５５
はリセットされ、シフトレジスタ５３〜５５の出力はロ
ウレベルになり、イクスクルーシブオアゲート５６がハ
イレベルになり、オアゲート５９のモニタ信号１０６も
ロウレベルからハイレベルに変化する。
なったとすると、シフトレジスタ５２〜５５の出力は順
次ロウレベルとなる。時刻Ｔ１において、シフトレジス
タ５２〜５５の出力信号５０２〜５０５がすべてロウレ
ベルに、イクスクルーシブオアゲート５６〜５８の出力
が全てロウレベルになり、オアゲート５９の出力のモニ
タ信号１０６がロウレベルになる。基準信号１０１が次
に立ち下がる時刻Ｔ２において、ロウレベルの出力モニ
タ信号１０６が入力された発振制御回路６０のＤフリッ
プフロップ６１は、発振制御信号１０７をロウレベルに
する。また、発振監視回路５０のシフトレジスタ５２〜
５５は、発振制御信号１０７がロウレベルになったこと
で、シフトレジスタ５２はセットされ、シフトレジスタ
５２の出力はハイレベルに、シフトレジスタ５３〜５５
はリセットされ、シフトレジスタ５３〜５５の出力はロ
ウレベルになり、イクスクルーシブオアゲート５６がハ
イレベルになり、オアゲート５９のモニタ信号１０６も
ロウレベルからハイレベルに変化する。
【００３６】さて、リングオッシレータ回路において、
ロウレベルの信号１０７が加わったＰ型トランジスタＰ
１〜Ｐ４、反転ゲート３１にてハイレベルとなった信号
３０１が加わったＮ型トランジスタＮ１〜Ｎ４はすべて
ＯＮ状態となり、Ｐ型トランジスタがつながっている差
動増幅器の出力端子は全て電源線ＶＤＤレベルに、Ｎ型
トランジスタがつながっている差動増幅器の出力端子は
全て接地線ＧＮＤレベルになる。次に、基準信号１０１
が次に立ち下がる時刻Ｔ３において、発振制御回路６０
のＤフリップフロップ６１は、モニタ信号１０６がハイ
レベルになっているため、発振制御信号１０７をロウレ
ベルからハイレベルにする。又、リングオッシレータ回
路では、ハイレベルの発振制御信号１０７が加わったＰ
型トランジスタＰ１〜Ｐ４、反転ゲート３１にてロウレ
ベルとなった信号３０１が加わったＮ型トランジスタＮ
１〜Ｎ４はすべてＯＦＦ状態となり、差動増幅器３２〜
３５の出力３０２〜３０９の電位はそれぞれ、電源線Ｖ
ＤＤレベルまたは接地線ＧＮＤレベルから中間電位レベ
ル方向へ変化していき、その途中で発振状態となる。以
上、発振がロウレベルで停止した場合についての動作で
あるが、発振がハイレベルで停止した場合も発振監視回
路５０が発振停止を検出し、モニタ信号１０６をロウレ
ベルに、又、発振制御信号１０７をロウレベルにし、発
振を自動復帰させることが出来る。
ロウレベルの信号１０７が加わったＰ型トランジスタＰ
１〜Ｐ４、反転ゲート３１にてハイレベルとなった信号
３０１が加わったＮ型トランジスタＮ１〜Ｎ４はすべて
ＯＮ状態となり、Ｐ型トランジスタがつながっている差
動増幅器の出力端子は全て電源線ＶＤＤレベルに、Ｎ型
トランジスタがつながっている差動増幅器の出力端子は
全て接地線ＧＮＤレベルになる。次に、基準信号１０１
が次に立ち下がる時刻Ｔ３において、発振制御回路６０
のＤフリップフロップ６１は、モニタ信号１０６がハイ
レベルになっているため、発振制御信号１０７をロウレ
ベルからハイレベルにする。又、リングオッシレータ回
路では、ハイレベルの発振制御信号１０７が加わったＰ
型トランジスタＰ１〜Ｐ４、反転ゲート３１にてロウレ
ベルとなった信号３０１が加わったＮ型トランジスタＮ
１〜Ｎ４はすべてＯＦＦ状態となり、差動増幅器３２〜
３５の出力３０２〜３０９の電位はそれぞれ、電源線Ｖ
ＤＤレベルまたは接地線ＧＮＤレベルから中間電位レベ
ル方向へ変化していき、その途中で発振状態となる。以
上、発振がロウレベルで停止した場合についての動作で
あるが、発振がハイレベルで停止した場合も発振監視回
路５０が発振停止を検出し、モニタ信号１０６をロウレ
ベルに、又、発振制御信号１０７をロウレベルにし、発
振を自動復帰させることが出来る。
【００３７】図２の多相クロック出力を備えたリングオ
ッシレータについて、図９を参照して説明を行う。図９
を参照すると、リングオッシレータは発振周期Ｔ０で発
振しており、時刻Ｔ１〜Ｔ５では差動増幅器４０１の正
相出力４５１がハイレベル、逆相出力４５２がロウレベ
ルであるため、電圧比較器４１１の出力４９１はハイレ
ベル、電圧比較器４１５の出力４９５はロウレベルとな
り、時刻Ｔ５〜Ｔ９では差動増幅器４０１の出力が反転
するため、電圧比較器４１１の出力４９１はロウレベ
ル、電圧比較器４１５の出力４９５はハイレベルとな
る。次に、時刻Ｔ１で差動増幅器４０１の正相出力４５
１がロウレベルからハイレベル、逆相出力４５２がハイ
レベルからロウレベルとなったため、次段の差動増幅器
４０２の入力が変化し、差動増幅器４０２は差動増幅器
の遅延時間分ｔ（＝Ｔ２−Ｔ１）遅れた時刻Ｔ２に正相
出力４５３がロウレベルからハイレベル、逆相出力４５
４がハイレベルからロウレベルに変化する。これによ
り、電圧比較器４１２の出力４９２はハイレベルに、電
圧比較器４１６の出力４９６はロウレベルに変化する。
また、時刻Ｔ５に差動増幅器４０１の正相出力４５１が
ハイレベルからロウレベル、逆相出力４５２がロウレベ
ルからハイレベルとなったため、次段の差動増幅器４０
２の入力が変化し、差動増幅器４０２は差動増幅器の遅
延時間分ｔ（＝Ｔ６−Ｔ５）遅れた時刻Ｔ６に正相出力
４５３がハイレベルからロウレベル、逆相出力４５４が
ロウレベルからハイレベルに変化する。これにより、電
圧比較器４１２の出力４９２はロウレベルに、電圧比較
器４１６の出力４９６はハイレベルに変化する。これ以
降も同様の動作を繰り返し、電圧比較器４１１〜４１８
の出力４９１〜４９８には、発振周期はリングオッシレ
ータの発振周期と同じＴ０で、差動増幅器の遅延時間分
ずつ遅れた波形が得られる。
ッシレータについて、図９を参照して説明を行う。図９
を参照すると、リングオッシレータは発振周期Ｔ０で発
振しており、時刻Ｔ１〜Ｔ５では差動増幅器４０１の正
相出力４５１がハイレベル、逆相出力４５２がロウレベ
ルであるため、電圧比較器４１１の出力４９１はハイレ
ベル、電圧比較器４１５の出力４９５はロウレベルとな
り、時刻Ｔ５〜Ｔ９では差動増幅器４０１の出力が反転
するため、電圧比較器４１１の出力４９１はロウレベ
ル、電圧比較器４１５の出力４９５はハイレベルとな
る。次に、時刻Ｔ１で差動増幅器４０１の正相出力４５
１がロウレベルからハイレベル、逆相出力４５２がハイ
レベルからロウレベルとなったため、次段の差動増幅器
４０２の入力が変化し、差動増幅器４０２は差動増幅器
の遅延時間分ｔ（＝Ｔ２−Ｔ１）遅れた時刻Ｔ２に正相
出力４５３がロウレベルからハイレベル、逆相出力４５
４がハイレベルからロウレベルに変化する。これによ
り、電圧比較器４１２の出力４９２はハイレベルに、電
圧比較器４１６の出力４９６はロウレベルに変化する。
また、時刻Ｔ５に差動増幅器４０１の正相出力４５１が
ハイレベルからロウレベル、逆相出力４５２がロウレベ
ルからハイレベルとなったため、次段の差動増幅器４０
２の入力が変化し、差動増幅器４０２は差動増幅器の遅
延時間分ｔ（＝Ｔ６−Ｔ５）遅れた時刻Ｔ６に正相出力
４５３がハイレベルからロウレベル、逆相出力４５４が
ロウレベルからハイレベルに変化する。これにより、電
圧比較器４１２の出力４９２はロウレベルに、電圧比較
器４１６の出力４９６はハイレベルに変化する。これ以
降も同様の動作を繰り返し、電圧比較器４１１〜４１８
の出力４９１〜４９８には、発振周期はリングオッシレ
ータの発振周期と同じＴ０で、差動増幅器の遅延時間分
ずつ遅れた波形が得られる。
【００３８】図３のリングオッシレータの詳細な動作に
ついて説明を行う。図３のリングオッシレータにおい
て、発振制御信号１０７がハイレベルの場合Ｐ型トラン
ジスタＰ１〜Ｐ４、反転ゲート３１にてロウレベルとな
った信号３０１が加わるＮ型トランジスタＮ１〜Ｎ４は
すべてＯＦＦ状態となり、偶数段構成のリングオッシレ
ータ回路となる。差動増幅器３２の入力３０８がハイレ
ベル、３０９がロウレベルの場合を考えると、出力３０
２はロウレベル、３０３はハイレベルとなる。次段以降
は、出力３０４，３０６がロウレベル、出力３０５，３
０７がハイレベルとなり、最終段の差動増幅器３５の出
力３０９がハイレベル、出力３０８がロウレベルとな
る。初段の正相入力と最終段の逆相出力とを、初段の逆
相入力と最終段の正相出力とを接続してあるため、差動
増幅器３２の入力レベルは反転し、出力３０２はロウレ
ベルからハイレベル、３０３はハイレベルからロウレベ
ルへと状態が変化し、次段以降も順次出力状態が反転し
発振を行う。発振周波数は各差動増幅器の遅延時間によ
って決まってくる。発振制御信号１０７がロウレベルの
場合Ｐ型トランジスタＰ１〜Ｐ４、反転ゲート３１にて
ハイレベルとなった信号３０１が加わったＮ型トランジ
スタＮ１〜Ｎ４はすべてＯＮ状態となり、Ｐ型トランジ
スタがつながっている差動増幅器の出力端子は全て電源
線ＶＤＤレベルに、Ｎ型トランジスタがつながっている
差動増幅器の出力端子は全て接地線ＧＮＤレベルにな
る。つまり、差動増幅器３２〜３５の出力レベルは全て
アンバランス状態で発振可能な状態となる。この状態か
ら、発振制御信号１０７をハイレベルにすることでＮ１
〜Ｎ４，Ｐ１〜Ｐ４は全てＯＦＦ状態となり、差動増幅
器３２〜３５の出力３０２〜３０９の電位はそれぞれ、
電源線ＶＤＤレベルまたは接地線ＧＮＤレベルから中間
電位レベル方向へ変化していき、その途中で発振状態と
なる。以上、４段の差動増幅器構成のリングオッシレー
タについての動作であるが、差動増幅器２×Ｎ個（Ｎ＝
１，２，３，…）の偶数段構成での動作も同様である。
ついて説明を行う。図３のリングオッシレータにおい
て、発振制御信号１０７がハイレベルの場合Ｐ型トラン
ジスタＰ１〜Ｐ４、反転ゲート３１にてロウレベルとな
った信号３０１が加わるＮ型トランジスタＮ１〜Ｎ４は
すべてＯＦＦ状態となり、偶数段構成のリングオッシレ
ータ回路となる。差動増幅器３２の入力３０８がハイレ
ベル、３０９がロウレベルの場合を考えると、出力３０
２はロウレベル、３０３はハイレベルとなる。次段以降
は、出力３０４，３０６がロウレベル、出力３０５，３
０７がハイレベルとなり、最終段の差動増幅器３５の出
力３０９がハイレベル、出力３０８がロウレベルとな
る。初段の正相入力と最終段の逆相出力とを、初段の逆
相入力と最終段の正相出力とを接続してあるため、差動
増幅器３２の入力レベルは反転し、出力３０２はロウレ
ベルからハイレベル、３０３はハイレベルからロウレベ
ルへと状態が変化し、次段以降も順次出力状態が反転し
発振を行う。発振周波数は各差動増幅器の遅延時間によ
って決まってくる。発振制御信号１０７がロウレベルの
場合Ｐ型トランジスタＰ１〜Ｐ４、反転ゲート３１にて
ハイレベルとなった信号３０１が加わったＮ型トランジ
スタＮ１〜Ｎ４はすべてＯＮ状態となり、Ｐ型トランジ
スタがつながっている差動増幅器の出力端子は全て電源
線ＶＤＤレベルに、Ｎ型トランジスタがつながっている
差動増幅器の出力端子は全て接地線ＧＮＤレベルにな
る。つまり、差動増幅器３２〜３５の出力レベルは全て
アンバランス状態で発振可能な状態となる。この状態か
ら、発振制御信号１０７をハイレベルにすることでＮ１
〜Ｎ４，Ｐ１〜Ｐ４は全てＯＦＦ状態となり、差動増幅
器３２〜３５の出力３０２〜３０９の電位はそれぞれ、
電源線ＶＤＤレベルまたは接地線ＧＮＤレベルから中間
電位レベル方向へ変化していき、その途中で発振状態と
なる。以上、４段の差動増幅器構成のリングオッシレー
タについての動作であるが、差動増幅器２×Ｎ個（Ｎ＝
１，２，３，…）の偶数段構成での動作も同様である。
【００３９】次に、図４に示すリングオッシレータを構
成する差動増幅器３２〜３５の詳細な動作について説明
する。トランジスタ７５０〜７５４で構成される回路が
通常の差動増幅回路で、入力端子７０２にハイレベル，
７０３にロウレベルが入力された時、トランジスタ７５
２がＯＮ状態となり、出力７０６がロウレベルに、トラ
ンジスタ７５３はＯＦＦ状態となり出力７０５はハイレ
ベルになる。トランジスタ７５０，７５１，７５４の制
御入力端子７０１，７０４には電圧発生回路２０から電
圧１０３が加わり、この電圧１０３により差動増幅器の
遅延時間が変化するので、これを利用してリングオッシ
レータの発振周波数を変化させる。また、これらのトラ
ンジスタと並列接続されているトランジスタ７５５〜７
５７の制御入力端子７０７，７０８には、常時電流が流
れるような電圧を常時加えておく。トランジスタ７５
０，７５１，７５４は制御入力端子７０１，７０４が電
源線ＶＤＤレベルまたは接地線ＧＮＤレベルに近くなる
と、トランジスタ７５０，７５１，７５４がＯＦＦ状態
となり電流が流れなくなるが、トランジスタ７５５〜７
５７には常に電流が流れており、差動増幅器としての動
作を行う事が出来る。この差動増幅器を用いてリングオ
ッシレータを構成することにより、電圧発生回路２０か
ら加わる電圧が電源線ＶＤＤ〜接地線ＧＮＤの範囲内で
あれば発振可能となる電圧制御発振器が構成出来る。
成する差動増幅器３２〜３５の詳細な動作について説明
する。トランジスタ７５０〜７５４で構成される回路が
通常の差動増幅回路で、入力端子７０２にハイレベル，
７０３にロウレベルが入力された時、トランジスタ７５
２がＯＮ状態となり、出力７０６がロウレベルに、トラ
ンジスタ７５３はＯＦＦ状態となり出力７０５はハイレ
ベルになる。トランジスタ７５０，７５１，７５４の制
御入力端子７０１，７０４には電圧発生回路２０から電
圧１０３が加わり、この電圧１０３により差動増幅器の
遅延時間が変化するので、これを利用してリングオッシ
レータの発振周波数を変化させる。また、これらのトラ
ンジスタと並列接続されているトランジスタ７５５〜７
５７の制御入力端子７０７，７０８には、常時電流が流
れるような電圧を常時加えておく。トランジスタ７５
０，７５１，７５４は制御入力端子７０１，７０４が電
源線ＶＤＤレベルまたは接地線ＧＮＤレベルに近くなる
と、トランジスタ７５０，７５１，７５４がＯＦＦ状態
となり電流が流れなくなるが、トランジスタ７５５〜７
５７には常に電流が流れており、差動増幅器としての動
作を行う事が出来る。この差動増幅器を用いてリングオ
ッシレータを構成することにより、電圧発生回路２０か
ら加わる電圧が電源線ＶＤＤ〜接地線ＧＮＤの範囲内で
あれば発振可能となる電圧制御発振器が構成出来る。
【００４０】次に、本発明の他の具体例について図１
１，１２を参照して説明する。図１１の回路の動作につ
いて、図１２，１３を参照して説明する。図１２はＰＬ
Ｌ発振器が正常に発振している場合の動作で、図１３は
ＰＬＬ発振器の発振が停止した場合の動作を示してい
る。図１２を参照すると発振監視回路５０では、発振信
号１０５は分周器４０２でｍ分周された後Ｘビットのア
ップカウンタ４０３に入力され、アップカウンタ４０３
はアップカウントを行う。アップカウンタ４０３の出力
はＸビット状態で、Ｘビットのフリップフロップ４０
４，４０５に入力される。フリップフロップ４０４は基
準信号１０１を分周器４０７でｎ分周した信号の立ち上
がりで動作、フリップフロップ４０５は立ち下がりで動
作を行い、アップカウンタ４０３のカウント値Ｘビット
を出力し保持する。ＰＬＬ回路が正常に動作をしている
場合は、フリップフロップ４０４，４０５の出力信号４
５６，４５５は常に異なる状態となっており、フリップ
フロップ４０４の出力信号４５６とフリップフロップ４
０５の出力信号４５５を入力とするイクスクルーシブオ
アゲート４０６の出力であるモニタ信号１０６は発振状
態を示すハイレベルを出力し、発振制御回路６０の出力
である発振制御信号１０７もハイレベルとなり、電圧制
御発振器３０には特に制御を行わない。
１，１２を参照して説明する。図１１の回路の動作につ
いて、図１２，１３を参照して説明する。図１２はＰＬ
Ｌ発振器が正常に発振している場合の動作で、図１３は
ＰＬＬ発振器の発振が停止した場合の動作を示してい
る。図１２を参照すると発振監視回路５０では、発振信
号１０５は分周器４０２でｍ分周された後Ｘビットのア
ップカウンタ４０３に入力され、アップカウンタ４０３
はアップカウントを行う。アップカウンタ４０３の出力
はＸビット状態で、Ｘビットのフリップフロップ４０
４，４０５に入力される。フリップフロップ４０４は基
準信号１０１を分周器４０７でｎ分周した信号の立ち上
がりで動作、フリップフロップ４０５は立ち下がりで動
作を行い、アップカウンタ４０３のカウント値Ｘビット
を出力し保持する。ＰＬＬ回路が正常に動作をしている
場合は、フリップフロップ４０４，４０５の出力信号４
５６，４５５は常に異なる状態となっており、フリップ
フロップ４０４の出力信号４５６とフリップフロップ４
０５の出力信号４５５を入力とするイクスクルーシブオ
アゲート４０６の出力であるモニタ信号１０６は発振状
態を示すハイレベルを出力し、発振制御回路６０の出力
である発振制御信号１０７もハイレベルとなり、電圧制
御発振器３０には特に制御を行わない。
【００４１】次に、ＰＬＬ発振器の発振が停止している
場合、図１３を参照すると、アップカウンタ４０３は発
振停止後は入力が一定のレベルとなるため、アップカウ
ントを行わず出力状態は変化しない。その為、フリップ
フロップ４０４，４０５の出力４５６，４５５が同じ状
態となり（図１３では共にＤＨである）、イクスクルー
シブオアゲート４０６の出力であるモニタ信号１０６は
発振停止状態を示すロウレベルを出力し、発振制御回路
６０の出力である発振制御信号１０７は、基準信号１０
１が次に立ち下がる時にロウレベルとなり、電圧制御発
振器３０を発振可能な状態にリセットする。また、発振
制御信号１０７は発振監視回路５０のフリップフロップ
４０４をセット状態（出力ハイレベル）に、フリップフ
ロップ４０５をリセット状態（出力ロウレベル）にし、
イクスクルーシブオアゲート４０６の出力をハイレベル
にすることで、基準信号１０１が次に立ち下がる時に発
振制御信号１０７をハイレベルにする。
場合、図１３を参照すると、アップカウンタ４０３は発
振停止後は入力が一定のレベルとなるため、アップカウ
ントを行わず出力状態は変化しない。その為、フリップ
フロップ４０４，４０５の出力４５６，４５５が同じ状
態となり（図１３では共にＤＨである）、イクスクルー
シブオアゲート４０６の出力であるモニタ信号１０６は
発振停止状態を示すロウレベルを出力し、発振制御回路
６０の出力である発振制御信号１０７は、基準信号１０
１が次に立ち下がる時にロウレベルとなり、電圧制御発
振器３０を発振可能な状態にリセットする。また、発振
制御信号１０７は発振監視回路５０のフリップフロップ
４０４をセット状態（出力ハイレベル）に、フリップフ
ロップ４０５をリセット状態（出力ロウレベル）にし、
イクスクルーシブオアゲート４０６の出力をハイレベル
にすることで、基準信号１０１が次に立ち下がる時に発
振制御信号１０７をハイレベルにする。
【００４２】
【発明の効果】本発明に係わるＰＬＬ回路とその制御方
法は、上述のように構成したので、以下の効果を奏す
る。 （１）リングオッシレータ部分を偶数段の差動増幅器で
構成したため、２のＮ乗の多相クロックが簡単な回路で
得られる。
法は、上述のように構成したので、以下の効果を奏す
る。 （１）リングオッシレータ部分を偶数段の差動増幅器で
構成したため、２のＮ乗の多相クロックが簡単な回路で
得られる。
【００４３】（２）発振監視回路にて常時ＰＬＬ回路の
発振状態を監視し、発振停止を検出するとそれをトリガ
ーとして、発振可能な状態になるように電圧制御発振器
にリセット信号を出力するから、ＰＬＬ回路の発振が停
止した場合、自動的に復帰させることが出来る。 （３）制御電圧が電源線ＶＤＤレベルあるいは接地線レ
ベルＧＮＤに近づいても、リングオッシレータの発振が
停止しないような回路を付加したので、電圧制御発振器
の制御電圧が電源線ＶＤＤ〜接地線ＧＮＤの範囲内であ
れば常に安定して発振可能となった。
発振状態を監視し、発振停止を検出するとそれをトリガ
ーとして、発振可能な状態になるように電圧制御発振器
にリセット信号を出力するから、ＰＬＬ回路の発振が停
止した場合、自動的に復帰させることが出来る。 （３）制御電圧が電源線ＶＤＤレベルあるいは接地線レ
ベルＧＮＤに近づいても、リングオッシレータの発振が
停止しないような回路を付加したので、電圧制御発振器
の制御電圧が電源線ＶＤＤ〜接地線ＧＮＤの範囲内であ
れば常に安定して発振可能となった。
【００４４】（４）発振が停止した場合、電圧制御発振
器のリングオッシレータを直接発振可能な状態にリセッ
トするように構成したので、ＰＬＬ回路の発振が停止し
た場合、確実に発振状態に戻すことが出来る。
器のリングオッシレータを直接発振可能な状態にリセッ
トするように構成したので、ＰＬＬ回路の発振が停止し
た場合、確実に発振状態に戻すことが出来る。
【図１】本発明に係わるＰＬＬ回路のブロック図であ
る。
る。
【図２】リングオッシレータを偶数段で構成すると共
に、８相クロックを生成するためのブロック図である。
に、８相クロックを生成するためのブロック図である。
【図３】リングオッシレータを発振可能な状態にリセッ
トするリセット回路を設けたリングオッシレータの回路
図である。
トするリセット回路を設けたリングオッシレータの回路
図である。
【図４】リングオッシレータの各ステージを構成する差
動増幅器の回路図である。
動増幅器の回路図である。
【図５】発振監視回路の回路図である。
【図６】発振制御回路の回路図である。
【図７】本発明の動作を説明する波形図である。
【図８】本発明の動作を説明する波形図である。
【図９】図２の動作を説明する波形図である。
【図１０】図２の差動増幅器の接続を示す回路図であ
る。
る。
【図１１】発振監視回路の他の具体例の回路図である。
【図１２】図１１の動作を説明する図であり、発振状態
の動作を説明する波形図である。
の動作を説明する波形図である。
【図１３】図１１の動作を説明する図であり、発振停止
状態の動作を説明する波形図である。
状態の動作を説明する波形図である。
【図１４】従来のリングオッシレータのブロック図であ
る。
る。
【図１５】従来のＰＬＬ回路のブロック図である。
【図１６】従来のリングオッシレータの各ステージを構
成する差動増幅器の回路図である。
成する差動増幅器の回路図である。
１ ＰＬＬ発振器 １０ 位相比較回路 ２０ 電圧発生回路 ３０ 電圧制御発振器 ４０、５０、４０２、４０７ 分周器 ５０ 発振監視回路 ５２〜５５ シフトレジスタ ５６〜５８、４０６ イクスクルーシブオアゲート（Ｅ
ＸＯＲ） ５９ オアゲート ６０ 発振制御回路 ６１ Ｄフリップフロップ １０１ 基準信号 １０６ モニタ信号 １０５ 発振信号 １０７ 発振制御信号 ３２〜３５、４０１〜４０４ 差動増幅器 ４０３ アップカウンタ ４０４、４０５、４１１ フリップフロップ ４１１〜４１８ 電圧比較器 ７５０〜７５７、Ｐ１〜Ｐ４、Ｎ１〜Ｎ４ トランジス
タ（ＦＥＴ）
ＸＯＲ） ５９ オアゲート ６０ 発振制御回路 ６１ Ｄフリップフロップ １０１ 基準信号 １０６ モニタ信号 １０５ 発振信号 １０７ 発振制御信号 ３２〜３５、４０１〜４０４ 差動増幅器 ４０３ アップカウンタ ４０４、４０５、４１１ フリップフロップ ４１１〜４１８ 電圧比較器 ７５０〜７５７、Ｐ１〜Ｐ４、Ｎ１〜Ｎ４ トランジス
タ（ＦＥＴ）
フロントページの続き (56)参考文献 特開 平９−326692（ＪＰ，Ａ) 特開 昭63−185121（ＪＰ，Ａ) 特開 平８−79068（ＪＰ，Ａ) 特開 平８−307460（ＪＰ，Ａ) 特開 昭55−42443（ＪＰ，Ａ) 特開 平５−122032（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/10 H03K 3/354
Claims (8)
- 【請求項１】 電圧制御発振器の発振の停止したことを
検出し、この検出した信号に基づき前記電圧制御発振器
の発振を自動的に発振せしめるための発振制御信号を生
成し、この信号で前記電圧制御発振器を正常な発振状態
に自動復帰可能にしたＰＬＬ回路において、 前記電圧制御発振器を、複数の差動増幅器をリング状に
接続したリングオッシレータで構成すると共に、前記電
圧制御発振器の発振が停止した時、前記リングオッシレ
ータを発振可能な状態にセットするための発振制御手段
を前記差動増幅器の夫々の入力に設け、この発振制御手
段は、前記発振制御信号で制御されることを特徴とする
ＰＬＬ回路。 - 【請求項２】 前記発振制御手段を、電界効果型トラン
ジスタよりなる前記リングオッシレータの自己復帰用の
制御素子で構成したことを特徴とする請求項１記載のＰ
ＬＬ回路。 - 【請求項３】 前記複数の差動増幅器は、偶数であるこ
とを特徴とする請求項１又は２記載のＰＬＬ回路。 - 【請求項４】 前記発振制御手段は、前記差動増幅器の
一方の入力をハイレベルにプルアップし、前記差動増幅
器の他方の入力をロウレベルにプルダウンすることを特
徴とする請求項１乃至３の何れかに記載のＰＬＬ回路。 - 【請求項５】 第２の差動増幅器と第３の差動増幅器と
を設け、前記リングオッシレータを構成する差動増幅器
の一方の出力を前記第２の差動増幅器の非反転入力端子
に導くと共に、前記差動増幅器の他方の出力を前記第２
の差動増幅器の反転入力端子に導き、且つ、前記リング
オッシレータを構成する差動増幅器の一方の出力を前記
第３の差動増幅器の反転入力端子に導くと共に、前記差
動増幅器の他方の出力を前記第３の差動増幅器の非反転
入力端子に導くことで、前記リングオッシレータと所定
の位相差を持つ複数の周波数を生成することを特徴とす
る請求項１乃至４の何れかに記載のＰＬＬ回路。 - 【請求項６】 電圧制御発振器の発振の停止したことを
検出する回路は、前記電圧制御発振器の発振信号を分周
する分周器と、この分周器から出力された第１の時間で
の第１の出力信号を保持する第１のデータ保持手段と、
前記第１の時 間から所定の時間経過後の第２の時間に前
記分周器から出力された第２の出力信号を保持する第２
のデータ保持手段と、前記第１の出力信号と第２の出力
信号との差異の有無を検出するイクスクルーシブオアゲ
ートとを含み、前記第１のデータ保持手段と第２のデー
タ保持手段とは、前記発振制御信号でリセットされるよ
うに構成したことを特徴とする請求項１乃至５の何れか
に記載のＰＬＬ回路。 - 【請求項７】 電圧制御発振器の発振の停止したことを
検出する回路は、前記電圧制御発振器の発振信号を分周
する分周器と、この分周器で分周された信号を順次シフ
トする複数のシフトレジスタと、前記各シフトレジスタ
の入力信号と出力信号との差異の有無を検出するイクス
クルーシブオアゲートとを含み、前記シフトレジスタ
は、前記発振制御信号でリセットされるように構成した
ことを特徴とする請求項１乃至５の何れかに記載のＰＬ
Ｌ回路。 - 【請求項８】 電圧制御発振器は、複数の差動増幅器を
リング状に接続したリングオッシレータで構成すると共
に、前記電圧制御発振器の発振の停止したことを検出
し、この検出した信号に基づき前記電圧制御発振器を正
常な発振状態に自動復帰可能にしたＰＬＬ回路におい
て、 前記電圧制御発振器の発振が停止した時、前記リングオ
ッシレータを発振可能な状態にセットするために、前記
差動増幅器の入力をアンバランスにして、この差動増幅
器を平衡でない状態にすることを特徴とするＰＬＬ回路
の制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10237834A JP2990171B1 (ja) | 1998-08-24 | 1998-08-24 | Ｐｌｌ回路とその制御方法 |
| KR1019990035033A KR100341105B1 (ko) | 1998-08-24 | 1999-08-23 | Ｐｌｌ회로 및 그 제어방법 |
| EP99116166A EP0987822A3 (en) | 1998-08-24 | 1999-08-23 | PLL circuit having a ring oscillator and method of controlling the same |
| US09/378,707 US6163224A (en) | 1998-08-24 | 1999-08-23 | PLL circuit and method of controlling the same |
| CN99111699A CN1248823A (zh) | 1998-08-24 | 1999-08-24 | 锁相环电路及其控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10237834A JP2990171B1 (ja) | 1998-08-24 | 1998-08-24 | Ｐｌｌ回路とその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2990171B1 true JP2990171B1 (ja) | 1999-12-13 |
| JP2000068825A JP2000068825A (ja) | 2000-03-03 |
Family
ID=17021109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10237834A Expired - Fee Related JP2990171B1 (ja) | 1998-08-24 | 1998-08-24 | Ｐｌｌ回路とその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0987822A3 (ja) |
| JP (1) | JP2990171B1 (ja) |
| KR (1) | KR100341105B1 (ja) |
| CN (1) | CN1248823A (ja) |
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