JPH1174766A - クロックパルス逓倍装置 - Google Patents
クロックパルス逓倍装置Info
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- JPH1174766A JPH1174766A JP23112397A JP23112397A JPH1174766A JP H1174766 A JPH1174766 A JP H1174766A JP 23112397 A JP23112397 A JP 23112397A JP 23112397 A JP23112397 A JP 23112397A JP H1174766 A JPH1174766 A JP H1174766A
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Abstract
(57)【要約】
【課題】 簡単な構成で、ジッタのない高精度の繰返し
周波数のクロックパルスを作成することが可能なクロッ
クパルス逓倍装置を提供する。 【解決手段】 互いに９０°の位相差の４相クロックが
クロック発生回路１０から出力され、第１のクロックＦ
ｋ１、第２のクロックＦｋ２が、セット端子Ｓ、リセッ
ト端子Ｒに入力されるＳ−Ｒラッチ回路１１ａから、第
１のクロックＦｋ１の立上りで立ち上がり、第２のクロ
ックＦｋ２の立上りで立ち下がる第１の中間信号Ｆａ
が、第３のクロックＦｋ３と第４のクロックＦｋ４が入
力されるＳ−Ｒラッチ回路１１ｂから、第３のクロック
Ｆｋ３の立上りで立ち上がり、第４のクロックＦｋ４の
立上りで立ち下がる第２の中間信号Ｆｂが出力され、セ
レクタ１２で第１、第２の中間信号Ｆａ、Ｆｂが交互に
選択され、４相クロックのディユーティ比の影響なし
に、高精度の繰返し周波数のクロックパルスＦｏを、セ
レクタ１２から出力可能になる。
周波数のクロックパルスを作成することが可能なクロッ
クパルス逓倍装置を提供する。 【解決手段】 互いに９０°の位相差の４相クロックが
クロック発生回路１０から出力され、第１のクロックＦ
ｋ１、第２のクロックＦｋ２が、セット端子Ｓ、リセッ
ト端子Ｒに入力されるＳ−Ｒラッチ回路１１ａから、第
１のクロックＦｋ１の立上りで立ち上がり、第２のクロ
ックＦｋ２の立上りで立ち下がる第１の中間信号Ｆａ
が、第３のクロックＦｋ３と第４のクロックＦｋ４が入
力されるＳ−Ｒラッチ回路１１ｂから、第３のクロック
Ｆｋ３の立上りで立ち上がり、第４のクロックＦｋ４の
立上りで立ち下がる第２の中間信号Ｆｂが出力され、セ
レクタ１２で第１、第２の中間信号Ｆａ、Ｆｂが交互に
選択され、４相クロックのディユーティ比の影響なし
に、高精度の繰返し周波数のクロックパルスＦｏを、セ
レクタ１２から出力可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の位相差の４
相クロックに基づいて、２倍の繰返し周波数のパルスを
作成するクロックパルス逓倍装置に関する。
相クロックに基づいて、２倍の繰返し周波数のパルスを
作成するクロックパルス逓倍装置に関する。
【０００２】
【従来の技術】コンピュータなどの電子機器において
は、基準となる所定の繰返し周波数のクロックパルスを
使用して、システム全体を規則正しく動作させることが
必要であり、所定位相差の多相クロックに基づいて、よ
り高い繰返し周波数のクロックパルスを逓倍作成するこ
とが行なわれている。
は、基準となる所定の繰返し周波数のクロックパルスを
使用して、システム全体を規則正しく動作させることが
必要であり、所定位相差の多相クロックに基づいて、よ
り高い繰返し周波数のクロックパルスを逓倍作成するこ
とが行なわれている。
【０００３】この場合に、ＰＬＬ（ｐｈａｓｅ−ｌｏｃ
ｋｅｄ ｌｏｏｐ）を使用することもできるが、ＰＬＬ
は回路構成が複雑になると共に、基本的には非線形回路
で厳密な解析が難しいこともあり、通常は、図７に示す
ように、ＥＸＯＲ（ｅｘｃｌｕｓｉｖｅ ｏｒ）ゲート
１の一方の入力端子に、図８（ａ）に示すようなパルス
幅がＷｈで所定の繰返し周波数のクロックＦｋ１を入力
し、ＥＸＯＲゲート１の他方の入力端子に、同図（ｂ）
に示すように、クロックＦｋ１と同一のパルス幅Ｗｈ
で、所定の繰返し周波数のクロックＦｋ２を入力し、Ｅ
ＸＯＲゲート１の出力端子から、同図（ｃ）に示すよう
に逓倍されたクロックパルスＦｏを得るようにしてい
る。
ｋｅｄ ｌｏｏｐ）を使用することもできるが、ＰＬＬ
は回路構成が複雑になると共に、基本的には非線形回路
で厳密な解析が難しいこともあり、通常は、図７に示す
ように、ＥＸＯＲ（ｅｘｃｌｕｓｉｖｅ ｏｒ）ゲート
１の一方の入力端子に、図８（ａ）に示すようなパルス
幅がＷｈで所定の繰返し周波数のクロックＦｋ１を入力
し、ＥＸＯＲゲート１の他方の入力端子に、同図（ｂ）
に示すように、クロックＦｋ１と同一のパルス幅Ｗｈ
で、所定の繰返し周波数のクロックＦｋ２を入力し、Ｅ
ＸＯＲゲート１の出力端子から、同図（ｃ）に示すよう
に逓倍されたクロックパルスＦｏを得るようにしてい
る。
【０００４】この場合、ＥＸＯＲゲート１の出力端子か
ら出力される奇数番目のクロックパルスＦｏは、図８
（ｃ）に示すように、クロックＦｋ１の立ち上がりエッ
ジで立ち上がり、クロックＦｋ２の立ち上がりエッジで
立ち下がり、偶数番目のクロックパルスＦｏは、クロッ
クＦｋ１の立ち下がりエッジで立ち上がり、クロックＦ
ｋ２の立ち下がりエッジで立ち下がっている。
ら出力される奇数番目のクロックパルスＦｏは、図８
（ｃ）に示すように、クロックＦｋ１の立ち上がりエッ
ジで立ち上がり、クロックＦｋ２の立ち上がりエッジで
立ち下がり、偶数番目のクロックパルスＦｏは、クロッ
クＦｋ１の立ち下がりエッジで立ち上がり、クロックＦ
ｋ２の立ち下がりエッジで立ち下がっている。
【０００５】
【発明が解決しようとする課題】前述の従来のクロック
パルス逓倍装置では、クロックＦｋ１、Ｆｋ２のデュー
ティ比が正確に１：１でない場合には、例えば図８
（ａ）でＷｈ≠Ｗｌとなって、同図（ｃ）に示すよう
に、ＥＸＯＲゲート１から出力されるクロックパルスＦ
ｏの周期が、Ｗ１≠Ｗ２となって一定とはならず、クロ
ックパルスＦｏにジッタが発生してしまう。
パルス逓倍装置では、クロックＦｋ１、Ｆｋ２のデュー
ティ比が正確に１：１でない場合には、例えば図８
（ａ）でＷｈ≠Ｗｌとなって、同図（ｃ）に示すよう
に、ＥＸＯＲゲート１から出力されるクロックパルスＦ
ｏの周期が、Ｗ１≠Ｗ２となって一定とはならず、クロ
ックパルスＦｏにジッタが発生してしまう。
【０００６】さらに、ＥＸＯＲゲート１では、クロック
Ｆｋ１の立ち上がりに対して、クロックパルスＦｏに生
じる立ち上がりの遅延と、クロックＦｋ２の立ち上がり
に対して、クロックパルスＦｏに生じる立ち下がりの遅
延とに差があり、また、クロックＦｋ１の立ち下がりに
対して、クロックパルスＦｏに生じる立ち上がりの遅延
と、クロックＦｋ２の立ち下がりに対して、クロックパ
ルスＦ０に生じる立ち下がりの遅延とにも差がある。
Ｆｋ１の立ち上がりに対して、クロックパルスＦｏに生
じる立ち上がりの遅延と、クロックＦｋ２の立ち上がり
に対して、クロックパルスＦｏに生じる立ち下がりの遅
延とに差があり、また、クロックＦｋ１の立ち下がりに
対して、クロックパルスＦｏに生じる立ち上がりの遅延
と、クロックＦｋ２の立ち下がりに対して、クロックパ
ルスＦ０に生じる立ち下がりの遅延とにも差がある。
【０００７】従って、従来のクロックパルス逓倍装置で
は、クロックＦｋ１、Ｆｋ２のデューティ比が正確に
１：１に設定されていない場合には、そのことに起因し
てジッタが発生し、さらに、クロックＦｋ１、Ｆｋ２の
立ち上がり及び立ち下がりに対するクロックパルスＦｏ
の立ち上がり及び立ち下がりの遅延差によるジッタが重
畳される。このように、従来のクロックパルス逓倍装置
では、所定の位相差を持つ多相パルスに基づいて、ジッ
タのない高精度の繰返し周波数のクロックパルスを作成
することは困難であった。
は、クロックＦｋ１、Ｆｋ２のデューティ比が正確に
１：１に設定されていない場合には、そのことに起因し
てジッタが発生し、さらに、クロックＦｋ１、Ｆｋ２の
立ち上がり及び立ち下がりに対するクロックパルスＦｏ
の立ち上がり及び立ち下がりの遅延差によるジッタが重
畳される。このように、従来のクロックパルス逓倍装置
では、所定の位相差を持つ多相パルスに基づいて、ジッ
タのない高精度の繰返し周波数のクロックパルスを作成
することは困難であった。
【０００８】本発明は、前述したようなこの種のクロッ
クパルス逓倍装置の現状に鑑みてなされたものであり、
その目的は、簡単な構成で、ジッタのない高精度の繰返
し周波数のクロックパルスを作成することが可能なクロ
ックパルス逓倍装置を提供することにある。
クパルス逓倍装置の現状に鑑みてなされたものであり、
その目的は、簡単な構成で、ジッタのない高精度の繰返
し周波数のクロックパルスを作成することが可能なクロ
ックパルス逓倍装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、互いに９０°の位相差を持つ４相クロッ
クを発生するクロック発生手段と、該クロック発生手段
から出力される第１のクロックの立ち上がりエッジで立
ち上がり、第２のクロックの立ち上がりエッジで立ち下
がる第１の中間信号を作成する第１の中間信号作成手段
と、前記クロック発生手段から出力される第３のクロッ
クの立ち上がりエッジで立ち上がり、第４のクロックの
立ち上がりエッジで立ち下がる第２の中間信号を作成す
る第２の中間信号作成手段と、前記第１の中間信号と前
記第２の中間信号とに基づいて、前記４相クロックに対
する逓倍処理を行なう逓倍処理手段とを有することを特
徴とするものである。
に、本発明は、互いに９０°の位相差を持つ４相クロッ
クを発生するクロック発生手段と、該クロック発生手段
から出力される第１のクロックの立ち上がりエッジで立
ち上がり、第２のクロックの立ち上がりエッジで立ち下
がる第１の中間信号を作成する第１の中間信号作成手段
と、前記クロック発生手段から出力される第３のクロッ
クの立ち上がりエッジで立ち上がり、第４のクロックの
立ち上がりエッジで立ち下がる第２の中間信号を作成す
る第２の中間信号作成手段と、前記第１の中間信号と前
記第２の中間信号とに基づいて、前記４相クロックに対
する逓倍処理を行なう逓倍処理手段とを有することを特
徴とするものである。
【００１０】
［第１の実施の形態］本発明の第１の実施の形態を、図
１ないし図３を参照して説明する。図１は本実施の形態
の構成を示すブロック図、図２は図１のクロック発生回
路の構成を示す回路図、図３は本実施の形態の動作を示
すタイムチャートである。
１ないし図３を参照して説明する。図１は本実施の形態
の構成を示すブロック図、図２は図１のクロック発生回
路の構成を示す回路図、図３は本実施の形態の動作を示
すタイムチャートである。
【００１１】本実施の形態では、図１に示すように、互
いに９０°の位相差を持つ４相クロックＦｋ１、Ｆｋ
２、Ｆｋ３、Ｆｋ４を出力するクロック発生回路１０の
クロックＦｋ１の出力端子に、Ｓ−Ｒラッチ回路１１ａ
のセット入力端子が接続され、クロックＦｋ２の出力端
子に、Ｓ−Ｒラッチ回路１１ａのリセット入力端子が接
続されている。同様に、クロック発生回路１０のクロッ
クＦｋ３の出力端子に、Ｓ−Ｒラッチ回路１１ｂのセッ
ト入力端子が接続され、クロックＦｋ４の出力端子に、
Ｓ−Ｒラッチ回路１１ｂのリセット入力端子が接続され
ている。
いに９０°の位相差を持つ４相クロックＦｋ１、Ｆｋ
２、Ｆｋ３、Ｆｋ４を出力するクロック発生回路１０の
クロックＦｋ１の出力端子に、Ｓ−Ｒラッチ回路１１ａ
のセット入力端子が接続され、クロックＦｋ２の出力端
子に、Ｓ−Ｒラッチ回路１１ａのリセット入力端子が接
続されている。同様に、クロック発生回路１０のクロッ
クＦｋ３の出力端子に、Ｓ−Ｒラッチ回路１１ｂのセッ
ト入力端子が接続され、クロックＦｋ４の出力端子に、
Ｓ−Ｒラッチ回路１１ｂのリセット入力端子が接続され
ている。
【００１２】また、Ｓ−Ｒラッチ回路１１ａの出力端子
は、セレクタ１２の一方の入力端子に接続され、Ｓ−Ｒ
ラッチ回路１１ｂの出力端子は、セレクタ１２の他方の
入力端子に接続され、セレクタ１２の制御端子には、ク
ロック発生回路１０のクロックＦｋ４の出力端子が接続
されている。
は、セレクタ１２の一方の入力端子に接続され、Ｓ−Ｒ
ラッチ回路１１ｂの出力端子は、セレクタ１２の他方の
入力端子に接続され、セレクタ１２の制御端子には、ク
ロック発生回路１０のクロックＦｋ４の出力端子が接続
されている。
【００１３】本実施の形態のクロック発生回路１０は、
図２に示すように、４段の差動型のリングオッシレータ
で構成されていて、４段の差動増幅器１３ａ〜１３ｄが
互いに直列に接続され、各差動増幅器１３ａ〜１３ｄの
出力端子に、出力差動増幅器１５ａ〜１５ｄがそれぞれ
並列に接続されている。
図２に示すように、４段の差動型のリングオッシレータ
で構成されていて、４段の差動増幅器１３ａ〜１３ｄが
互いに直列に接続され、各差動増幅器１３ａ〜１３ｄの
出力端子に、出力差動増幅器１５ａ〜１５ｄがそれぞれ
並列に接続されている。
【００１４】差動増幅器１３ａ〜１３ｄは、それぞれ非
反転入力端子の入力信号と反転入力端子の入力信号との
差信号を出力信号とし、該差信号の反転信号を反転出力
信号として出力する構成となっているが、初段の差動増
幅器１３ａの出力信号と反転出力信号とは、２段目の差
動増幅器１３ｂの反転入力端子と、非反転入力端子とに
それぞれ入力され、同時に、出力差動増幅器１５ａの非
反転入力端子と、反転入力端子とにそれぞれ接続されて
いる。
反転入力端子の入力信号と反転入力端子の入力信号との
差信号を出力信号とし、該差信号の反転信号を反転出力
信号として出力する構成となっているが、初段の差動増
幅器１３ａの出力信号と反転出力信号とは、２段目の差
動増幅器１３ｂの反転入力端子と、非反転入力端子とに
それぞれ入力され、同時に、出力差動増幅器１５ａの非
反転入力端子と、反転入力端子とにそれぞれ接続されて
いる。
【００１５】また、２段目の差動増幅器１３ｂの出力信
号と反転出力信号とは、３段目の差動増幅器１３ｃの反
転入力端子と、非反転入力端子とにそれぞれ入力され、
同時に、出力差動増幅器１５ｂの非反転入力端子と、反
転入力端子とにそれぞれ接続されている。
号と反転出力信号とは、３段目の差動増幅器１３ｃの反
転入力端子と、非反転入力端子とにそれぞれ入力され、
同時に、出力差動増幅器１５ｂの非反転入力端子と、反
転入力端子とにそれぞれ接続されている。
【００１６】さらに、３段目の差動増幅器１３ｃの出力
信号と反転出力信号とは、４段目の差動増幅器１３ｄの
反転入力端子と、非反転入力端子とにそれぞれ入力さ
れ、同時に、出力差動増幅器１５ｃの非反転入力端子
と、反転入力端子とにそれぞれ接続されている。
信号と反転出力信号とは、４段目の差動増幅器１３ｄの
反転入力端子と、非反転入力端子とにそれぞれ入力さ
れ、同時に、出力差動増幅器１５ｃの非反転入力端子
と、反転入力端子とにそれぞれ接続されている。
【００１７】そして、４段目の差動増幅器１３ｄの出力
信号と反転出力信号とは、初段の差動増幅器１３ａの非
反転入力端子と、反転入力端子とにそれぞれ接続され、
同時に、出力差動増幅器１５ｄの非反転入力端子と、反
転入力端子とにそれぞれ接続されている。
信号と反転出力信号とは、初段の差動増幅器１３ａの非
反転入力端子と、反転入力端子とにそれぞれ接続され、
同時に、出力差動増幅器１５ｄの非反転入力端子と、反
転入力端子とにそれぞれ接続されている。
【００１８】このようにして、差動増幅器１３ａ〜１３
ｄの出力端子にそれぞれ並列に接続された出力差動増幅
器１５ａ〜１５ｄからは、互いに９０°位相の異なる第
１のクロックＦｋｌ、第２のクロックＦｋ２、第３のク
ロックＦｋ３、及び第４のクロックＦｋ４が出力される
ように構成されている。
ｄの出力端子にそれぞれ並列に接続された出力差動増幅
器１５ａ〜１５ｄからは、互いに９０°位相の異なる第
１のクロックＦｋｌ、第２のクロックＦｋ２、第３のク
ロックＦｋ３、及び第４のクロックＦｋ４が出力される
ように構成されている。
【００１９】このような構成の本実施の形態の動作を、
図３のタイムチャートを参照して説明する。
図３のタイムチャートを参照して説明する。
【００２０】本実施の形態では、クロック発生回路１０
からは、図３（ａ）（ｂ）（ｃ）（ｄ）に示すように、
互いに位相差φ（＝９０°）を持った第１のクロックＦ
ｋ１、第２のクロックＦｋ２、第３のクロックＦｋ３、
及び第４のクロックＦｋ４が出力される。Ｓ−Ｒラツチ
回路１１ａでは、セット入力端子Ｓに入力される第１の
クロックＦｋ１の立ち上がりエッジによって、出力端子
の信号の論理値が“１”となり、リセット入力端子Ｒに
入力される第２のクロックＦｋ２の立ち上がりエッジに
よって、出力端子の信号の論理値が“０”となり、Ｓ−
Ｒラッチ回路１１ａの出力端子からは、図３（ｅ）に示
すように第１の中間信号Ｆａが出力される。
からは、図３（ａ）（ｂ）（ｃ）（ｄ）に示すように、
互いに位相差φ（＝９０°）を持った第１のクロックＦ
ｋ１、第２のクロックＦｋ２、第３のクロックＦｋ３、
及び第４のクロックＦｋ４が出力される。Ｓ−Ｒラツチ
回路１１ａでは、セット入力端子Ｓに入力される第１の
クロックＦｋ１の立ち上がりエッジによって、出力端子
の信号の論理値が“１”となり、リセット入力端子Ｒに
入力される第２のクロックＦｋ２の立ち上がりエッジに
よって、出力端子の信号の論理値が“０”となり、Ｓ−
Ｒラッチ回路１１ａの出力端子からは、図３（ｅ）に示
すように第１の中間信号Ｆａが出力される。
【００２１】また、Ｓ−Ｒラツチ回路１１ｂでは、セッ
ト入力端子Ｓに入力される第３のクロックＦｋ３の立ち
上がりエッジによって、出力端子の信号の論理値が
“１”となり、リセット入力端子Ｒに入力される第４の
クロックＦｋ４の立ち上がりエッジによって、出力端子
の信号の論理値が“０”となり、Ｓ−Ｒラッチ回路１１
ｂの出力端子からは、図３（ｆ）に示すように第２の中
間信号Ｆｂが出力される。
ト入力端子Ｓに入力される第３のクロックＦｋ３の立ち
上がりエッジによって、出力端子の信号の論理値が
“１”となり、リセット入力端子Ｒに入力される第４の
クロックＦｋ４の立ち上がりエッジによって、出力端子
の信号の論理値が“０”となり、Ｓ−Ｒラッチ回路１１
ｂの出力端子からは、図３（ｆ）に示すように第２の中
間信号Ｆｂが出力される。
【００２２】そして、第１の中間信号Ｆａがセレクタ１
２の一方の入力端子に入力され、第２の中間信号Ｆｂが
セレクタ１２の他方の入力端子に入力され、第４のクロ
ックＦｋ４がセレクタ１２の制御端子に入力され、制御
端子に印加される第４のクロックＦｋ４の信号の論理値
が“１”では、セレクタ１２は第１の中間信号Ｆａを選
択して出力し、制御端子に印加される第４のクロックＦ
ｋ４の信号の論理値が“０”では、セレクタ１２は第２
の中間信号Ｆｂを選択して出力する。このために、セレ
クタ１２の出力端子からは、図３（ｇ）に示すように、
所定の周期Ｗ１（繰返し周波数１／Ｗ１）の逓倍された
クロックパルスＦｏが出力される。
２の一方の入力端子に入力され、第２の中間信号Ｆｂが
セレクタ１２の他方の入力端子に入力され、第４のクロ
ックＦｋ４がセレクタ１２の制御端子に入力され、制御
端子に印加される第４のクロックＦｋ４の信号の論理値
が“１”では、セレクタ１２は第１の中間信号Ｆａを選
択して出力し、制御端子に印加される第４のクロックＦ
ｋ４の信号の論理値が“０”では、セレクタ１２は第２
の中間信号Ｆｂを選択して出力する。このために、セレ
クタ１２の出力端子からは、図３（ｇ）に示すように、
所定の周期Ｗ１（繰返し周波数１／Ｗ１）の逓倍された
クロックパルスＦｏが出力される。
【００２３】この場合、クロックパルスＦｏの周期Ｗ１
は、第１のクロックＦｋ１〜第４のクロックＦｋ４の位
相差φの２倍２φとなり、第１のクロックＦｋ１〜第４
のクロックＦｋ４のデューティ比には無関係となって、
例えば図３（ａ）に示すように、第１のパルスＦｋ１の
パルス幅Ｗｈと、パルス間隔Ｗｌとが等しくなくても、
同図（ｇ）に示すように、クロックパルスＦｏの周期Ｗ
１は一定となり、本実施の形態によると、簡単な構成に
よって、繰返し周波数１／Ｗ１は、第１のクロックＦｋ
１〜第４のクロックＦｋ４のデューティ比には無関係と
なり、ジッタのない高精度のクロックパルスの逓倍出力
が可能になる。
は、第１のクロックＦｋ１〜第４のクロックＦｋ４の位
相差φの２倍２φとなり、第１のクロックＦｋ１〜第４
のクロックＦｋ４のデューティ比には無関係となって、
例えば図３（ａ）に示すように、第１のパルスＦｋ１の
パルス幅Ｗｈと、パルス間隔Ｗｌとが等しくなくても、
同図（ｇ）に示すように、クロックパルスＦｏの周期Ｗ
１は一定となり、本実施の形態によると、簡単な構成に
よって、繰返し周波数１／Ｗ１は、第１のクロックＦｋ
１〜第４のクロックＦｋ４のデューティ比には無関係と
なり、ジッタのない高精度のクロックパルスの逓倍出力
が可能になる。
【００２４】［第２の実施の形態］本発明の第２の実施
の形態を、図４及び図５を参照して説明する。図４は本
実施の形態の構成を示すブロック図で、すでに説明した
図１と同一部分には同一符号が付されており、図５は図
４のＯＲゲート回路の構成を示す回路図である。
の形態を、図４及び図５を参照して説明する。図４は本
実施の形態の構成を示すブロック図で、すでに説明した
図１と同一部分には同一符号が付されており、図５は図
４のＯＲゲート回路の構成を示す回路図である。
【００２５】本実施の形態では、すでに図１を参照して
説明した第１の実施の形態のセレクタ１２に代えて、Ｏ
Ｒゲート１６が使用されており、本実施の形態のその他
の部分の構成は、すでに説明した第１の実施の形態と同
一である。本実施の形態のＯＲゲート１６は、図５に示
すような構成となっていて、ｐ型ＭＯＳ−ＦＥＴ２３
ａ、２３ｂのドレインには、電源端子２１から所定のド
レイン電圧が印加され、ｐ型ＭＯＳ−ＦＥＴ２３ａのソ
ースはｐ型ＭＯＳ−ＦＥＴ２３ｃのドレインに、ｐ型Ｍ
ＯＳ−ＦＥＴ２３ｂのソースはｐ型ＭＯＳ−ＦＥＴ２３
ｄのドレインにそれぞれ接続され、ｐ型ＭＯＳ−ＦＥＴ
２３ａのゲートはｐ型ＭＯＳ−ＦＥＴ２３ｄのゲート
に、ｐ型ＭＯＳ−ＦＥＴ２３ｂのゲートはｐ型ＭＯＳ−
ＦＥＴ２３ｃのゲートにそれぞれ接続されている。ま
た、ｐ型ＭＯＳ−ＦＥＴ２３ｃ、２３ｄのソースは互い
に接続され、この接続点に出力インバータ２５の入力端
子が接続されている。
説明した第１の実施の形態のセレクタ１２に代えて、Ｏ
Ｒゲート１６が使用されており、本実施の形態のその他
の部分の構成は、すでに説明した第１の実施の形態と同
一である。本実施の形態のＯＲゲート１６は、図５に示
すような構成となっていて、ｐ型ＭＯＳ−ＦＥＴ２３
ａ、２３ｂのドレインには、電源端子２１から所定のド
レイン電圧が印加され、ｐ型ＭＯＳ−ＦＥＴ２３ａのソ
ースはｐ型ＭＯＳ−ＦＥＴ２３ｃのドレインに、ｐ型Ｍ
ＯＳ−ＦＥＴ２３ｂのソースはｐ型ＭＯＳ−ＦＥＴ２３
ｄのドレインにそれぞれ接続され、ｐ型ＭＯＳ−ＦＥＴ
２３ａのゲートはｐ型ＭＯＳ−ＦＥＴ２３ｄのゲート
に、ｐ型ＭＯＳ−ＦＥＴ２３ｂのゲートはｐ型ＭＯＳ−
ＦＥＴ２３ｃのゲートにそれぞれ接続されている。ま
た、ｐ型ＭＯＳ−ＦＥＴ２３ｃ、２３ｄのソースは互い
に接続され、この接続点に出力インバータ２５の入力端
子が接続されている。
【００２６】さらに、出力インバータ２５の入力端子に
は、ｎ型ＭＯＳ−ＦＥＴ２４ａのドレインと、ｎ型ＭＯ
Ｓ−ＦＥＴ２４ｂのドレインとが互いに並列に接続さ
れ、ｎ型ＭＯＳ−ＦＥＴ２４ａのソースとｎ型ＭＯＳ−
ＦＥＴ２４ｂのソースとはアース端子２２を介してアー
スされている。そして、ｎ型ＭＯＳ−ＦＥＴ２４ａのゲ
ートが、第１の中間信号の入力端子ｔ１に、ｎ型ＭＯＳ
−ＦＥＴ２４ｂのゲートが、第２の中間信号の入力端子
ｔ２にそれぞれ設定され、入力端子ｔ１はｐ型ＭＯＳ−
ＦＥＴ２３ｃのゲートに、入力端子ｔ２はｐ型ＭＯＳ−
ＦＥＴ２３ａのゲートにそれぞれ接続されている。
は、ｎ型ＭＯＳ−ＦＥＴ２４ａのドレインと、ｎ型ＭＯ
Ｓ−ＦＥＴ２４ｂのドレインとが互いに並列に接続さ
れ、ｎ型ＭＯＳ−ＦＥＴ２４ａのソースとｎ型ＭＯＳ−
ＦＥＴ２４ｂのソースとはアース端子２２を介してアー
スされている。そして、ｎ型ＭＯＳ−ＦＥＴ２４ａのゲ
ートが、第１の中間信号の入力端子ｔ１に、ｎ型ＭＯＳ
−ＦＥＴ２４ｂのゲートが、第２の中間信号の入力端子
ｔ２にそれぞれ設定され、入力端子ｔ１はｐ型ＭＯＳ−
ＦＥＴ２３ｃのゲートに、入力端子ｔ２はｐ型ＭＯＳ−
ＦＥＴ２３ａのゲートにそれぞれ接続されている。
【００２７】本実施の形態の動作を、図３のタイムチャ
ートを転用して説明する。本実施の形態のクロック発生
回路１０、Ｓ−Ｒラッチ回路１１ａ、１１ｂの動作は、
すでに説明した第１の実施の形態での動作と同一であ
り、以下に本実施の形態のＯＲゲート１６の動作を説明
する。
ートを転用して説明する。本実施の形態のクロック発生
回路１０、Ｓ−Ｒラッチ回路１１ａ、１１ｂの動作は、
すでに説明した第１の実施の形態での動作と同一であ
り、以下に本実施の形態のＯＲゲート１６の動作を説明
する。
【００２８】第１の中間信号ＦａがＯＲゲート１６に入
力されると、入力端子ｔ１の信号の論理値が“１”とな
り、ｐ型ＭＯＳ−ＦＥＴ２３ｃとｐ型ＭＯＳ−ＦＥＴ２
３ｂのゲートに、ゲート電圧が印加されるために、ｐ型
ＭＯＳ−ＦＥＴ２３ｃとｐ型ＭＯＳ−ＦＥＴ２３ｂとは
ＯＮとなる。一方、ここで入力端子ｔ２の信号の論理値
は“０”となっているので、ｐ型ＭＯＳ−ＦＥＴ２３ａ
とｐ型ＭＯＳ−ＦＥＴ２３ｄのゲートには、ゲート電圧
は印加されず、ｐ型ＭＯＳ−ＦＥＴ２３ａとｐ型ＭＯＳ
−ＦＥＴ２３ｄとはＯＦＦとなる。この時、第１の中間
信号Ｆａに対応して、ｎ型ＭＯＳ−ＦＥＴ２４ａがＯＮ
となり、出力インバータ２５の出力端子は、第１の中間
信号Ｆａに応じて信号の論理値が“１”となり、出力イ
ンバータ２５からクロックパルスが出力される。
力されると、入力端子ｔ１の信号の論理値が“１”とな
り、ｐ型ＭＯＳ−ＦＥＴ２３ｃとｐ型ＭＯＳ−ＦＥＴ２
３ｂのゲートに、ゲート電圧が印加されるために、ｐ型
ＭＯＳ−ＦＥＴ２３ｃとｐ型ＭＯＳ−ＦＥＴ２３ｂとは
ＯＮとなる。一方、ここで入力端子ｔ２の信号の論理値
は“０”となっているので、ｐ型ＭＯＳ−ＦＥＴ２３ａ
とｐ型ＭＯＳ−ＦＥＴ２３ｄのゲートには、ゲート電圧
は印加されず、ｐ型ＭＯＳ−ＦＥＴ２３ａとｐ型ＭＯＳ
−ＦＥＴ２３ｄとはＯＦＦとなる。この時、第１の中間
信号Ｆａに対応して、ｎ型ＭＯＳ−ＦＥＴ２４ａがＯＮ
となり、出力インバータ２５の出力端子は、第１の中間
信号Ｆａに応じて信号の論理値が“１”となり、出力イ
ンバータ２５からクロックパルスが出力される。
【００２９】また、第２の中間信号ＦｂがＯＲゲート１
６に入力されると、入力端子ｔ２の信号の論理値が
“１”となり、ｐ型ＭＯＳ−ＦＥＴ２３ａとｐ型ＭＯＳ
−ＦＥＴ２３ｄのゲートに、ゲート電圧が印加されるた
めに、ｐ型ＭＯＳ−ＦＥＴ２３ａとｐ型ＭＯＳ−ＦＥＴ
２３ｄとはＯＮとなる。一方、ここで入力端子ｔ１の信
号の論理値は“０”となっているので、ｐ型ＭＯＳ−Ｆ
ＥＴ２３ｃとｐ型ＭＯＳ−ＦＥＴ２３ｂのゲートには、
ゲート電圧は印加されず、ｐ型ＭＯＳ−ＦＥＴ２３ｃと
ｐ型ＭＯＳ−ＦＥＴ２３ｂとはＯＦＦとなる。この時、
第２の中間信号Ｆｂに対応して、ｎ型ＭＯＳ−ＦＥＴ２
４ｂがＯＮとなり、出力インバータ２５の出力端子は、
第２の中間信号Ｆｂに応じて信号の論理値が“１”とな
り、出力インバータ２５からクロックパルスが出力され
る。
６に入力されると、入力端子ｔ２の信号の論理値が
“１”となり、ｐ型ＭＯＳ−ＦＥＴ２３ａとｐ型ＭＯＳ
−ＦＥＴ２３ｄのゲートに、ゲート電圧が印加されるた
めに、ｐ型ＭＯＳ−ＦＥＴ２３ａとｐ型ＭＯＳ−ＦＥＴ
２３ｄとはＯＮとなる。一方、ここで入力端子ｔ１の信
号の論理値は“０”となっているので、ｐ型ＭＯＳ−Ｆ
ＥＴ２３ｃとｐ型ＭＯＳ−ＦＥＴ２３ｂのゲートには、
ゲート電圧は印加されず、ｐ型ＭＯＳ−ＦＥＴ２３ｃと
ｐ型ＭＯＳ−ＦＥＴ２３ｂとはＯＦＦとなる。この時、
第２の中間信号Ｆｂに対応して、ｎ型ＭＯＳ−ＦＥＴ２
４ｂがＯＮとなり、出力インバータ２５の出力端子は、
第２の中間信号Ｆｂに応じて信号の論理値が“１”とな
り、出力インバータ２５からクロックパルスが出力され
る。
【００３０】入力端子ｔ１、ｔ２の信号の論理値が何れ
も“０”であると、ｐ型ＭＯＳ−ＦＥＴ２３ａ〜２３ｄ
が全てＯＦＦとなり、この時はｐ型ＭＯＳ−ＦＥＴ２４
ａとｐ型ＭＯＳ−ＦＥＴ２４ｂとはＯＦＦとなり、出力
インバータ２５の出力端子の信号の論理値は“０”とな
っている。仮に、入力端子ｔ１、ｔ２の信号の論理値が
同時に“１”となると、ｐ型ＭＯＳ−ＦＥＴ２３ａ〜２
３ｄが何れもＯＮとなり、ｎ型ＭＯＳ−ＦＥＴ２４ａ、
２４ｂもＯＮとなって、出力インバータ２５の入力端子
には、電源端子からドレイン電圧が印加されるので、出
力インバータ２５の出力端子の信号の論理値は“０”と
なり排他的な論理和動作が行なわれる。このようにし
て、本実施の形態によると、ＯＲゲート１６からは、図
３（ｇ）に示すように、クロックＦｋ１〜Ｆｋ４に基づ
いて、逓倍処理が施されたクロックパルスＦｏが出力さ
れる。
も“０”であると、ｐ型ＭＯＳ−ＦＥＴ２３ａ〜２３ｄ
が全てＯＦＦとなり、この時はｐ型ＭＯＳ−ＦＥＴ２４
ａとｐ型ＭＯＳ−ＦＥＴ２４ｂとはＯＦＦとなり、出力
インバータ２５の出力端子の信号の論理値は“０”とな
っている。仮に、入力端子ｔ１、ｔ２の信号の論理値が
同時に“１”となると、ｐ型ＭＯＳ−ＦＥＴ２３ａ〜２
３ｄが何れもＯＮとなり、ｎ型ＭＯＳ−ＦＥＴ２４ａ、
２４ｂもＯＮとなって、出力インバータ２５の入力端子
には、電源端子からドレイン電圧が印加されるので、出
力インバータ２５の出力端子の信号の論理値は“０”と
なり排他的な論理和動作が行なわれる。このようにし
て、本実施の形態によると、ＯＲゲート１６からは、図
３（ｇ）に示すように、クロックＦｋ１〜Ｆｋ４に基づ
いて、逓倍処理が施されたクロックパルスＦｏが出力さ
れる。
【００３１】以上に説明したように、本実施の形態によ
ると、第１の実施の形態で得られる効果に加えて、ＭＯ
Ｓ−ＦＥＴを使用することにより、ノイズを低減させる
ことができ、さらに入力端子ｔ１から入力される第１の
中間信号Ｆａの出力インバータ２５からの出力までの遅
延特性と、入力端子ｔ２から入力される第２の中間信号
Ｆｂの出力インバータ２５からの出力までの遅延特性を
揃えて、出力ジッタを大幅に低減することが可能にな
る。
ると、第１の実施の形態で得られる効果に加えて、ＭＯ
Ｓ−ＦＥＴを使用することにより、ノイズを低減させる
ことができ、さらに入力端子ｔ１から入力される第１の
中間信号Ｆａの出力インバータ２５からの出力までの遅
延特性と、入力端子ｔ２から入力される第２の中間信号
Ｆｂの出力インバータ２５からの出力までの遅延特性を
揃えて、出力ジッタを大幅に低減することが可能にな
る。
【００３２】［第３の実施の形態］本発明の第３の実施
の形態を、図６を参照して説明する。図６は本実施の形
態の構成を示すブロック図であり、すでに説明した図１
と同一部分には同一符号が付されている。
の形態を、図６を参照して説明する。図６は本実施の形
態の構成を示すブロック図であり、すでに説明した図１
と同一部分には同一符号が付されている。
【００３３】本実施の形態では、すでに図１を参照して
説明した第１の実施の形態のＳ−Ｒラッチ回路１１ａ、
１１ｂに代えて、Ｄ型フリップフロップ２７ａ、２７ｂ
が使用されており、Ｄ型フリップフロップ２７ａのデー
タ端子Ｄには、所定のデータ電圧が印加され、クロック
端子ＣＫに第１のクロックＦｋ１が入力され、リセット
端子Ｒには第２のクロックＦｋ２が入力されている。ま
た、Ｄ型フリップフロップ２７ｂのデータ端子Ｄには、
所定のデータ電圧が印加され、クロック端子ＣＫには第
３のクロックＦｋ３が入力され、リセット端子Ｒには第
４のクロックＦｋ４が入力されている。本実施の形態の
その他の部分の構成は、すでに説明した第１の実施の形
態と同一である。
説明した第１の実施の形態のＳ−Ｒラッチ回路１１ａ、
１１ｂに代えて、Ｄ型フリップフロップ２７ａ、２７ｂ
が使用されており、Ｄ型フリップフロップ２７ａのデー
タ端子Ｄには、所定のデータ電圧が印加され、クロック
端子ＣＫに第１のクロックＦｋ１が入力され、リセット
端子Ｒには第２のクロックＦｋ２が入力されている。ま
た、Ｄ型フリップフロップ２７ｂのデータ端子Ｄには、
所定のデータ電圧が印加され、クロック端子ＣＫには第
３のクロックＦｋ３が入力され、リセット端子Ｒには第
４のクロックＦｋ４が入力されている。本実施の形態の
その他の部分の構成は、すでに説明した第１の実施の形
態と同一である。
【００３４】本実施の形態の動作を、図３を転用して説
明する。本実施の形態のクロック発生回路１０の動作
は、すでに説明した第１の実施の形態での動作と同一で
あり、ＯＲゲート１６の動作は、すでに説明した第２の
実施の形態での動作と同一である。
明する。本実施の形態のクロック発生回路１０の動作
は、すでに説明した第１の実施の形態での動作と同一で
あり、ＯＲゲート１６の動作は、すでに説明した第２の
実施の形態での動作と同一である。
【００３５】本実施の形態では、データ端子Ｄに所定の
データ電圧が印加されたＤ型フリップフロップ２７ａの
クロック端子ＣＫに第１のクロックＦｋ１が入力される
と、第１のクロックＦｋ１の立ち上がりエッジにより、
Ｄ型フリップフロップ２７ａの出力端子Ｑの信号の論理
値が“１”となり、リセツト端子Ｒに第２のクロックが
入力されると、Ｄ型フリップフロップ２７ａの出力端子
Ｑの信号の論理値が“０”となり、Ｄ型フリップフロッ
プ２７ａの出力端子Ｑからは、図３（ｅ）に示すよう
に、第１の中間信号Ｆａが出力される。
データ電圧が印加されたＤ型フリップフロップ２７ａの
クロック端子ＣＫに第１のクロックＦｋ１が入力される
と、第１のクロックＦｋ１の立ち上がりエッジにより、
Ｄ型フリップフロップ２７ａの出力端子Ｑの信号の論理
値が“１”となり、リセツト端子Ｒに第２のクロックが
入力されると、Ｄ型フリップフロップ２７ａの出力端子
Ｑの信号の論理値が“０”となり、Ｄ型フリップフロッ
プ２７ａの出力端子Ｑからは、図３（ｅ）に示すよう
に、第１の中間信号Ｆａが出力される。
【００３６】同様に、データ端子Ｄに所定のデータ電圧
が印加されたＤ型フリップフロップ２７ｂのクロック端
子ＣＫに第３のクロックＦｋ３が入力されると、第３の
クロックＦｋ３の立ち上がりエッジにより、Ｄ型フリッ
プフロップ２７ｂの出力端子Ｑの信号の論理値が“１”
となり、リセツト端子Ｒに第４のクロックが入力される
と、Ｄ型フリップフロップ２７ｂの出力端子Ｑの信号の
論理値が“０”となり、Ｄ型フリップフロップ２７ｂの
出力端子Ｑからは、図３（ｆ）に示すように、第２の中
間信号Ｆｂが出力される。
が印加されたＤ型フリップフロップ２７ｂのクロック端
子ＣＫに第３のクロックＦｋ３が入力されると、第３の
クロックＦｋ３の立ち上がりエッジにより、Ｄ型フリッ
プフロップ２７ｂの出力端子Ｑの信号の論理値が“１”
となり、リセツト端子Ｒに第４のクロックが入力される
と、Ｄ型フリップフロップ２７ｂの出力端子Ｑの信号の
論理値が“０”となり、Ｄ型フリップフロップ２７ｂの
出力端子Ｑからは、図３（ｆ）に示すように、第２の中
間信号Ｆｂが出力される。
【００３７】これらの第１の中間信号Ｆａ及び第２の中
間信号Ｆｂが、ＯＲゲート１６に入力され、すでに第２
の実施例で説明したようにして、ＯＲゲート１６から
は、図３（ｇ）に示すように、逓倍されたクロックパル
スＦｏが出力される。
間信号Ｆｂが、ＯＲゲート１６に入力され、すでに第２
の実施例で説明したようにして、ＯＲゲート１６から
は、図３（ｇ）に示すように、逓倍されたクロックパル
スＦｏが出力される。
【００３８】以上に説明したように、本実施の形態によ
ると、Ｄ型フリップフロップ２７ａ、２７ｂを使用し
て、第１の中間信号Ｆａと第２の中間信号Ｆｂとを作成
することにより、すでに説明した第２の実施の形態で得
られる効果を実現することが可能になる。
ると、Ｄ型フリップフロップ２７ａ、２７ｂを使用し
て、第１の中間信号Ｆａと第２の中間信号Ｆｂとを作成
することにより、すでに説明した第２の実施の形態で得
られる効果を実現することが可能になる。
【００３９】
【発明の効果】請求項１記載の発明によると、第１の中
間信号作成手段によって、互いに９０°の位相差を持つ
４相クロックを発生するクロック発生手段から出力され
る第１のクロックの立ち上がりエッジで立ち上がり、第
２のクロックの立ち上がりエッジで立ち下がる第１の中
間信号が作成され、第２の中間信号作成手段によって、
クロック発生回路から出力される第３のクロックの立ち
上がりエッジで立ち上がり、第４のクロックの立ち上が
りエッジで立ち下がる第２の中間信号が作成され、逓倍
処理手段によって、第１の中間信号と第２の中間信号と
に基づいて、４相クロックに対する逓倍処理が行なわれ
るので、簡単な構成によって、クロック発生手段から出
力される４相クロックのディユーティ比の影響を受けず
に、これらの４相クロックに基づいて、逓倍処理手段に
よって、ジッターのない高精度の繰返し周波数のクロッ
クパルスを出力することが可能になる。
間信号作成手段によって、互いに９０°の位相差を持つ
４相クロックを発生するクロック発生手段から出力され
る第１のクロックの立ち上がりエッジで立ち上がり、第
２のクロックの立ち上がりエッジで立ち下がる第１の中
間信号が作成され、第２の中間信号作成手段によって、
クロック発生回路から出力される第３のクロックの立ち
上がりエッジで立ち上がり、第４のクロックの立ち上が
りエッジで立ち下がる第２の中間信号が作成され、逓倍
処理手段によって、第１の中間信号と第２の中間信号と
に基づいて、４相クロックに対する逓倍処理が行なわれ
るので、簡単な構成によって、クロック発生手段から出
力される４相クロックのディユーティ比の影響を受けず
に、これらの４相クロックに基づいて、逓倍処理手段に
よって、ジッターのない高精度の繰返し周波数のクロッ
クパルスを出力することが可能になる。
【００４０】請求項２記載の発明によると、請求項１記
載の発明において、第１の中間信号作成手段と、第２の
中間信号作成手段とをＳ−Ｒラッチ回路とした構成によ
つて、請求項１記載の発明で得られる効果を実現するこ
とが可能になる。
載の発明において、第１の中間信号作成手段と、第２の
中間信号作成手段とをＳ−Ｒラッチ回路とした構成によ
つて、請求項１記載の発明で得られる効果を実現するこ
とが可能になる。
【００４１】請求項３記載の発明によると、請求項１記
載の発明において、第１の中間信号作成手段と、第２の
中間信号作成手段とをＤ型フリップフロップとした構成
によって、請求項１記載の発明で得られる効果を実現す
ることが可能になる。
載の発明において、第１の中間信号作成手段と、第２の
中間信号作成手段とをＤ型フリップフロップとした構成
によって、請求項１記載の発明で得られる効果を実現す
ることが可能になる。
【００４２】請求項４記載の発明によると、請求項１記
載の発明において、逓倍処理手段を、第２のクロック及
び第４のクロックで制御されるセレクタとした構成によ
って、請求項１記載の発明で得られる効果を実現するこ
とが可能になる。
載の発明において、逓倍処理手段を、第２のクロック及
び第４のクロックで制御されるセレクタとした構成によ
って、請求項１記載の発明で得られる効果を実現するこ
とが可能になる。
【００４３】請求項５記載の発明によると、請求項１記
載の発明において、逓倍処理手段をＯＲゲート回路とし
た構成によって、請求項１記載の発明で得られる効果を
実現することが可能になる。
載の発明において、逓倍処理手段をＯＲゲート回路とし
た構成によって、請求項１記載の発明で得られる効果を
実現することが可能になる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】図１のクロック発生回路の構成を示す回路図で
ある。
ある。
【図３】同実施の形態の動作を示すタイムチャートであ
る。
る。
【図４】本発明の第２の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図５】図４のＯＲゲート回路の構成を示す回路図であ
る。
る。
【図６】本発明の第３の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図７】従来のクロックパルス逓倍装置の要部の構成を
示すブロック図である。
示すブロック図である。
【図８】従来のクロックパルス逓倍装置の動作を示すフ
ローチャートである。
ローチャートである。
１０… クロック発生回路、１１ａ，１１ｂ…Ｓ−Ｒラ
ッチ回路、１２…セレクタ、１６…ＯＲゲート、２３ａ
〜２３ｄ…ＦＥＴ、２４ａ，２４ｂ…ＦＥＴ、２７ａ，
２７ｂ…Ｄ型フリップフロップ。
ッチ回路、１２…セレクタ、１６…ＯＲゲート、２３ａ
〜２３ｄ…ＦＥＴ、２４ａ，２４ｂ…ＦＥＴ、２７ａ，
２７ｂ…Ｄ型フリップフロップ。
Claims (5)
- 【請求項１】 互いに９０°の位相差を持つ４相クロッ
クを発生するクロック発生手段と、 該クロック発生手段から出力される第１のクロックの立
ち上がりエッジで立ち上がり、第２のクロックの立ち上
がりエッジで立ち下がる第１の中間信号を作成する第１
の中間信号作成手段と、 前記クロック発生手段から出力される第３のクロックの
立ち上がりエッジで立ち上がり、第４のクロックの立ち
上がりエッジで立ち下がる第２の中間信号を作成する第
２の中間信号作成手段と、 前記第１の中間信号と前記第２の中間信号とに基づい
て、前記４相クロックに対する逓倍処理を行なう逓倍処
理手段とを有することを特徴とするクロックパルス逓倍
装置。 - 【請求項２】 前記第１の中間信号作成手段と、前記第
２の中間信号作成手段とがＳ−Ｒラッチ回路であること
を特徴とする請求項１記載のクロックパルス逓倍装置。 - 【請求項３】 前記第１の中間信号作成手段と、前記第
２の中間信号作成手段とがＤ型フリップフロップである
ことを特徴とする請求項１記載のクロックパルス逓倍装
置。 - 【請求項４】 前記逓倍処理手段が、前記第２のクロッ
ク及び前記第４のクロックで制御されるセレクタである
ことを特徴とする請求項１記載のクロックパルス逓倍装
置。 - 【請求項５】 前記逓倍処理手段が、ＯＲゲート回路で
あることを特徴とする請求項１記載のクロックパルス逓
倍装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23112397A JPH1174766A (ja) | 1997-08-27 | 1997-08-27 | クロックパルス逓倍装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23112397A JPH1174766A (ja) | 1997-08-27 | 1997-08-27 | クロックパルス逓倍装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174766A true JPH1174766A (ja) | 1999-03-16 |
Family
ID=16918653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23112397A Pending JPH1174766A (ja) | 1997-08-27 | 1997-08-27 | クロックパルス逓倍装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174766A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6486819B2 (en) | 1999-10-28 | 2002-11-26 | The National University Of Singapore | Circuitry with resistive input impedance for generating pulses from analog waveforms |
| US6498572B1 (en) | 2001-06-18 | 2002-12-24 | The National University Of Singapore | Method and apparatus for delta modulator and sigma delta modulator |
| US6498578B2 (en) | 1999-10-28 | 2002-12-24 | The National University Of Singapore | Method and apparatus for generating pulses using dynamic transfer function characteristics |
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| US6611223B2 (en) | 2001-10-02 | 2003-08-26 | National University Of Singapore | Method and apparatus for ultra wide-band communication system using multiple detectors |
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- 1997-08-27 JP JP23112397A patent/JPH1174766A/ja active Pending
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