JP2841360B2 - タイミング・ジエネレータ - Google Patents
タイミング・ジエネレータInfo
- Publication number
- JP2841360B2 JP2841360B2 JP62002212A JP221287A JP2841360B2 JP 2841360 B2 JP2841360 B2 JP 2841360B2 JP 62002212 A JP62002212 A JP 62002212A JP 221287 A JP221287 A JP 221287A JP 2841360 B2 JP2841360 B2 JP 2841360B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- timing
- shift registers
- output
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ等の制御に必要なタイ
ミング信号を発生するタイミング・ジェネレータに関
し、特にシステム・クロックより細分化されたタイミン
グ信号を必要とするシステムのタイミング・ジェネレー
タに関する。 〔従来の技術〕 従来より、マイクロコンピュータ等のシステムではシ
ステム内に発振器を内蔵するものでは発振器の発振周波
数の制限があり、システムの外部からクロックを供給さ
せて動作するシステムではシステム・クロックの周波数
が低いために、システム・クロックを分周し、合成した
だけではシステムの必要とするタイミングを発生できな
い場合がある。この場合には従来より、てい倍回路によ
り元のシステム・クロックの周波数をｎ倍（ｎは２以上
の整数）に上げ、これを新しいシステム・クロックと
し、この新しいシステム・クロックを分周、合成するこ
とによりシステムの必要とする細分化されたタイミング
を発生することができる。 第４図はこのタイミング・ジェネレータの従来例の回
路図、第２図は第４図の回路のタイミング・チャートで
ある。第２図のタイミング・チャートで時刻t1からt2ま
でが一つのタイミング・サイクルで、時刻t2までの動作
が終了したならば回路の状態はt1と同一状態にもどり、
時刻t1からt2までの動作がくりかえされる。発振器１の
出力である信号S1は遅延回路２により1/4位相だけ遅延
され信号S2として出力される。信号S1とS2はエクスクル
ーシブ・オア・ゲート15で合成され、信号S1の２倍てい
倍周波数信号S3が形成される。ラッチ16,17,18,19はそ
れぞれクロック入力Cpが“1"のときＤ入力の正転を出力
Ｑに出力し、反転を出力に出力する。また、クロック
入力Cpが“0"のときはＤ入力に関係なく出力Q,は前の
状態を保持する。この回路ではラッチ16,17,18のＱ出力
はそれぞれラッチ17,18,19のＤ入力に縦続接続され、ラ
ッチ19の出力はラッチ16のＤ入力に帰還されている。
また、ラッチ16,18のクロック入力Cpは共通で、インバ
ータ23によるその反転信号がラッチ17,19のクロック入
力Cpとなっている。これらラッチ16,17,18,19はラッチ1
9のがラッチ16のＤ入力に帰還されているシフト・レ
ジスタと考えることもできる。ラッチ16,17,18,19の各
Ｑ出力S4,S5,S6,S7は信号S1を２分周した信号で、位相
が互に信号S1の1/4位相だけずれている。そしてラッチ1
6,17,18,19のＱ出力S4,S5,S6,S7およびその反転信号が
ノア・ケート20,21,22により組み合されて必要とする任
意の信号S8,S9,S10が合成されている。 〔発明が解決しようとする問題点〕 上述した従来のタイミング・ジェネレータは、素子数
が多く、しかもラッチ16,17,18,19の入力周波数が高周
波であるので、消費電流が多くなるという欠点がある。 〔問題点を解決するための手段〕 本発明のタイミング・ジェネレータは、 システム・クロックを入力クロックとするラッチを複数
段縦続接続し最終段ラッチ出力の反転信号を初段ラッチ
の入力とし各段ラッチ出力はそれぞれ位相が異なり前段
ラッチと後段ラッチでオーバーラップする1/2デューテ
ィーのパルスを出力するシフト・レジスタを複数設け、
前記複数のシフト・レジスタの内１つのシフト・レジス
タには前記システム・クロックを直接与え、残りのシフ
ト・レジスタには前記システム・クロックを遅延して与
え、これら複数のシフト・レジスタの出力が入力される
組み合わせ回路を介してタイミング信号を生成するタイ
ミング・ジェネレータであって、 前記組み合わせ回路は前記各シフト・レジスタの各段
ラッチ出力の中から２出力を選択して論理積または論理
和を取ることにより、周波数が前記各シフトレジスタの
出力の周波数と等しいタイミング信号であって、前記各
シフト・レジスタのいずれかの入力クロックの立上り／
立下りタイミングに同期した任意の立上りタイミングと
任意のパルス幅を持つタイミング信号を生成することを
特徴とする。 〔作用〕 本発明のタイミング・ジェネレータは、エクスクルー
シブ・オア・ゲートがないので、その分従来よりも素子
数が少なく、また、各シフト・レジスタを構成するラッ
チの入力クロック信号の周波数は従来に比べて小さいの
で、消費電流が少なく、システムの高速動作が可能とな
る。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明のタイミング・ジェネレータの一実施
例の回路図である。本実施例では第４図の従来例の信号
S3にあたる信号がないだけで、第２図のタイミング・チ
ャートはそのまま使える。発振器１、遅延回路２は第４
図の従来例とまったく同一のものである。また、ラッチ
３〜６の機能は従来例のラッチ16〜19の機能と同一であ
る。ラッチ３のＱ出力S4はラッチ４のＤ入力となり、ラ
ッチ４の出力はラッチ３のＤ入力に帰還されている。
また、ラッチ３のクロック入力Cpは発振器１の出力S1を
入力とし、ラッチ４のクロック入力Cpは発振器１の出力
S1のインバータ10による反転信号▲▼を入力として
いる。このラッチ３と４はラッチ４の出力がラッチ３
のＤ入力に帰還されているシフト・レジスタと考えるこ
ともできる。ラッチ５とラッチ６はクロック入力Cpが発
振器１の出力ではなく遅延回路２の出力S2となっている
ことを除いてラッチ３、ラッチ４の回路構成と同一であ
る。すなわち、ラッチ５のＱ出力はラッチ６のＤ入力と
なり、ラッチ６の出力はラッチ５のＤ入力に帰還さ
れ、ラッチ５のクロック入力Cpは遅延回路２の出力S2を
入力とし、ラッチ６のクロック入力Cpは遅延回路２の出
力S2のインバータ11による反転信号▲▼を入力とし
ている。これらラッチ3,4,5,6の各Ｑ出力信号S4,S6,S5,
S7は第４図の従来例のＱ出力信号S4,S5,S6,S7と同一で
あるので、従来例と同様に組合せゲート7,8,9により信
号S8,S9,S10が出力される。 本実施例では第４図の従来例に比べてエクスクルーシ
ブ・オア・ゲート15が必要ないので素子数が少なくなっ
ており、また、ラッチ3,4,5,6の入力クロック周波数は
従来例のラッチ16,17,18,19のクロック入力周波数に比
べて1/2であるので消費電流が少なく、さらに、ラッチ
3,4,5,6の動作速度がスピードの上限を決めているよう
なシステムでは本実施例の方がラッチ3,4,5,6の入力ク
ロック周波数が低いので高速動作が可能である。 第３図は本発明のタイミング・ジェネレータのより一
般的な実施例を示すブロック図である。 このタイミング・ジェネレータは、システム・クロッ
ク信号を発生する発振器１と、それぞれ異なった遅延時
間を有し、システム・クロック信号を入力する遅延回路
121,122,…,12nと、出力が入力に帰還され、システム・
クロック信号を入力クロック信号とするシフト・レジス
タ131と、出力が入力に帰還され、それぞれ遅延回路122
〜12nの遅延クロック信号を入力クロック信号とするシ
フト・レジスタ132〜13n+1と、シフト・レジスタ131〜1
3n+1の各出力を組み合せ、必要とするタイミングを生成
する組み合せ回路14からなる。 〔発明の効果〕 以上説明したように本発明は、発振器と、遅延クロッ
ク信号を発生させる１以上の遅延回路と、複数組のシフ
ト・レジスタおよび組み合せ回路により、従来のタイミ
ング・ジェネレータに比べて素子数および消費電流が少
なく、高速で動作するタイミング・ジェネレータを提供
することができる効果がある。
ミング信号を発生するタイミング・ジェネレータに関
し、特にシステム・クロックより細分化されたタイミン
グ信号を必要とするシステムのタイミング・ジェネレー
タに関する。 〔従来の技術〕 従来より、マイクロコンピュータ等のシステムではシ
ステム内に発振器を内蔵するものでは発振器の発振周波
数の制限があり、システムの外部からクロックを供給さ
せて動作するシステムではシステム・クロックの周波数
が低いために、システム・クロックを分周し、合成した
だけではシステムの必要とするタイミングを発生できな
い場合がある。この場合には従来より、てい倍回路によ
り元のシステム・クロックの周波数をｎ倍（ｎは２以上
の整数）に上げ、これを新しいシステム・クロックと
し、この新しいシステム・クロックを分周、合成するこ
とによりシステムの必要とする細分化されたタイミング
を発生することができる。 第４図はこのタイミング・ジェネレータの従来例の回
路図、第２図は第４図の回路のタイミング・チャートで
ある。第２図のタイミング・チャートで時刻t1からt2ま
でが一つのタイミング・サイクルで、時刻t2までの動作
が終了したならば回路の状態はt1と同一状態にもどり、
時刻t1からt2までの動作がくりかえされる。発振器１の
出力である信号S1は遅延回路２により1/4位相だけ遅延
され信号S2として出力される。信号S1とS2はエクスクル
ーシブ・オア・ゲート15で合成され、信号S1の２倍てい
倍周波数信号S3が形成される。ラッチ16,17,18,19はそ
れぞれクロック入力Cpが“1"のときＤ入力の正転を出力
Ｑに出力し、反転を出力に出力する。また、クロック
入力Cpが“0"のときはＤ入力に関係なく出力Q,は前の
状態を保持する。この回路ではラッチ16,17,18のＱ出力
はそれぞれラッチ17,18,19のＤ入力に縦続接続され、ラ
ッチ19の出力はラッチ16のＤ入力に帰還されている。
また、ラッチ16,18のクロック入力Cpは共通で、インバ
ータ23によるその反転信号がラッチ17,19のクロック入
力Cpとなっている。これらラッチ16,17,18,19はラッチ1
9のがラッチ16のＤ入力に帰還されているシフト・レ
ジスタと考えることもできる。ラッチ16,17,18,19の各
Ｑ出力S4,S5,S6,S7は信号S1を２分周した信号で、位相
が互に信号S1の1/4位相だけずれている。そしてラッチ1
6,17,18,19のＱ出力S4,S5,S6,S7およびその反転信号が
ノア・ケート20,21,22により組み合されて必要とする任
意の信号S8,S9,S10が合成されている。 〔発明が解決しようとする問題点〕 上述した従来のタイミング・ジェネレータは、素子数
が多く、しかもラッチ16,17,18,19の入力周波数が高周
波であるので、消費電流が多くなるという欠点がある。 〔問題点を解決するための手段〕 本発明のタイミング・ジェネレータは、 システム・クロックを入力クロックとするラッチを複数
段縦続接続し最終段ラッチ出力の反転信号を初段ラッチ
の入力とし各段ラッチ出力はそれぞれ位相が異なり前段
ラッチと後段ラッチでオーバーラップする1/2デューテ
ィーのパルスを出力するシフト・レジスタを複数設け、
前記複数のシフト・レジスタの内１つのシフト・レジス
タには前記システム・クロックを直接与え、残りのシフ
ト・レジスタには前記システム・クロックを遅延して与
え、これら複数のシフト・レジスタの出力が入力される
組み合わせ回路を介してタイミング信号を生成するタイ
ミング・ジェネレータであって、 前記組み合わせ回路は前記各シフト・レジスタの各段
ラッチ出力の中から２出力を選択して論理積または論理
和を取ることにより、周波数が前記各シフトレジスタの
出力の周波数と等しいタイミング信号であって、前記各
シフト・レジスタのいずれかの入力クロックの立上り／
立下りタイミングに同期した任意の立上りタイミングと
任意のパルス幅を持つタイミング信号を生成することを
特徴とする。 〔作用〕 本発明のタイミング・ジェネレータは、エクスクルー
シブ・オア・ゲートがないので、その分従来よりも素子
数が少なく、また、各シフト・レジスタを構成するラッ
チの入力クロック信号の周波数は従来に比べて小さいの
で、消費電流が少なく、システムの高速動作が可能とな
る。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明のタイミング・ジェネレータの一実施
例の回路図である。本実施例では第４図の従来例の信号
S3にあたる信号がないだけで、第２図のタイミング・チ
ャートはそのまま使える。発振器１、遅延回路２は第４
図の従来例とまったく同一のものである。また、ラッチ
３〜６の機能は従来例のラッチ16〜19の機能と同一であ
る。ラッチ３のＱ出力S4はラッチ４のＤ入力となり、ラ
ッチ４の出力はラッチ３のＤ入力に帰還されている。
また、ラッチ３のクロック入力Cpは発振器１の出力S1を
入力とし、ラッチ４のクロック入力Cpは発振器１の出力
S1のインバータ10による反転信号▲▼を入力として
いる。このラッチ３と４はラッチ４の出力がラッチ３
のＤ入力に帰還されているシフト・レジスタと考えるこ
ともできる。ラッチ５とラッチ６はクロック入力Cpが発
振器１の出力ではなく遅延回路２の出力S2となっている
ことを除いてラッチ３、ラッチ４の回路構成と同一であ
る。すなわち、ラッチ５のＱ出力はラッチ６のＤ入力と
なり、ラッチ６の出力はラッチ５のＤ入力に帰還さ
れ、ラッチ５のクロック入力Cpは遅延回路２の出力S2を
入力とし、ラッチ６のクロック入力Cpは遅延回路２の出
力S2のインバータ11による反転信号▲▼を入力とし
ている。これらラッチ3,4,5,6の各Ｑ出力信号S4,S6,S5,
S7は第４図の従来例のＱ出力信号S4,S5,S6,S7と同一で
あるので、従来例と同様に組合せゲート7,8,9により信
号S8,S9,S10が出力される。 本実施例では第４図の従来例に比べてエクスクルーシ
ブ・オア・ゲート15が必要ないので素子数が少なくなっ
ており、また、ラッチ3,4,5,6の入力クロック周波数は
従来例のラッチ16,17,18,19のクロック入力周波数に比
べて1/2であるので消費電流が少なく、さらに、ラッチ
3,4,5,6の動作速度がスピードの上限を決めているよう
なシステムでは本実施例の方がラッチ3,4,5,6の入力ク
ロック周波数が低いので高速動作が可能である。 第３図は本発明のタイミング・ジェネレータのより一
般的な実施例を示すブロック図である。 このタイミング・ジェネレータは、システム・クロッ
ク信号を発生する発振器１と、それぞれ異なった遅延時
間を有し、システム・クロック信号を入力する遅延回路
121,122,…,12nと、出力が入力に帰還され、システム・
クロック信号を入力クロック信号とするシフト・レジス
タ131と、出力が入力に帰還され、それぞれ遅延回路122
〜12nの遅延クロック信号を入力クロック信号とするシ
フト・レジスタ132〜13n+1と、シフト・レジスタ131〜1
3n+1の各出力を組み合せ、必要とするタイミングを生成
する組み合せ回路14からなる。 〔発明の効果〕 以上説明したように本発明は、発振器と、遅延クロッ
ク信号を発生させる１以上の遅延回路と、複数組のシフ
ト・レジスタおよび組み合せ回路により、従来のタイミ
ング・ジェネレータに比べて素子数および消費電流が少
なく、高速で動作するタイミング・ジェネレータを提供
することができる効果がある。
【図面の簡単な説明】
第１図は本発明のタイミング・ジェネレータの一実施例
を示す回路図、第２図は第１図および第４図の回路のタ
イミング・チャート、第３図は本発明のタイミング・ジ
ェネレータのより一般的な実施例のブロック図、第４図
はタイミング・ジェネレータの従来例の回路図である。 １……発振器、２……遅延回路、3,4,5,6……ラッチ、
7,8,9……組み合せゲート、10,11……インバータ、121
〜12n……遅延回路、131〜13n+1……シフト・レジス
タ、14……組み合せ回路。
を示す回路図、第２図は第１図および第４図の回路のタ
イミング・チャート、第３図は本発明のタイミング・ジ
ェネレータのより一般的な実施例のブロック図、第４図
はタイミング・ジェネレータの従来例の回路図である。 １……発振器、２……遅延回路、3,4,5,6……ラッチ、
7,8,9……組み合せゲート、10,11……インバータ、121
〜12n……遅延回路、131〜13n+1……シフト・レジス
タ、14……組み合せ回路。
Claims (1)
- (57)【特許請求の範囲】 １．システム・クロックを入力クロックとするラッチを
複数段縦続接続し最終段ラッチ出力の反転信号を初段ラ
ッチの入力とし各段ラッチ出力はそれぞれ位相が異なり
前段ラッチと後段ラッチでオーバーラップする1/2デュ
ーティーのパルスを出力するシフト・レジスタを複数設
け、前記複数のシフト・レジスタの内１つのシフト・レ
ジスタには前記システム・クロックを直接与え、残りの
シフト・レジスタには前記システム・クロックを遅延し
て与え、これら複数のシフト・レジスタの出力が入力さ
れる組み合わせ回路を介してタイミング信号を生成する
タイミング・ジェネレータであって、 前記組み合わせ回路は前記各シフト・レジスタの各段ラ
ッチ出力の中から２出力を選択して論理積または論理和
を取ることにより、周波数が前記各シフトレジスタの出
力の周波数と等しいタイミング信号であって、前記各シ
フト・レジスタのいずれかの入力クロックの立上り／立
下りタイミングに同期した任意の立上りタイミングと任
意のパルス幅を持つタイミング信号を生成することを特
徴とするタイミング・ジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002212A JP2841360B2 (ja) | 1987-01-07 | 1987-01-07 | タイミング・ジエネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002212A JP2841360B2 (ja) | 1987-01-07 | 1987-01-07 | タイミング・ジエネレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169817A JPS63169817A (ja) | 1988-07-13 |
| JP2841360B2 true JP2841360B2 (ja) | 1998-12-24 |
Family
ID=11523042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002212A Expired - Lifetime JP2841360B2 (ja) | 1987-01-07 | 1987-01-07 | タイミング・ジエネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841360B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495182A (ja) * | 1972-05-02 | 1974-01-17 | ||
| JPS586435U (ja) * | 1981-07-03 | 1983-01-17 | 横河・ヒユ−レツト・パツカ−ド株式会社 | 多重位相発生回路 |
| JPS61206314A (ja) * | 1985-03-11 | 1986-09-12 | Canon Inc | タイミング発生回路 |
-
1987
- 1987-01-07 JP JP62002212A patent/JP2841360B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63169817A (ja) | 1988-07-13 |
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