JPH04142116A

JPH04142116A - 可変分周器

Info

Publication number: JPH04142116A
Application number: JP26482590A
Authority: JP
Inventors: Yoshinori Yamauchi; 山内　佳紀
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1990-10-02
Filing date: 1990-10-02
Publication date: 1992-05-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、可変分周器の高速化に関するものである。

［従来の技術］従来のこの種の装置は一般に第４図（ａ）のように構成
されている。第４図（ａ）は、外部からの信号により、
１／４および１１５の分周動作を選択して行うものの例
である。Ｃは、分周しようとするクロック入力端子、○
ＵＴは分周出力、Ｍは１／４および１１５の分周比モー
ドを選択するモード制御信号入力端子である。１はＡＮ
Ｄ回路、２　ハＯＲ回路（論理和回路）、３−１〜３−
３は３個のデータラッチ・フリップフロップである。

以下従来例の構成とその動作を第４図（ａ）の構成図お
よび第４図（ｂ）のタイムチャートを用いて詳細に説明
する。

第４図（ａ）で、それぞれのデータラッチ・フリップフ
ロップＤＦＦＩ〜ＤＦＦ３は、１個あるいは複数個のデ
ータが入力されるデータ入力端子Ｄｎ＜ｎ＝１．２．３
）と、クロック入力端子ＣＴと、真信号およびその補信
号出力端子Ｑ、　Ｑを有している。ここでデータラッチ
・フリップフロップＤＦＦＩの入力部にはＯＲ回路２を
含むものとする。そこでそれぞれのデータラッチ・フリ
ップフロップは入力クロック信号に同期して、入力デー
タの論理和または入力データを当該入力クロック信号の
前半の半周期で取り込み後半の半周期で真信号およびそ
の補信号を出力するよう動作するものである。図示のも
のでは、このような動作を有する３個のデータラッチ・
フリップフロップＤ　Ｆ　Ｆ　ｎ　＜ｎ　−１，２，３
）とＡＮＤゲートの構成を有し、さらにその構成の中で
、第１のデータラッチ・フリップフロップＤＦＦＩの補
信号出力端子Ｑｌは第２のデータラッチ・フリップフロ
ップのデータ入力端子Ｄ２に接続され、第２のデータラ
ッチ・フリップフロップの真信号出力端子Ｑ２は第３の
データラッチ・フリップフロップのデータ入力端子Ｄ３
に接続され、さらに、第２のデータラッチ・フリップフ
ロップの真信号出力端子Ｑ２は第１のデータラッチ・フ
リップフロップの入力部のＯＲ回路２の第１の入力端子
Ｄｌｌに接続され、該ＯＲ回路の出力は第１のデータラ
ッチ・フリップフロップ３−１の入力端子Ｄ１に接続さ
れている。またさらに、第３のデータラッチフリップフ
ロップの真信号出力端子Ｑ３はＡＮＤゲートの第１のデ
ータ入力端子Ａｌに接続され、該ＡＮＤゲートの第２の
データ入力端子Ａ２はモード制御信号入力端子に接続さ
れ、また第１、第２、第３のデータラッチ・フリップフ
ロップのクロック入力端子ＣＴにはクロックが入力され
る。

以上の構成により、クロックに同期してモード制御信号
Ｍが“ＨＩＧＨ″のときクロックの周波数の１１５、モ
ード制御信号Ｍが“ＬＯＷ”のとき１／４に分周された
周波数を第３のデータラッチ・フリップフロップの真信
号出力端子Ｑ３から出力する。

第４図（ａ）の回路の動作を第４図（ｂ）のタイムチャ
ートにより説明する。ＴＩＭＥＩではＭが“ＬＯＷ”で
あるため、Ｄｌｌの信号Ｑ２が”ＬＯＷ”の入力データ
Ｄ１となり、入力信号ＣＴの立ち下がりで補信号出力信
号Ｑ１にＱ２の補信号である“ＨＩＧＨ″が出力される
。

ＴＩＭＥ２．３ではＤＦＦ２の出力Ｑ２はＤＦＦＩの補
信号出力Ｑ１から１クロツク遅れてＤＦＦＩの補信号出
力Ｑ１と同一の出力を出力する。ＤＦＦ３の出力Ｑ３は
ＤＦＦ２の出力Ｑ２から１クロツク遅れてＤＦＦ２の出
力Ｑ２と同一の出力を出力する。そして、ＴＩＭＥ３で
はＭが“ＬＯＷ”であるため、Ｄｌｌの信号Ｑ２が“Ｈ
ＩＧＨ”の入力データＤＩとなり、入力信号ＣＴの立ち
下がりで補信号出力信号Ｑ１にＱ２の補信号である“Ｌ
ＯＷ”が出力される。このような動作はＴＩＭＥ８まで
続けられる。ＴＩＭＥ８までは、Ｑ３の出力の一周期に
クロック信号パルスが４個存在する。つまり、１／４動
作を行う。

ＴＩＭＥ９では、ＤＩ２はＭとＱ３の論理積で、Ｍが”
ＨＩＧＨ”　であＧＪＱ３が”ＨＩＧＨ”　であるため
、ＤＩ２は“ＨＩＧＨ”となる。さらにＤｌｌとＤＩ２
の信号の論理和の入力データＤ１は“ＨＩＧＨ″となり
、入力信号ＣＴの立ち下がりで補信号出力信号ＱｌにＤ
Ｉの補信号である”ＬＯＷ”が出力される。以下ＤＦＦ
２の出力Ｑ２はＤＦＦＩの補信号出力Ｑ１から１クロツ
ク遅れてＤＦＦＩの補信号出力Ｑ１と同一の出力を出力
する。ＤＦＦ３の出力Ｑ３はＤＦＦ２の出力Ｑ２から１
クロツク遅れてＤＦＦ２の出力Ｑ２と同一の出力を出力
する。以上の動作はＭが“ＨＩＧＨ”である間繰り返さ
れる。このとき、Ｑ３の出力の一周期にクロック信号パ
ルスが５個存在する。つまり、１１５動作を行う。

図中、Ｍに斜線で示した部分は、Ｍを“ＬＯＷ”または
“ＨＩＧＨ″に切り替えることが必要なとき、切り替え
ることが可能な時間である。

［発明が解決しようとする課題］本回路の構成では、（１）第２のデータラッチ・フリップフロップの真信号
出力端子は第３のデータラッチ・フリップフロップと第
１のデータラッチ・フリップフロップの二つの回路を駆
動する必要がある。さらに、（２）第３のデータラッチ
・フリップフロップの真信号出力端子Ｑ３はＡＮＤゲー
トＡ１と出力端子に接続される回路とを駆動する必要が
ある。

これらにより、第２のデータラッチ・フリップフロップ
ＤＦＦ２の動作と相俟って、第３のデータラッチ・フリ
ップフロップＤＦＦ３の動作は、単一の回路を駆動する
場合の速度に比較して著しく低下する。また、（３）第３のデータラッチ・フリップフロップＤＦＦ３
と第１のデータラッチ・フリップフロップＤＦＦＩの間
にＡＮＤゲートを必要としているので、このＡＮＤゲー
トの信号遅延時間分に対応して回路の動作速度は低下す
る。また、（４）真信号あるいは゛その補信号のみを使
用する回路形であるため、安定な動作を得るためには信
号振幅をある程度必要とし、このため、高速なデータラ
ッチ・フリップフロップを得ることも難しいという問題があった。

すなわち、従来の回路構成では論理ゲートの遅延時間、
複数の必要駆動回路数などにより、本来のデータラッチ
・フリップフロップの動作を高速にすることが困難であ
り、かつ、当該データラッチ・フリップフロップが有し
ている動作速度を十分に活用できてなかった。

本発明はこのような問題を解決し、回路構成の単純化と
動作の高安定化、高速化を行ない、動作可能な入力周波
数の上限を高くすることができる可変分周器を提供する
ことを目的とする。

〔課題を解決するための手段〕

上記目的を達成するための本発明の可変分周器の要点は
、データラッチ・フリップフロップの補信号出力端子を
有効に使用すること、ＡＮＤ回路を必要としない回路構
成とするものである。すなわち具体的には、例えば第１
図（ａ）または第３図（ａ）に示すように、１個あるいは複数のデータ入力端子と、比較データ入力
端子と、クロック入力端子と、真信号およびその補信号
出力端子を有し、入力クロック信号に同期して、入力デ
ータの論理和を当該クロック信号の前半の半周期で取り
込み後半の半周期で真信号およびその補信号を出力する
データラッチ・フリップフロップをｎ個有し、第１のデ
ータラッチ・フリップフロップの真信号出力端子を第２
のデータラッチ・フリップフロップのデータ入力端子に
接続し、第１のデータラッチ・フリップフロップの補信
号出力端子を第２のデータラッチ・フリップフロップの
比較データ入力端子に接続し、第ｎ（２≦ｍ　＜ｎ　）
のデータラッチ・フリップフロップの真信号出力端子を
第ｍ＋１のデータラッチ・フリップフロップのデータ入
力端子に接続し、第ｎのデータラッチ・フリップフロッ
プの補信号出力端子を第ｍ＋１のデータラッチ・フリッ
プフロップの比較データ入力端子に接続し、第ｎ−１の
データラッチ・フリップフロップの真信号出力端子を第
ｎのデータラッチ・フリップフロップの第１のデータ入
力端子に接続し、第ｎ−１のデータラッチ・フリップフ
ロップの補信号出力端子を第１のデータラッチ・フリッ
プフロップの第１のデータ入力端子に接続し、第ｎのデ
ータラッチ・フリップフロップの補信号出力端子を第１
のデータラッチ・フリップフロップの第２のデータ入力
端子に接続し、第ｎのデータラッチ・フリップフロップ
の第２のデータ入力端子をモード制御信号入力端子に接
続し、第１および第ｎの比較データ入力端子に規定の比
較電圧を印加し、第１、第２、・・・第ｎ、第ｍ＋１、
・・・第ｎの各データラッチ・フリップフロップのクロ
ック入力端子にクロックを入力することにより、クロッ
クに同期してモード制御信号が“ＨＩＧＨ”のときクロ
ックの周波数の１／（２ｎ−２）、モード制御信号が“
ＬＯＷ″のとき１／（２ｎ−１）に分周された周波数を
第１のデータラッチ・フリップフロップの真信号および
その補信号出力端子から出力することを特徴とする。

〔作　用〕

本発明では各データラッチ・フリップフロップの８力端
子は単一の入力にしか接続されていない、つまり、ファ
ンアウト１で構成されている。

例えば第１のデータラッチ・フリップフロップの真信号
出力端子と補信号出力端子とは、それぞれ第２のデータ
ラッチ・フリップフロップのデータ入力端子と比較デー
タ入力端子に接続されるとともに出力回路に接続されて
いるが、真信号と補信号を利用しているので、その出力
振幅が通常の２倍となっており、このため第１のデータ
ラッチ・フリップフロップの出力はファンアウトｌの構
成と同等である。またその他の後段のデータラッチ・フ
リップフロップの出力もすべてファンアウト１の構成と
なっている。

本発明ではこのように補信号出力端子を有効に利用して
単純化した回路構成を有するようにすることにより、デ
ータラッチ・フリップフロップの高速性が活かされる。

また上記のように補信号出力端子を利用して出力振幅を
通常の２倍にすることにより、動作安定性も向上する。

さらに本発明の回路では回路構成上ＡＮＤゲートを必要
としないので、ＡＮＤゲートの信号の遅延時間分に対応
して回路の動作速度の低下を招くことがない。

そして以上のことが可変分周器における動作可能な入力
周波数の上限を高めることになる。

〔実施例〕

本発明の実施例を第１図（ａ）に示す。第１図（ａ）は
、１個あるいは複数のデータ入力端子（ＤＦＦＩではＤ
ｌｌ、Ｄ１２）と比較データ入力端子Ｄｒとクロック入
力端子ＣＴと真信号およびその補信号出力端子Ｑ、Ｑを
有し、入力クロック信号に同期して、入力データの論理
和を当該入力クロック信号の前半の半周期で取り込み後
半の半周期で真信号及びその補信号を出力するデータラ
ッチ・フリップフロップＤＦＦＩ、ＤＦＦ２、ＤＦＦ３
を有し、第１のデータラッチ・フリップフロップの真信
号出力端子Ｑ１を第２のデータラッチ・フリップフロッ
プの第１のデータ入力端子Ｄ２１に接続し、第１のデー
タラッチ・フリップフロップの補信号出力端子Ｑ１を第
２のデータラッチ・フリップフロップの比較データ入力
端子Ｄｒ２に接続し、第２のデータラッチ・フリップフ
コツブＤＦＦ２の真信号出力端子Ｑ２を第３のデータラ
ッチ・フリップフロップＤＦＦ３の第１のデータ入力端
子Ｄ３１に接続し、第２のデータラッチ・フリップフロ
ップの補信号出力端子Ｑ２を第１のデータラッチ・フリ
ップフロップの第１のデータ入力端子Ｄｌｌに接続し、
第３のデータラッチ・フリップフロップＤＦＦ３の補信
号出力端子Ｑ３を第１のデータラッチ・フリ；ツブフロ
ップの第２のデータ入力端子Ｄ１２に接続し、当該デー
タラッチ・フリップフロップの第２のデータ入力端子Ｄ
１２をモード制御信号入力端子Ｍに接続し、第１及び第
３の比較データ入力端子Ｄｒｌ、Ｄｒ３に規定の比較電
圧Ｖｒを供給する手段を有し、第１、第２、第３のデー
タラッチ・フリップフロップのクロック入力端子ＣＴに
クロックを入力することで、クロックに同期してモード
制御信号が“ＨＩＧＨ”のときクロックの周波数の１／
４、モード制御信号が“ＬＯＷ”のとき１１５に分周さ
れた周波数を第１のデータラッチ・フリップフロップの
真信号およびその補信号出力端子から出力する構成の可
変分局器である。ここで、第１および最終段（本実施例
では第３）のデータラッチ・フリップフロップの入力部
にはＯＲ回路を含むものとする（以下、同じとする）。

第１図（ａ）の回路の動作を第１図（ｂ）のタイムチャ
ートにより説明する。比較信号ＶｒはＤＦＦ　１および
ＤＦＦ２の入力データであるＤが“ＨＩＧＨ”であるか
“ＬＯＷ”であるかを判別するための比較用電圧である
。また、ＤＦＦ２の比較データ入力端子Ｄｒ２にはＤＦ
ＦＩの補信号出力信号Ｑ１を入力し、ＤＦＦ２への信号
振幅を実質上２倍にすることでＤＦＦ２の動作速度、動
作安定性を改善している。

まず、ＴＩＭＥＩではＭガＬＯＷ”である。

補信号Ｑ２と補信号Ｑ３のどちらかが“’ＨＩ　ＧＨ″
であるとき、ＤｌｌとＤ１２の信号の論理和が“ＨＩＧ
Ｈ″の入力データＤ１となり、入力信号ＣＴの立ち下が
りで出力信号Ｑ１に入力データＤＩの“ＨＩＧＨ”が出
力される。補信号Ｑ２と補信号Ｑ３とがともに“ＬＯＷ
”であるとき、ＤｌｌとＤ１２の信号の論理和が“ＬＯ
Ｗ”の入力データＤｉとなり、入力信号ＣＴの立ち下が
りで出力信号Ｑｌに入力データＤ１の“ＬＯＷ”が出力
される。ここでは“ＬＯＷ”が出力されたとする。この
場合、ＴＩＭＥＩではクロックの立ち上がりでＱｌのデ
ータがＤＦＦ２に取り込まれ、クロックの立ち下がりで
Ｑ２に出力される。このため、Ｑ２は必ず“ＬＯＷ”と
なる、、ＴＩＭＥ２．３では、ＤＦＦ２の出力Ｑ２はＤ
ＦＦＩの補信号出力Ｑ１から１クロツク遅れてＤＦＦ　
ｌの出力Ｑｌと同一の出力を出力する。ＤＦＦ３の出力
Ｑ３はＤＦＦ２の出力Ｑ２から１クロツク遅れてＤＦＦ
２の出力Ｑ２と同一の出力を出力する。この動作はＭが
“ＬＯＷ″である間周期的に行われる。このようにして
、Ｍが“ＬＯＷ″であるＴＩＭＥ６までは、Ｑｌの出力
の一周期、あるいは出力信号の一周期にクロック信号パ
ルスが４個存在する。つまり、１／４動作を行う。

ＴＩＭＥ７では、Ｍが“ＨＩＧＨ”であるため、ＤはＭ
とＱ２の論理積となり、Ｍが’ＨＩ　ＧＨ”であるため
、ＤはＱ２にかかわらず”ＨＩＧＨ”となる。したがっ
て、入力信号ＣＴの立ち下がりで出力信号Ｑ３に“ＨＩ
ＧＨ”が出力される。以下、ＤＦＦ２の出力Ｑ２はＤＦ
Ｆ　１の出力Ｑ１がらｌクロック遅れてＤＦＦＩの出力
Ｑ１と同一の出力を出力する。ＤＦＦ３の出力Ｑ３はＤ
ＦＦ２の出力Ｑ２にかかわらず“ＨＩＧＨ”となる。し
たがって、入力信号ＣＴの立ち下がりで出力信号Ｑ３に
“ＨＩ　ＧＨ″が出力される。さらに、ＤＦＦ　１の出
力Ｑ１はＤＦＦ２の補信号出力Ｑ２から１クロツク遅れ
てＤＦＦ２の補信号出力Ｑ１と同一の出力を出力する。

以上の動作はＭが“ＨＩＧＨ”である間周期的に繰り返
される。このとき、Ｑｌの出力の一周期にクロック信号
パルスが４個存在する。つまり、ｌ／４動作を行う。

図中、Ｍに斜線で示した部分は、Ｍを“ＬＯＷ”または
“ＨＩＧＨ”に切り替えることが必要なとき、切り替え
ることが可能な時間である。

本発明の実施例では、各データラッチ・フリップフロッ
プの出力端子は単一の入力にしか接続されていない、つ
まり、ファンアウトｌで構成されている。また、第１の
データラッチ・フリップフロップＤＦＦ　１の補信号出
力端子７を第２のデータラッチ・フリップフロップの比
較データ入力端子Ｄｒ２に接続して構成され、第２のデ
ータラッチ・フリップフロップは第１のデータラッチ・
フリップフロップの真信号および補信号により駆動され
る。このため、ＤＦＦＩは通常の出力信号振幅の２倍の
振幅でＤＦＦ２を駆動することが可能となる。この場合
、ＤＦＦｌにおける実質のファンアウトはｌと考えられ
、出力端子をこのＤＦＦ　１より得ることによる回路動
作への悪影響は非常に少ない。

また、上記第１及び第３のデータラッチ・フリップフロ
ップＤＦＦＩ、ＤＦＦ３は、例えばバイポーラトランジ
スタを用いて第２図のように構成することが可能であり
、第２のデータラッチ・フリップフロップＤＦＦ２はデ
ータ入力端子が１つでよいため第２図の破線で囲んだバ
イポーラトランジスタを省くことが可能である。以上の
ように、従来必要であったＡＮＤゲートを必要とせず、
第１図（ｂ）に示す動作タイミング図のように、クロッ
クＣＴを入力することでクロックに同期してモード制御
信号が“ＨＩ　ＧＨ”のときクロックの周波数の１／４
、モード制御信号が“ＬＯＷ”のとき１１５に分周され
た周波数を第１のデータラッチ・フリップフロップの真
信号およびその補信号出力端子Ｑｌ、Ｑｌから出力する
ことができる。

なお、モード制御信号Ｍの切り替え可能な時間範囲を斜
線部分で示した。

第３図（ａ）は他の実施例の構成図である。第３図（ａ
）の回路の動作を第３図（ｂ）のタイムチャートにより
説明する。比較信号ＶｒはＤＦＦ　１およびＤＦＦｎの
入力データであるＤｌ、Ｄｎが“ＨＩ　Ｇ　Ｈ”である
か“ＬＯＷ″であるかを判別するための比較用電圧であ
る。また、ＤＦＦｍの比較データ入力端子Ｄｒｍ　（ｍ
＝２゜・・・ｎ−２）にはＤＦＦｍ−１の補信号出力信
号Ｑｍ−１を入力し、ＤＦＦｍへの信号振幅を実質上２
倍にすることでＤＦＦｍの動作速度、動作安定性を改善
している。

まず、ＴＩＭＥＩではＭが“’ＬＯＷ”である。

補信号Ｑｎ−１と補信号Ｑｎのどちらかが“ＨＩＧＨ”
であるとき、ＤｌｌとＤｌ２の信号の論理和が“ＨＩＧ
Ｈ”の入力データＤ１となり、入力信号ＣＴの立ち下が
りで出力信号Ｑ１に入力データＤＩの“ＨＩ　ＧＨ”が
出力される。補信号Ｑｎ−１と補信号Ｑｎとがともに“
ＬＯＷ”であるとき、ＤｌｌとＤｌ２の信号の論理和が
“ＬＯＷ”の入力データＤ１となり、入力信号ＣＴの立
ち下がりで出力信号Ｑ１に入力データＤ１の“ＬＯＷ”
が出力される。ここでは“ＬＯＷ”が出力されたとする
。この場合、ＴＩＭＥＩではクロックの立ち上がりでＱ
ｌのデータがＤＦＦ２に取り込まれ、クロックの立ち下
がりでＱ２に出力される。このため、Ｑ２は必ず“ＬＯ
Ｗｎとなる。ＴＩＭＥ２．３では、ＤＦＦｍの出力Ｑｍ
はＤＦＦｍ−１の補信号出力Ｑｍ−１から１クロツク遅
れてＤＦＦｍ−１の出力Ｑｍ−１と同一の出力を出力す
る。

ＤＦＦｎの出力ＱｎはＤＦＦｎ−１の出力Ｑｎ−１から
１クロツク遅れてＤＦＦｎ−１の出力Ｑｎ−１と同一の
出力を出力する。この動作はＭが“ＬＯＷ”である間周
期的に行われる。このようにして、Ｍが“ＬＯＷ″であ
る間は、Ｑｌの出力の一周期、あるいは出力信号の一周
期にクロック信号パルスが（２ｎ−１）個存在する。つ
まり、１／（２ｎ−１）動作を行う。

Ｍが“ＨＩＧＨ”のときは、ＤはＭとＱｎ−１の論理積
となり、Ｍが“ＨＩＧＨ”であるため、ＤはＱｎ−１に
かかわらず“ＨＩＧＨ”となる。

したがって、入力信号ＣＴの立ち下がりで出力信号Ｑｎ
に“ＨＩＧＨ”が出力される。以下、ＤＦＦｍの出力Ｑ
ｍはＤＦＦｍ−１の出力Ｑｍ−１から１クロツク遅れて
ＤＦＦｍ−１の出力Ｑｍ−１と同一の出力を出力する。

ＤＦ、Ｆｎの出力ＱｎはＤＦＦｎ−１の出力Ｑｎ−１に
かかわらず“ＨＩＧＨ″となる。したがって、入力信号
ＣＴの立ち下がりで出力信号Ｑｎに”ＨＩＧＨ”が出力
される。さらに、ＤＦＦＩの出力Ｑ１はＤＦＦｎ−１の
補信号出力Ｑｎ−１から１クロツク遅れてＤＦＦｎ−１
の補信号出力Ｑｎ−１と同一の出力を出力する。以上の
動作はＭが“ＨＩＧＨ″である間周期的に繰り返される
。このとき、Ｑｌの出力の一周期にグロック信号パルス
が２ｎ−２個存在する。つまり、１／（２ｎ−２）動作を行う６上記説明で明らかなように、ＡＮＤゲートがないため、
ＡＮＤゲートの信号遅延時間分に対応して回路の動作速
度が低下することはない。また、出力端子部において真
信号と補信号の両方を使用する回路形式とし、回路内の
全てのデータラッチ・フリップフロップのファンアウト
を等測的に１としたことで、安定に信号振幅をある程度
小さくすることが可能であり、高速なデータラッチ・フ
リップフロップを得ることが可能となった。

以上、本発明の回路構成によれば、論理ゲートの遅延時
間の解消、データラッチ・フリップフロップの等価ファ
ンアウトの単一化などにより、データラッチ・フリップ
フロップの動作速度を本来の通りに高速にし、その動作
速度を十分に活用できる回路構成が実現できる。したが
って、分局数を可変にする可変分周器において、動作可
能な入力周波数の上限を高くすることが可能である。

［発明の効果］本発明によれば、分周数を可変にする可変分周器におい
て、内部回路構成の工夫による回路構成の単純化と動作
の高安定化、高速化が可能であり、動作可能な入力周波
数の上限を高くすることが可能である。

本発明の効果を実際に製作測定した結果、単一人力で最
高動作クロック１８Ｇｂｐｓを持つデータラッチ・フリ
ップフロップを使用した場合、従来技術による場合最高
１２ＧＨｚの入力周波数までしか動作しなかったが、本
発明の場合１５．５ＧＨｚまで動作した。つまり、本発
明により従来技術による場合の約３０％高速な回路動作
が可能なことを確認し、本発明の有用性を確認した。

さらに、本発明によればＡＮＤゲートが不要であること
などにより、経済的で簡便で高安定な、分周数を可変す
る可変分周器を提供できる。

したがって、この可変分周器を用いれば、スワロ−カウ
ンター技術により高速なプログラマブルカウンターに発
展させられることは既知の事実である。

【図面の簡単な説明】

第１図（ａ）は本発明の可変分周器の一実施例の構成図
、第１図（ｂ）はその動作を示すタイムチャート、第２図は本発明に使用可能なデータラッチ・フリップフ
ロップの回路構成側図、第３図（ａ）は本発明の可変分周器の他の実施例の構成
図、第３図（ｂ）はその動作を示すタイムチャート、第４図（ａ）は従来例の可変分局器の構成図、第４図（ｂ）はその動作を示すタイムチャートである。

Claims

【特許請求の範囲】

　１、１個あるいは複数のデータ入力端子と、比較デー
タ入力端子と、クロック入力端子と、真信号およびその
補信号出力端子を有し、入力クロック信号に同期して、
入力データの論理和を当該クロック信号の前半の半周期
で取り込み後半の半周期で真信号およびその補信号を出
力するデータラッチ・フリップフロップをｎ個有し、第
１のデータラッチ・フリップフロップの真信号出力端子
を第２のデータラッチ・フリップフロップの第１のデー
タ入力端子に接続し、第１のデータラッチ・フリップフ
ロップの補信号出力端子を第２のデータラッチ・フリッ
プフロップの比較データ入力端子に接続し、第ｍ（−２
≦ｍ＜ｎ）のデータラッチ・フリップフロップの真信号
出力端子を第ｍ＋１のデータラッチ・フリップフロップ
の第１のデータ入力端子に接続し、第ｍのデータラッチ
・フリップフロップの補信号出力端子を第ｍ＋１のデー
タラッチ・フリップフロップの比較データ入力端子に接
続し、第ｎ−１のデータラッチ・フリップフロップの真
信号出力端子を第ｎのデータラッチ・フリップフロップ
の第１のデータ入力端子に接続し、第ｎ−Ｉのデータラ
ッチ・フリップフロップの補信号出力端子を第１のデー
タラッチ・フリップフロップの第１のデータ入力端子に
接続し、第ｎのデータラッチ・フリップフロップの補信
号出力端子を第１のデータラッチ・フリップフロップの
第２のデータ入力端子に接続し、第ｎのデータラッチ・
フリップフロップの第２のデータ入力端子をモード制御
信号入力端子に接続し、第１および第ｎの比較データ入
力端子に規定の比較電圧を印加し、第１、第２、・・・
第ｍ、第ｍ＋１、・・・第ｎの各データラッチ・フリッ
プフロップのクロック入力端子にクロックを入力するこ
とにより、クロックに同期してモード制御信号が“ＨＩ
ＧＨ”のときクロックの周波数の１／（２ｎ−２）、モ
ード制御信号が“ＬＯＷ”のとき１／（２ｎ−１）に分
周された周波数を第１のデータラッチ・フリップフロッ
プの真信号およびその補信号出力端子から出力すること
を特徴とする可変分周器。