JPH08139577A - 可変遅延回路 - Google Patents

可変遅延回路

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JPH08139577A
JPH08139577A JP6272353A JP27235394A JPH08139577A JP H08139577 A JPH08139577 A JP H08139577A JP 6272353 A JP6272353 A JP 6272353A JP 27235394 A JP27235394 A JP 27235394A JP H08139577 A JPH08139577 A JP H08139577A
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input
circuit
output
speed clock
delay
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JP6272353A
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Inventor
Norio Tosaka
範雄 東坂
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate

Abstract

(57)【要約】 【構成】 高速クロック発生回路１００と、粗遅延信号
生成回路５００とからなる可変遅延回路６００におい
て、上記高速クロック発生回路１００は、トリガ信号１
０ａを入力し、エッジパルス１１ａを出力する立ち上が
りエッジ検出パルス発生回路１１と、エッジ検出パルス
１１ａを入力し、高速クロック１２ａを出力する非同期
リセットオシレータ１２とから構成されるものである。 【効果】 高速クロック発生回路をディジタル回路のみ
で構成でき、従来例のようにＰＬＬを用いていないた
め、チャージポンプや、ＶＣＯといったアナログ回路を
ディジタルＬＳＩ上に集積する必要がなく、特別な配慮
が不要になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は可変遅延回路に関し、特
にディジタル論理回路上に実現した可変遅延回路を構成
する高速クロック発生回路と、粗遅延信号生成回路に関
するものである。
【０００２】
【従来の技術】可変遅延回路は計測器、テスタ等に多く
用いられ、通常１〜１００ps程度の分解能で、１０〜１
００ns程度の可変遅延幅を持つのが一般的である。
【０００３】図１９にアナログ回路技術を用いて実現し
た従来の可変遅延回路の一例を示す。この従来例の回路
では、外部トリガ信号ＴＲＩＧ，ＴＲＩＧ＊に応答して
ランプ波形１０１ａを発生する線形ランプ発生器（ＬＩ
ＮＥＡＲ ＲＡＭＰ ＧＥＮＥＲＡＴＯＲ）１０１と、
上記ランプ波形１０１ａとＤＡコンバータ（ＤＡＣ）１
０２から出力される基準信号１０２ａとを比較してタイ
ミング信号ＯＵＴ１０３ａ，ＯＵＴ＊１０３ｂを出力す
る比較器（ＣＯＭＰＡＲＡＴＯＲ）１０３と、上記ＤＡ
コンバータ１０２にデータＤ０〜Ｄ７をセットするラッ
チ（ＬＡＴＣＨ）１０４と、上記外部トリガ信号ＴＲＩ
Ｇ，ＴＲＩＧ＊が入力される入力バッファ１０６と、上
記入力バッファ１０６をトリガとして、信号ＣＥ＊を保
持し、その出力を線形ランプ発生器１０１に出力し、比
較器１０３の出力によりリセットされるＤフリップフロ
ップ１０５とからなる。
【０００４】次に動作について説明する。本従来例で
は、Ｄフリップフロップ１０５は外部から入力された信
号ＣＥ＊をトリガ信号ＴＲＩＧ，ＴＲＩＧ＊により取り
込み、線形ランプ発生器１０１はこのＤフリップフロッ
プ１０５からの出力信号をトリガとしてランプ波形１０
１ａを発生する。一方、ＤＡコンバータ１０２はラッチ
１０４によりセットされたデータＤ０〜Ｄ７の値に応じ
たアナログ電圧を発生し、比較器１０３はこのアナログ
電圧を閾値としてこれと線形ランプ発生器１０１からの
ランプ波形１０１ａを比較し、ＤＡコンバータ１０２が
出力する電圧値に対応して、トリガ入力ＴＲＩＧ，ＴＲ
ＩＧ＊から比較器１０３が反転するまでの時間が変化す
ることを利用して、可変遅延回路を実現している。
【０００５】しかるにこの従来例では、比較器１０３,
ＤＡコンバータ１０２, 線形ランプ発生器１０１といっ
たアナログ回路を用いているために、これをディジタル
ＬＳＩ上に実現するのは困難であった。しかしながら、
近年急速にディジタルＬＳＩの集積度が向上するにつ
れ、システムの小型化の見地から可変遅延回路もディジ
タルＬＳＩ上に集積したいという要求が高まっており、
この要求を満たすためには可変遅延回路をディジタル論
理回路で構成する必要がある。
【０００６】以上述べた要請に基づいて提案された、デ
ィジタル化された可変遅延回路の例として次の２種類の
ものが挙げられる。
【０００７】図２０は、従来例による第１のディジタル
化された可変遅延回路を示す。この従来例は、遅延時間
１００psの単位ゲート１１０を２５５個カスケード接続
して、遅延範囲２５．５nsの可変遅延回路を構成したも
のである。この回路では、遅延時間の変化は単位ゲート
１１０のタップをセレクタ１１１で選択することにより
行なっている。この従来例ではセレクタ回路として４対
１のセレクタ１１１を用いているので、ピラミッド状に
４段階にセレクタを接続して２５６個のタップを選択出
力することができるようにしている。
【０００８】しかしながら、この従来例による第１のデ
ィジタル化された可変遅延回路では以下に示す問題点が
ある。すなわちセレクタとセレクタのつなぎ目に相当す
るタップでは、個々のセレクタ１１１間のデータ伝搬遅
延時間差により、可変遅延回路の遅延時間変化の直線性
が損なわれる可能性がある。即ち、この図１９の従来例
では、特に１２８番目から１２９番目のタップへの変化
において、３段分のセレクタが全て変わるために、上記
の危険が大きい。これはここに示したようなゲート遅延
回路においては、高分解能が得られる反面、遅延時間範
囲を大きく取ることが困難であることを示している。即
ち、例えば、遅延時間の可変範囲が１．５nsでよい場合
には単位ゲートは１５個でよく、従ってセレクタ構成は
２段ですみ、最悪でも１段のセレクタが切り替わるだけ
なので、遅延時間変化の直線性への影響は軽微である
が、遅延時間の可変範囲が大きい場合は遅延時間変化の
直線性への影響は甚大である。
【０００９】以上述べた困難を解決し、高分解能と、広
い可変遅延時間範囲とを両立させるために、高速クロッ
クを分周して、広い可変範囲であるが、分解能が低い粗
遅延をまず生成し、後に上述のゲート遅延回路等を用い
て高精度遅延を発生する方法がとられている。この場合
に用いるゲート遅延回路は、可変範囲が狭くてもかまわ
ないので、上述のような問題は起こらない。
【００１０】図２１に上記問題点を考慮した従来例によ
る第２のディジタル化された可変遅延回路の一例を示
す。本従来例では、粗遅延発生部１２０はＰＬＬ１２１
とカウンタ回路１２２とで構成され、高精度遅延発生部
１２３は、ゲート遅延回路１２４で構成されている。高
速クロックＣＬは、ＬＳＩ外部から与えずに、ＬＳＩ内
部でＰＬＬを用いて発生させる。このような構成を採る
ことにより、高速クロックＣＬをＬＳＩ外部とやり取り
する必要がなくなるので、ＬＳＩへの実装が容易にな
る。
【００１１】図２２に従来の粗遅延発生回路として用い
られるカウンタ回路１２２を示す。この図２２の従来例
の回路は、高速クロック発生回路で生成した高速クロッ
ク１２ａを受けて動作する６４ビットのＳＲＬ（Ｓhift
Ｒegister Ｌatch）１２５と、６ビットのセレクトデ
ータに基づいて前記６４ビットＳＲＬ１２５の出力の各
ビットの中から１ビットを選択する６４：１セレクタ１
２６から構成される。
【００１２】
【発明が解決しようとする課題】
１．高速クロック発生部 図２１に示した従来例では、高速クロックの発生は、Ｐ
ＬＬを用いて行なっている。ＰＬＬを用いた場合、発生
させるクロックの周波数を容易に変えられるという利点
があるものの、チャージポンプ, ＶＣＯ等のアナログ部
分があるので、ディジタルＬＳＩ上に集積する際にはノ
イズ対策等の特別な配慮を払うことが必要になる。
【００１３】２．粗遅延発生回路 また、従来の粗遅延発生回路は、図２２に示したような
構成になっているので、シフトレジスタラッチ１２５が
出力する各ビットの遅延出力線が６４ビットと多数にな
り、そのために、各ビットの配線長を揃える等のスキュ
ー管理が困難になるといった不具合があり、また、セレ
クタ１２５が64:1と大きく、そのため各ビット間の伝達
時間が異なりやすく、よって得られる粗遅延信号１２２
ａの精度が損なわれるという欠点がある。
【００１４】本発明は、上記従来の問題点を解消するた
めになされたもので、ディジタル回路として構成した可
変遅延回路を提供することを目的としている。
【００１５】また本発明は、ディジタルＬＳＩ上に容易
に集積可能な, 可変遅延回路用の高速クロック発生回路
を提供することを目的としている。
【００１６】またこの発明は、上記従来の問題点を解消
するためになされたもので、少数の遅延出力線ですむよ
うにし、また良好な精度の粗遅延信号を得ることのでき
る，上記可変遅延回路を構成する粗遅延発生部を提供す
ることを目的としている。
【００１７】
【課題を解決するための手段】この発明（請求項１）に
かかる可変遅延回路は、トリガ信号を入力信号とし、該
トリガ信号の立ち上がりから所望の時間遅延してパルス
信号を出力する高速クロック発生回路と、粗遅延信号生
成回路とからなる可変遅延回路において、上記高速クロ
ック発生回路は、上記トリガ信号を入力し、該トリガ信
号の立ち上がりエッジを検出して発生する，所定時間幅
を有するエッジ検出パルスを出力する立ち上がりエッジ
検出パルス発生回路と、上記エッジ検出パルスを入力と
し、該エッジ検出パルスの立ち上がりによりリセットさ
れ、該エッジ検出パルスの立ち下がりにより高速クロッ
クの発生を開始する，非同期リセットオシレータとを備
えたものである。
【００１８】またこの発明（請求項２）にかかる可変遅
延回路は、請求項１に記載の可変遅延回路において、上
記高速クロック発生回路における非同期リセットオシレ
ータは、直列に接続された偶数個のインバータからなる
インバータチェーンと、その第１の入力端子に上記イン
バータチェーンの出力を入力し、その第２の入力端子に
上記立ち上がりエッジ検出パルス発生回路からのエッジ
パルスを入力し、その出力を上記インバータチェーンの
入力に接続した高速クロック発生用２入力ＮＯＲ回路と
を備えてなるものである。
【００１９】またこの発明（請求項３）にかかる可変遅
延回路は、請求項１に記載の可変遅延回路において、上
記高速クロック発生回路における非同期リセットオシレ
ータは、複数のインバータと、複数の２入力ＮＯＲ回路
とが、偶数個直列接続されてなる２入力ＮＯＲ回路を含
むインバータチェーンと、その第１の入力端子に上記２
入力ＮＯＲ回路を含むインバータチェーンの出力を入力
し、その第２の入力端子に上記立ち上がりエッジ検出パ
ルス発生回路からのエッジパルスを入力し、その出力を
上記２入力ＮＯＲ回路を含むインバータチェーンの入力
に接続した高速クロック発生用２入力ＮＯＲ回路とによ
りリングオシレータが形成され、上記立ち上がりエッジ
検出パルス発生回路からのエッジパルスが、上記インバ
ータチェーン内の複数の２入力ＮＯＲ回路の各々の他方
の入力に入力されてなるものである。
【００２０】またこの発明（請求項４）にかかる可変遅
延回路は、請求項３に記載の可変遅延回路において、上
記非同期リセットオシレータにおける，２入力ＮＯＲ回
路を含むインバータチェーンは、複数のインバータと、
複数の２入力ＮＯＲ回路とが、一つずつ交互に直列接続
されてなるインバータチェーンであるものである。
【００２１】またこの発明（請求項５）にかかる可変遅
延回路は、請求項１に記載の可変遅延回路において、上
記高速クロック発生回路における非同期リセットオシレ
ータは、各々直列に接続されたインバータからなる複数
のインバータチェーンと、該複数のインバータチェーン
のうちのいずれかを選択する遅延パス選択手段と、該遅
延パス選択手段の出力に互いに直列に接続されたインバ
ータからなる第２のインバータチェーンと、その第１の
入力端子に上記第２のインバータチェーンの出力を入力
し、その第２の入力端子に上記立ち上がりエッジ検出パ
ルス発生回路からのエッジパルスを入力し、その出力を
上記インバータチェーンの入力に接続した高速クロック
発生用２入力ＮＯＲ回路とを備えてなるものである。
【００２２】またこの発明（請求項６）にかかる可変遅
延回路は、請求項１に記載の可変遅延回路において、上
記高速クロック発生回路における非同期リセットオシレ
ータは、各々複数のインバータからなるインバータチェ
ーンと、そのいずれかの出力を選択するセレクタとから
なる，１つまたは複数の遅延パス選択手段と、該遅延パ
ス選択手段の出力を入力とする，複数の２入力ＮＯＲ回
路と複数のインバータが偶数個直列に接続されてなるイ
ンバータチェーンと、その第１の入力端子に上記２入力
ＮＯＲ回路を含むインバータチェーンの出力を入力し、
その第２の入力端子に上記立ち上がりエッジ検出パルス
発生回路からのエッジパルスを入力し、その出力を上記
遅延パス選択手段の入力に接続した高速クロック発生用
２入力ＮＯＲ回路とによりリングオシレータが形成さ
れ、上記立ち上がりエッジ検出パルス発生回路からのエ
ッジパルスが、上記インバータチェーン内の複数の２入
力ＮＯＲ回路の各々の他方の入力に入力されてなるもの
である。
【００２３】またこの発明（請求項７）にかかる可変遅
延回路は、請求項６に記載の可変遅延回路において、上
記非同期リセットオシレータにおける上記遅延パス選択
手段の出力を入力とする複数の２入力ＮＯＲ回路と、複
数のインバータが偶数個直列に接続されてなるインパー
タチェーンは、上記遅延パス選択手段と、該遅延パス選
択手段の出力を入力とする，複数の２入力ＮＯＲ回路と
複数のインバータとが、一つずつ交互に直列接続されて
なるインバータチェーンであるものである。
【００２４】またこの発明（請求項８）にかかる可変遅
延回路は、請求項１ないし７のいずれかに記載の可変遅
延回路において、上記粗遅延信号生成回路は、それぞれ
に、上記高速クロック発生回路から発生される，高速ク
ロック信号が入力されるＮ個の，２のｊ乗（ｊ＝１〜
Ｎ）分周回路と、上記各２のｊ乗分周回路からそれぞれ
出力される，Ｎ個の高速クロック信号の２のｊ乗分周信
号からなるＮビットと、Ｎビットの遅延時間選択データ
とを入力としその両者の一致を検出するＮビットの一致
検出手段と、該Ｎビットの一致検出手段の出力を入力と
するＮ入力ＮＯＲ回路と、該Ｎ入力ＮＯＲ回路の出力を
データ入力に、上記高速クロック信号をクロック入力に
入力するフリップフロップと、上記フリップフロップの
データ出力を所定時間遅延させるための遅延手段と、該
遅延手段の出力をそのデータ入力への入力とし、上記フ
リップフロップの反転データ出力をそのクロック入力へ
の入力とし、上記リセットパルス発生回路からの，次の
トリガ信号に応じて出力されるリセットパルスをリセッ
ト入力とし、その反転出力を粗遅延出力として出力する
リセット機能付きラッチとを備えたものである。
【００２５】またこの発明（請求項９）にかかる可変遅
延回路は、請求項１ないし８のいずれかに記載の可変遅
延回路において、上記高速クロック発生回路は、上記立
ち上がりエッジ検出パルス発生回路からのエッジ検出パ
ルス，及び上記非同期リセットオシレータにより出力さ
れる高速クロックを入力とし、上記粗遅延信号生成回路
をリセットするリセット信号を出力するリセットパルス
発生回路をさらに備えたものである。
【００２６】またこの発明（請求項１０）にかかる可変
遅延回路は、請求項９に記載の可変遅延回路において、
上記高速クロック発生回路におけるリセットパルス発生
回路は、エッジパルスと、上記非同期リセットオシレー
タからの高速クロック信号とをその２入力とする２入力
ＯＲ回路と、上記エッジパルスを所定時間遅延させるた
めの遅延手段と、該遅延手段の出力をそのデータ入力に
入力し、上記２入力ＯＲ回路の出力をイネーブル入力に
入力したラッチ回路と、上記ラッチ回路の出力をデータ
入力に入力し、上記非同期リセットオシレータからの高
速クロック信号をクロック入力に入力したフリップフロ
ップとから構成されたものである。
【００２７】
【作用】この発明（請求項１）においては、トリガ信号
を入力信号とし、該トリガ信号の立ち上がりから所望の
時間遅延してパルス信号を出力する高速クロック発生回
路と、粗遅延信号生成回路とからなる可変遅延回路にお
いて、上記高速クロック発生回路は、上記トリガ信号を
入力し、該トリガ信号の立ち上がりエッジを検出して発
生する，所定時間幅を有するエッジ検出パルスを出力す
る立ち上がりエッジ検出パルス発生回路と、上記エッジ
検出パルスを入力とし、該エッジ検出パルスの立ち上が
りによりリセットされ、該エッジ検出パルスの立ち下が
りにより高速クロックの発生を開始する，非同期リセッ
トオシレータとを備えたものとしたので、アナログ回路
を使用せずに可変遅延回路用高速クロック発生回路を構
成することができ、従来例の高速クロック発生回路のよ
うにＰＬＬを用いていないため、チャージポンプや、Ｖ
ＣＯといったアナログ回路をディジタルＬＳＩ上に集積
する必要がなく、特別な配慮が不要になる。
【００２８】またこの発明（請求項２）においては、請
求項１に記載の可変遅延回路において、上記高速クロッ
ク発生回路における非同期リセットオシレータは、直列
に接続された偶数個のインバータからなるインバータチ
ェーンと、その第１の入力端子に上記インバータチェー
ンの出力を入力し、その第２の入力端子に上記立ち上が
りエッジ検出パルス発生回路からのエッジパルスを入力
し、その出力を上記インバータチェーンの入力に接続し
た高速クロック発生用２入力ＮＯＲ回路とを備えたもの
としたので、上記非同期リセットオシレータを、ディジ
タル回路のみで構成できるので、ＶＣＯ等アナログ発振
器を用いる必要がなく、特別な配慮が不要となる。
【００２９】またこの発明（請求項３）においては、請
求項１に記載の可変遅延回路において、上記高速クロッ
ク発生回路における非同期リセットオシレータは、複数
のインバータと、複数の２入力ＮＯＲ回路とが、偶数個
直列接続されてなる２入力ＮＯＲ回路を含むインバータ
チェーンと、その第１の入力端子に上記２入力ＮＯＲ回
路を含むインバータチェーンの出力を入力し、その第２
の入力端子に上記立ち上がりエッジ検出パルス発生回路
からのエッジパルスを入力し、その出力を上記２入力Ｎ
ＯＲ回路を含むインバータチェーンの入力に接続した高
速クロック発生用２入力ＮＯＲ回路とによりリングオシ
レータが形成され、上記立ち上がりエッジ検出パルス発
生回路からのエッジパルスが、上記インバータチェーン
内の複数の２入力ＮＯＲ回路の各々の他方の入力に入力
されてなるものとしたので、上記非同期リセットオシレ
ータの発振周波数が同じ場合、該非同期リセットオシレ
ータのリセットに要する時間が短くなり、このため、上
記エッジ検出パルスのパルス幅を短くでき、その分より
早く高速クロックを発振出力でき、高速動作を可能とす
ることができる。
【００３０】またこの発明（請求項４）においては、請
求項３に記載の可変遅延回路において、上記非同期リセ
ットオシレータにおける，２入力ＮＯＲ回路を含むイン
バータチェーンは、複数のインバータと、複数の２入力
ＮＯＲ回路とが、一つずつ交互に直列接続されてなるイ
ンバータチェーンであるものとしたので、より安定した
高速クロックを発生させることができる。
【００３１】またこの発明（請求項５）においては、請
求項１に記載の可変遅延回路において、上記高速クロッ
ク発生回路における非同期リセットオシレータは、各々
直列に接続されたインバータからなる複数のインバータ
チェーンと、該複数のインバータチェーンのうちのいず
れかを選択する遅延パス選択手段と、該遅延パス選択手
段の出力に互いに直列に接続されたインバータからなる
第２のインバータチェーンと、その第１の入力端子に上
記第２のインバータチェーンの出力を入力し、その第２
の入力端子に上記立ち上がりエッジ検出パルス発生回路
からのエッジパルスを入力し、その出力を上記インバー
タチェーンの入力に接続した高速クロック発生用２入力
ＮＯＲ回路とを備えてなるものとしたので、これにより
上記非同期リセットオシレータの遅延時間を調整するこ
とができ、上記高速クロックの発振周波数を変化させる
ことができる。
【００３２】またこの発明（請求項６）においては、請
求項１に記載の可変遅延回路において、上記高速クロッ
ク発生回路における非同期リセットオシレータは、各々
複数のインバータからなるインバータチェーンと、その
いずれかの出力を選択するセレクタとからなる，１つま
たは複数の遅延パス選択手段と、該遅延パス選択手段の
出力を入力とする，複数の２入力ＮＯＲ回路と複数のイ
ンバータが偶数個直列に接続されてなるインバータチェ
ーンと、その第１の入力端子に上記２入力ＮＯＲ回路を
含むインバータチェーンの出力を入力し、その第２の入
力端子に上記立ち上がりエッジ検出パルス発生回路から
のエッジパルスを入力し、その出力を上記遅延パス選択
手段の入力に接続した高速クロック発生用２入力ＮＯＲ
回路とによりリングオシレータが形成され、上記立ち上
がりエッジ検出パルス発生回路からのエッジパルスが、
上記インバータチェーン内の複数の２入力ＮＯＲ回路の
各々の他方の入力に入力されてなるものとしたので、上
記高速クロックの発振周波数を変化させることができる
可変遅延回路において、より早く高速クロックを発振出
力でき、高速動作を可能にすることができる。
【００３３】またこの発明（請求項７）においては、上
記請求項６に記載の可変遅延回路において、上記非同期
リセットオシレータにおける上記遅延パス選択手段の出
力を入力とする複数の２入力ＮＯＲ回路と、複数のイン
バータが偶数個直列に接続されてなるインパータチェー
ンは、上記遅延パス選択手段と、該遅延パス選択手段の
出力を入力とする，複数の２入力ＮＯＲ回路と複数のイ
ンバータとが、一つずつ交互に直列接続されてなるイン
バータチェーンであるものとしたので、より安定した高
速クロックを発生させることができる。
【００３４】またこの発明（請求項８）においては、請
求項１ないし７のいずれかに記載の可変遅延回路におい
て、上記粗遅延信号生成回路は、それぞれに、上記高速
クロック発生回路から発生される，高速クロック信号が
入力されるＮ個の，２のｊ乗（ｊ＝１〜Ｎ）分周回路
と、上記各２のｊ乗分周回路からそれぞれ出力される，
Ｎ個の高速クロック信号の２のｊ乗分周信号からなるＮ
ビットと、Ｎビットの遅延時間選択データとを入力とし
その両者の一致を検出するＮビットの一致検出手段と、
該Ｎビットの一致検出手段の出力を入力とするＮ入力Ｎ
ＯＲ回路と、該Ｎ入力ＮＯＲ回路の出力をデータ入力
に、上記高速クロック信号をクロック入力に入力するフ
リップフロップと、上記フリップフロップのデータ出力
を所定時間遅延させるための遅延手段と、該遅延手段の
出力をそのデータ入力への入力とし、上記フリップフロ
ップの反転データ出力をそのクロック入力への入力と
し、上記リセットパルス発生回路からの，次のトリガ信
号に応じて出力されるリセットパルスをリセット入力と
し、その反転出力を粗遅延出力として出力するリセット
機能付きラッチとを備えたものとしたので、粗遅延信号
生成回路の粗遅延出力として、次のトリガ信号に応じた
リセット入力が入力されるまでその出力を保持できる波
形の粗遅延出力を得ることができる。
【００３５】またこの発明（請求項９）においては、請
求項１ないし８のいずれかに記載の可変遅延回路におい
て、上記高速クロック発生回路は、上記立ち上がりエッ
ジ検出パルス発生回路からのエッジ検出パルス，及び上
記非同期リセットオシレータにより出力される高速クロ
ックを入力とし、上記粗遅延信号生成回路をリセットす
るリセット信号を出力するリセットパルス発生回路をさ
らに備えたものとしたので、請求項１の高速クロック発
生回路よりも、後段につながる粗遅延発生回路の制御を
容易に行うことができる。
【００３６】またこの発明（請求項１０）においては、
請求項９に記載の可変遅延回路において、上記高速クロ
ック発生回路におけるリセットパルス発生回路は、エッ
ジパルスと、上記非同期リセットオシレータからの高速
クロック信号とをその２入力とする２入力ＯＲ回路と、
上記エッジパルスを所定時間遅延させるための遅延手段
と、該遅延手段の出力をそのデータ入力に入力し、上記
２入力ＯＲ回路の出力をイネーブル入力に入力したラッ
チ回路と、上記ラッチ回路の出力をデータ入力に入力
し、上記非同期リセットオシレータからの高速クロック
信号をクロック入力に入力したフリップフロップとから
構成したので、後段に接続される粗遅延信号生成回路を
リセットするためのリセットパルス発生回路を、高速ク
ロック発生回路内に含むこととなり、可変遅延回路の制
御を容易にすることができる。
【００３７】
【実施例】
実施例１．図１(a) は本発明の実施例１による可変遅延
回路６００を示し、これはトリガ信号１０ａを入力し、
これに応じて高速クロック１２ａを発生する高速クロッ
ク発生回路１００と、その出力を入力としこれをカウン
トして粗遅延信号を生成する粗遅延信号生成回路５００
とからなるものである。
【００３８】また図１(b) は上記高速クロック発生回路
１００の内部構成を示す図であり、該高速クロック発生
回路１００は、上記トリガ信号１０ａを入力し、エッジ
パルス１１ａを出力する立ち上がりエッジ検出パルス発
生回路１１と、上記エッジ検出パルス１１ａを入力し、
高速クロック１２ａを出力する非同期リセットオシレー
タ１２とで構成される。
【００３９】本実施例１の高速クロック発生回路の動作
を、図２のタイミングチャートを用いて説明する。
【００４０】上記立ち上がりエッジ検出パルス発生回路
１１は、本実施例１による可変遅延回路６００の遅延動
作の起動信号となるトリガ信号１０ａの立ち上がりエッ
ジ（図２中のA 点）を検出して、特定パルス幅のエッジ
検出パルス１１ａを発生する。
【００４１】次に上記非同期リセットオシレータ１２
を、上記エッジ検出パルス１１ａでリセットをかける。
このとき該オシレータの動作状態に関係なく非同期にて
リセットがかかることが重要である。該非同期リセット
オシレータ１２は上記エッジ検出パルス１１ａがHIGH状
態の時はLOW 状態を維持し、LOW 状態に遷移すると（図
２中のＢ点）、発振動作を開始する。
【００４２】このような本実施例１では、可変遅延回路
用の高速クロック発生回路を、上記トリガ信号１０ａの
立ち上がりエッジを検出する上記立ち上がりエッジ検出
パルス発生回路１１と、該立ち上がりエッジ検出パルス
発生回路１１により発生するエッジ検出パルス１１ａの
立ち上がりによりリセットされ、該エッジ検出パルス１
１ａの立ち下がりにより高速クロックの発生を開始する
上記非同期リセットオシレータとにより構成したので、
該高速クロック発生回路をディジタル回路のみで構成す
ることができ、従来例の高速クロック発生回路のように
PLL を用いていないため、チャージポンプや、ＶＣＯと
いったアナログ回路をディジタルＬＳＩ上に集積する必
要がなく、可変遅延回路を構成する上で、特別な配慮が
不要になる効果が得られる。
【００４３】なお以上では、本実施例１の動作の説明に
おいて、信号の立ち上がり、立ち下がり、LOW 状態、HI
GH状態等の用語を用いたが、この信号の立ち上がり、立
ち下がり、LOW 状態、HIGH状態等が逆である等，これと
異なるものであっても、論理的に等価な動作を実現する
回路であれば、本発明の範囲に含まれるものである。例
えば、上記実施例では、エッジ検出パルスはトリガ信号
の立ち上がりを検出するものであったが、これは立ち下
がりエッジを検出するものであっても、本実施例１と同
等の効果が得られる。
【００４４】実施例２．図３は本発明の第２の実施例に
よる高速クロック発生回路を示す。本実施例２の高速ク
ロック発生回路１１１は、上記トリガ信号１０ａの立ち
上がりエッジを検出し、上記エッジ検出パルス１１ａを
発生する上記立ち上がりエッジ検出パルス発生回路１１
と、上記非同期リセットオシレータ１２に加えて、上記
エッジ検出パルス１１ａと、高速クロック１２ａとを入
力とし、リセット信号１３ａを出力とするリセットパル
ス発生回路１３とにより構成される。
【００４５】次に、本実施例２の高速クロック発生回路
の動作を、図４のタイミングチャートを用いて説明す
る。なお、上記実施例１の高速クロック発生回路の説明
と重複する部分の説明は省略する。
【００４６】上記リセットパルス発生回路１３は、上記
高速クロック発生回路１１１の後段につながる粗遅延発
生回路（図示せず）をリセットするためのリセット信号
１３ａを発生するもので、エッジ検出パルス１１ａの立
ち下がり後、１つ目の高速クロック信号１２ａの立ち上
がりに同期してリセット信号１３ａは立ち上がり（図４
中のＣ点）、２つ目の高速クロック信号１３ａの立ち上
がりに同期してリセット信号は立ち下がる（図中のＤ
点）。
【００４７】このような本実施例２の高速クロック発生
回路では、後段につながる粗遅延発生回路をリセットす
るためのリセットパルス発生回路を該高速クロック発生
回路内に備えた構成としたので、上記実施例１の高速ク
ロック発生回路よりも、後段につながる粗遅延発生回路
（ここでは図示せず）の制御を容易に行うことができ
る。
【００４８】立ち上がりエッジ検出回路１２０の説明 図５は上記実施例１，２における立ち上がりエッジ検出
回路１２０の構成を示す図であり、以下該立ち上がりエ
ッジ検出回路１２０について説明する。
【００４９】図５に示す該立ち上がりエッジ検出回路１
２０は、インバータ２１と、偶数個（２ｎ個）のインバ
ータ２２からなるインバータチェーン２３と、２入力NO
R 回路２４とからなり、上記インバータ２１とインバー
タチェーン２３の入力に共通にトリガ信号１０ａを入力
し、上記インバータ２１とインバータチェーン２３の出
力をそれぞれNOR 回路２４の入力に入力し、該NOR 回路
２４の出力からエッジパルス１１ａを出力する。
【００５０】該立ち上がりエッジ検出回路１２０の動作
を、図６を用いて説明する。上記トリガ信号１０ａが入
力されると、インバータ２１の出力A1点には、図に示す
ように、該インバータ２１における遅延時間tdi だけ遅
れて反転した信号が現われる。一方、インバータチェー
ン２３の出力B1点では、 2n x tdi だけ遅れて非反転の
信号が現われる（これは、インバータチェーンの段数が
上述のように、2nであるからである）。よって２入力NO
R ２４の出力には、パルス幅＝ (2n-1) x tdiのエッジ
検出パルス１１ａが出力される。
【００５１】該エッジ検出回路１２０では、相反転する
出力をもつ、かつ遅延時間の異なる２つの信号の論理和
をとることにより、エッジ検出パルス１１ａを生成する
ことができるものである。また、該エッジ検出回路１２
０はこのように構成されているので、任意のパルス幅の
トリガ信号を入力しても、所望のパルス幅のエッジ検出
パルスを発生させることのできる立ち上がり検出回路を
得ることができる。
【００５２】実施例３．図７に本発明の第３の実施例に
よる非同期リセットオシレータを示す。
【００５３】本実施例３による非同期リセットオシレー
タ１３０は、２ｍ個のインバータ２５が直列接続された
インバータチェーン２６と、一方の入力端子に該インバ
ータチェーン２６の出力を入力し、他方の入力端子にエ
ッジ検出パルス１１ａを入力し、これらの信号の論理和
をとり，高速クロック１２ａを出力する２入力NOR 回路
２７とにより構成され、該２入力NOR 回路２７の出力は
上記インバータチェーン２６の入力に接続されている。
【００５４】図８に本発明の第３の実施例による非同期
リセットオシレータの動作タイミングを示す。上記エッ
ジ検出パルス１１ａがHigh状態の時、上記２入力NOR 回
路２７の出力はLow 状態となり、該オシレータの状態に
かかわり無くリセット状態となる。即ち、非同期リセッ
ト動作が行われる。十分な時間の後、即ち、２ｍ個のイ
ンバータ２５に上記２入力NOR 回路２７の出力が伝わ
り、各インバータ２５の出力が落ち着いた後、上記エッ
ジ検出パルス１１ａがLow 状態になると、本実施例３の
非同期リセットオシレータ１３０はリングオシレータ動
作を開始し、固有の周期で自走発振を行ない、高速クロ
ック１２ａを発振出力する。
【００５５】このような本実施例３の高速クロック発生
回路では、上記実施例１、または２の可変遅延回路を構
成する非同期リセットオシレータを、ＶＣＯ等アナログ
発振器を用いることなく、ディジタル回路のみで構成可
能となる効果が得られる。
【００５６】実施例４．図９に本発明の第４の実施例に
よる非同期リセットオシレータ１４０を示す。
【００５７】本実施例４による非同期リセットオシレー
タ１４０は、複数のインバータ２５の間に、複数の２入
力NOR 回路２７を挿入してインバータチェーン２６を構
成しており、該各２入力NOR 回路２７には共通にエッジ
検出パルス１１ａが印加されている。上記複数のインバ
ータ２５，及び複数の２入力NOR 回路２７よりなるイン
バータチェーン２６により、全体としてリングオシレー
タ回路を構成して、高速クロック１３ａを出力するもの
となっている。
【００５８】本実施例４の動作は、基本的には上記実施
例３の動作と同じであるが、本実施例４においては、上
記インバータチェーン２６の中に、非同期リセットをか
けるための２入力NOR 回路２７を複数設けているので、
該非同期リセットオシレータ１４０の発振周波数が、上
記実施例３の非同期リセットオシレータ１３０の発振周
波数と同じ場合（図７の上記実施例３，図９の実施例４
のいずれにおいても、インバータチェーン２６の遅延時
間Ｔ0 で決まる）、該非同期リセットオシレータ１４０
のリセットに要する時間ｔ0 が短くなり、このため、上
記エッジ検出パルス１１ａのパルス幅を短くすることが
でき、その分、より早く高速クロック１３ａを発振出力
することができ、高速動作の点でより有利になるもので
ある。
【００５９】なお、上記複数のインバータ２５の間に、
複数の２入力NOR 回路２７を挿入してインバータチェー
ン２６を構成する際、該インバータ２５と２入力NOR 回
路２７を１つずつ交互に接続するようにすれば、より安
定した高速クロック１３ａを発振出力することができ
る。
【００６０】実施例５．図１０に本発明の第５の実施例
による非同期リセットオシレータ１５０を示す。
【００６１】本実施例５の非同期リセットオシレータ１
５０は、図７の上記実施例３の非同期リセットオシレー
タ１３０のインバータチェーン２６の一部が、遅延時間
可変手段３０によって置き換えられているものである。
ここで、該遅延時間可変手段３０は、０，２，…，２ｋ
の偶数個の段数のインバータチェーン３１，３２，…，
３ｋと、該偶数個の段数のインバータチェーン３１，３
２，…，３ｋのいずれか１つを選択し、出力するｎ：１
セレクタ４０とにより構成されている。
【００６２】本実施例５においては、上記非同期リセッ
トオシレータ１５０内に上記遅延時間可変手段３０を設
けているので、これにより上記インバータチェーン２６
の遅延時間を調整することができ、上記実施例４，５の
非同期リセットオシレータと異なり、高速クロック１２
ａの発振周波数を変化させることができる。
【００６３】実施例６．図１１に本発明の第６の実施例
による非同期リセットオシレータ１５５を示す。
【００６４】本実施例６の非同期リセットオシレータ１
５５は、図７の上記実施例３の非同期リセットオシレー
タ１３０のインバータチェーン２６の一部が、１つまた
は複数の遅延時間可変手段３０と、１つまたは複数の非
同期リセットをかけるための２入力NOR 回路２７とを直
列に接続したものによって置き換えられているものであ
る。
【００６５】本実施例６は、以上のような構成としたの
で、高速クロック１２ａの発振周波数をより大きく変化
させることができ、なおかつエッジ検出パルス１１ａの
パルス幅を短くすることができるので、より早く高速ク
ロック１３ａを発振出力することができ、高速動作の点
でより有利になるものを得ることができる。
【００６６】なお、インバータチェーン２６の一部を、
１つまたは複数の遅延時間可変手段３０と、１つまたは
複数の非同期リセットをかけるための２入力NOR 回路２
７とを直列に接続したものによって置き換える際、該両
者をそれぞれ１つずつ交互に配置して直列に接続するよ
うにすれば、より安定した高速クロック１３ａを発振出
力することができる。
【００６７】なお上記実施例３ないし６においては、イ
ンバータチェーン、２入力NOR 回路等を用いた回路につ
いて説明したが、本発明はこれらの回路を用いたものに
限定されるものではない。例えば、非同期リセットオシ
レータにおいて用いたインバータチェーンは、必ずしも
インバータチェーンに限定されるものではなく、全体と
してリングオシレータ動作をするものであれば、他の何
らかの遅延手段を用いて構成しても、上記実施例と同様
の効果を得ることができる。
【００６８】実施例７．図１２に本発明の第７の実施例
によるリセットパルス発生回路１６０を示す。
【００６９】本実施例７による該リセットパルス発生回
路１６０は、エッジパルス１１ａと、高速クロック信号
１２ａとを入力する２入力OR回路４２と、エッジパルス
１１ａを２段のインバータ４３を介してデータ入力に入
力し、上記２入力OR回路４２の出力をイネーブル入力に
入力したラッチ回路４４と、上記ラッチ回路４４の出力
をデータ入力に入力し高速クロック信号１２ａをクロッ
ク入力に入力し、リセットパルス４５ａを出力するフリ
ップフロップ４５とで構成される。
【００７０】図１３に本実施例７のリセットパルス発生
回路の動作タイミングを示す。
【００７１】エッジパルス１１ａと高速クロック１２ａ
の論理和をとったＯＲ回路４２の出力のＣ点では、図１
３のＣ点の波形に示すようにノイズが発生する恐れがあ
るが、該信号が入力される回路には、ハイイネーブル
（HIGH-Enable ），即ち、イネーブル端子がHIGH状態の
時データが通過、LOW 状態の時データ保持，のタイプの
ラッチを用いており、該ラッチの出力であるA 点には、
エッジパルス１１ａ（この場合、インバータ４３の２段
で遅延させたもの（図１３中，破線で示す）をノイズの
影響を受けずに出力している。したがって、このＡ点の
出力をフリップフロップ４５に高速クロック１２ａで取
り込むことにより、図１３中に示す，高速クロック１２
ａに同期したリセットパルス４５ａを得ることができ
る。
【００７２】このような本実施例７のリセットパルス発
生回路１６０では、高速クロック発生回路内で後段の粗
遅延信号生成回路（図示せず）をリセットするためのリ
セットパルスを、上記エッジパルス１１ａに応じて出力
させることができるので、可変遅延回路の制御を容易に
することができる効果がある。
【００７３】粗遅延発生回路（その１）の説明 図１４は上記実施例１ないし７の可変遅延回路において
用いる粗遅延信号発生回路１７０を示す。該粗遅延発生
回路１７０は、高速クロック１２ａがそれぞれ共通に入
力される，２，４，８，１６，３２分周回路（２のＮ乗
系列）５１，５２，５３，５４，５５と、該各分周回路
の出力φ２、φ４、φ８、φ１６、φ３２，がそれぞれ
入力され、他の入力にデータ信号D0,D1,D2,D3,D4がそれ
ぞれ入力される５個の排他的論理和回路６１，６２，６
３，６４，６５と、各排他的論理和回路６１〜６５の出
力を入力する５入力NOR 回路６６とからなる。さらに各
分周回路５１〜５５にはリセットパルス１３ａが印加さ
れる。
【００７４】該粗遅延信号生成回路１７０の動作を図１
５を用いて説明する。図１５において、リセットパルス
１３ａの印加により各分周回路５１〜５５は初期値にリ
セットされる。その後、高速クロックパルス１２ａの印
加により各分周回路５１〜５５は各々の分周動作を開始
する。ここで図１５中の下段に記したように、リセット
後のφ２〜φ３２は、５ビットのバイナリ系列となって
おり、所望のディレイ値をD0〜D4にセットすることによ
り、粗遅延出力６６ａに遅延出力が現われる。例えば、
上記入力にデータ信号D4,D3,D2,D1,D0を(D4,D3,D2,D1,D
0)=(00011)とし、リセット後３クロック後の遅延を指定
すると、該粗遅延信号生成回路１７０では、φ２，φ４
＝１、他は０となるとき、即ちリセット後３クロック後
に全ての上記排他的論理和回路６１〜６５の入力が一致
し、５入力NOR 回路６６の出力がHIGH状態となる。
【００７５】このような構成になる該粗遅延信号生成回
路１７０では、各ビットの遅延出力線はφ２、φ４、φ
８、φ１６、φ３２，の５本でよく、従来例の64本と比
べて大幅にこれを減少させることができる。また精度の
良好な粗遅延信号６６ａを得ることができる。
【００７６】粗遅延信号生成回路（その２）の説明 図１６は、上記実施例１ないし７で用いる他の粗遅延信
号生成回路を示す。本粗遅延信号生成回路１８０は、上
記粗遅延発生回路（その１）の説明における粗遅延信号
生成回路１７０の構成に加えて、遅延出力のジッタを低
減してさらに良好な精度の粗遅延信号を得ることができ
るようにしたものである。即ち、該粗遅延信号生成回路
１８０は、例えば図１４に示す上記粗遅延信号生成回路
１７０の出力に、図１６に示すジッタ低減手段７１を接
続しさらに良好な精度の低ジッタ粗遅延信号１８０ａを
得るようにしたものである。
【００７７】図１６において、上記ジッタ低減手段７１
は、データ入力に上記粗遅延信号生成回路１７０の出力
６６ａを印加し、クロック入力には、高速クロック１２
ａを入力したフリップフロップ７１で構成され、低ジッ
タ粗遅延信号７１ａが該フリップフロップ７１の出力か
ら得られる。
【００７８】図１４に示す上記粗遅延信号生成回路１７
０の出力には、従来例で示した粗遅延信号生成回路１２
２よりはジッタは少ないものの、各ゲートの伝搬時間差
に相当するジッタは残る。本ジッタ低減手段７１を接続
することにより、高速クロック信号１２ａに同期した低
ジッタ粗遅延信号７１ａを得ることができる。
【００７９】以上の粗遅延信号生成回路１７０，１８０
による粗遅延信号出力波形は、図１８の上段（A ）に示
すように、高速クロック１２ａの１周期分に相当する幅
のパルス波形となる。
【００８０】実施例８．図１７は本発明の実施例８によ
る粗遅延信号生成回路１９０を示す。本実施例８による
該粗遅延信号生成回路１９０は、図１６で開示した上記
粗遅延信号生成回路１８０のジッタ低減手段７１の後
に、インバータ８の２段で構成される遅延素子を介し
て、該ジッタ低減手段７１の出力がデータ入力に印加さ
れ、該ジッタ低減手段７１の反転出力がクロック入力に
印加されるリセット機能付きラッチ８２を設け、該リセ
ット機能付きラッチ８２の反転出力を粗遅延出力５００
ａとすることにより構成される。
【００８１】本実施例８の動作は、フリップフロップ７
１よりなる上記ジッタ低減手段７１の出力を上記リセッ
ト付ラッチ８２でラッチすることにより、粗遅延出力５
００ａをHIGH状態に保ち、一方、上記実施例７のリセッ
トパルス発生回路１６０の，次のトリガ信号１０ａに応
じて出力されるリセットパルス１３ａにより、上記粗遅
延出力５００ａをLOW 状態に復帰させる。
【００８２】このような本実施例８においては、上記粗
遅延信号生成回路１８０のジッタ低減手段７１の後に、
さらに次のトリガ信号１０ａに応じて出力されるリセッ
トパルス１３ａによりその出力をリセットする上記リセ
ット付ラッチ８２をさらに備えたので、図１８の中段
（B ）に示すように、所望の遅延の後、HIGH状態を持続
し，上記次のリセットパルス１３ａにてLOW 状態に復帰
するような粗遅延出力波形を得ることができる。
【００８３】
【発明の効果】以上のように、この発明（請求項１）に
よれば、トリガ信号を入力信号とし、該トリガ信号の立
ち上がりから所望の時間遅延してパルス信号を出力する
高速クロック発生回路と、粗遅延信号生成回路とからな
る可変遅延回路において、上記高速クロック発生回路
は、上記トリガ信号を入力し、該トリガ信号の立ち上が
りエッジを検出して発生する，所定時間幅を有するエッ
ジ検出パルスを出力する立ち上がりエッジ検出パルス発
生回路と、上記エッジ検出パルスを入力とし、該エッジ
検出パルスの立ち上がりによりリセットされ、該エッジ
検出パルスの立ち下がりにより高速クロックの発生を開
始する，非同期リセットオシレータとを備えたものとし
たので、アナログ回路を使用せずに可変遅延回路用高速
クロック発生回路を構成することができ、従来例の高速
クロック発生回路のようにＰＬＬを用いていないため、
チャージポンプや、ＶＣＯといったアナログ回路をディ
ジタルＬＳＩ上に集積する必要がなく、特別な配慮が不
要になる効果がある。
【００８４】またこの発明（請求項２）によれば、請求
項１に記載の可変遅延回路において、上記高速クロック
発生回路における非同期リセットオシレータは、直列に
接続された偶数個のインバータからなるインバータチェ
ーンと、その第１の入力端子に上記インバータチェーン
の出力を入力し、その第２の入力端子に上記立ち上がり
エッジ検出パルス発生回路からのエッジパルスを入力
し、その出力を上記インバータチェーンの入力に接続し
た高速クロック発生用２入力ＮＯＲ回路とを備えたもの
としたので、上記非同期リセットオシレータを、ディジ
タル回路のみで構成できるので、ＶＣＯ等アナログ発振
器を用いる必要がなく、特別な配慮が不要となる効果が
ある。
【００８５】またこの発明（請求項３）によれば、請求
項１に記載の可変遅延回路において、上記高速クロック
発生回路における非同期リセットオシレータは、複数の
インバータと、複数の２入力ＮＯＲ回路とが、偶数個直
列接続されてなる２入力ＮＯＲ回路を含むインバータチ
ェーンと、その第１の入力端子に上記２入力ＮＯＲ回路
を含むインバータチェーンの出力を入力し、その第２の
入力端子に上記立ち上がりエッジ検出パルス発生回路か
らのエッジパルスを入力し、その出力を上記２入力ＮＯ
Ｒ回路を含むインバータチェーンの入力に接続した高速
クロック発生用２入力ＮＯＲ回路とによりリングオシレ
ータが形成され、上記立ち上がりエッジ検出パルス発生
回路からのエッジパルスが、上記インバータチェーン内
の複数の２入力ＮＯＲ回路の各々の他方の入力に入力さ
れてなるものとしたので、上記非同期リセットオシレー
タの発振周波数が同じ場合、該非同期リセットオシレー
タのリセットに要する時間が短くなり、このため、上記
エッジ検出パルスのパルス幅を短くでき、その分より早
く高速クロックを発振出力でき、高速動作を可能とする
ことができる効果がある。
【００８６】またこの発明（請求項４）によれば、請求
項３に記載の可変遅延回路において、上記非同期リセッ
トオシレータにおける，２入力ＮＯＲ回路を含むインバ
ータチェーンは、複数のインバータと、複数の２入力Ｎ
ＯＲ回路とが、一つずつ交互に直列接続されてなるイン
バータチェーンであるものとしたので、より安定した高
速クロックを発生させることができる効果がある。
【００８７】またこの発明（請求項５）によれば、請求
項１に記載の可変遅延回路において、上記高速クロック
発生回路における非同期リセットオシレータは、各々直
列に接続されたインバータからなる複数のインバータチ
ェーンと、該複数のインバータチェーンのうちのいずれ
かを選択する遅延パス選択手段と、該遅延パス選択手段
の出力に互いに直列に接続されたインバータからなる第
２のインバータチェーンと、その第１の入力端子に上記
第２のインバータチェーンの出力を入力し、その第２の
入力端子に上記立ち上がりエッジ検出パルス発生回路か
らのエッジパルスを入力し、その出力を上記インバータ
チェーンの入力に接続した高速クロック発生用２入力Ｎ
ＯＲ回路とを備えてなるものとしたので、これにより上
記非同期リセットオシレータの遅延時間を調整すること
ができ、上記高速クロックの発振周波数を変化させるこ
とができる効果がある。
【００８８】またこの発明（請求項６）によれば、請求
項１に記載の可変遅延回路において、上記高速クロック
発生回路における非同期リセットオシレータは、各々複
数のインバータからなるインバータチェーンと、そのい
ずれかの出力を選択するセレクタとからなる，１つまた
は複数の遅延パス選択手段と、該遅延パス選択手段の出
力を入力とする，複数の２入力ＮＯＲ回路と複数のイン
バータが偶数個直列に接続されてなるインバータチェー
ンと、その第１の入力端子に上記２入力ＮＯＲ回路を含
むインバータチェーンの出力を入力し、その第２の入力
端子に上記立ち上がりエッジ検出パルス発生回路からの
エッジパルスを入力し、その出力を上記遅延パス選択手
段の入力に接続した高速クロック発生用２入力ＮＯＲ回
路とによりリングオシレータが形成され、上記立ち上が
りエッジ検出パルス発生回路からのエッジパルスが、上
記インバータチェーン内の複数の２入力ＮＯＲ回路の各
々の他方の入力に入力されてなるものとしたので、上記
高速クロックの発振周波数を変化させることができる可
変遅延回路において、より早く高速クロックを発振出力
でき、高速動作を可能にすることができる効果がある。
【００８９】またこの発明（請求項７）によれば、上記
請求項６に記載の可変遅延回路において、上記非同期リ
セットオシレータにおける上記遅延パス選択手段の出力
を入力とする複数の２入力ＮＯＲ回路と、複数のインバ
ータが偶数個直列に接続されてなるインパータチェーン
は、上記遅延パス選択手段と、該遅延パス選択手段の出
力を入力とする，複数の２入力ＮＯＲ回路と複数のイン
バータとが、一つずつ交互に直列接続されてなるインバ
ータチェーンであるものとしたので、より安定した高速
クロックを発生させることができる効果がある。
【００９０】またこの発明（請求項８）によれば、請求
項１ないし７のいずれかに記載の可変遅延回路におい
て、上記粗遅延信号生成回路は、それぞれに、上記高速
クロック発生回路から発生される，高速クロック信号が
入力されるＮ個の，２のｊ乗（ｊ＝１〜Ｎ）分周回路
と、上記各２のｊ乗分周回路からそれぞれ出力される，
Ｎ個の高速クロック信号の２のｊ乗分周信号からなるＮ
ビットと、Ｎビットの遅延時間選択データとを入力とし
その両者の一致を検出するＮビットの一致検出手段と、
該Ｎビットの一致検出手段の出力を入力とするＮ入力Ｎ
ＯＲ回路と、該Ｎ入力ＮＯＲ回路の出力をデータ入力
に、上記高速クロック信号をクロック入力に入力するフ
リップフロップと、上記フリップフロップのデータ出力
を所定時間遅延させるための遅延手段と、該遅延手段の
出力をそのデータ入力への入力とし、上記フリップフロ
ップの反転データ出力をそのクロック入力への入力と
し、上記リセットパルス発生回路からの，次のトリガ信
号に応じて出力されるリセットパルスをリセット入力と
し、その反転出力を粗遅延出力として出力するリセット
機能付きラッチとを備えたものとしたので、粗遅延信号
生成回路の粗遅延出力として、次のトリガ信号に応じた
リセット入力が入力されるまでその出力を保持できる波
形の粗遅延出力を得ることができる効果がある。
【００９１】またこの発明（請求項９）によれば、請求
項１ないし８のいずれかに記載の可変遅延回路におい
て、上記高速クロック発生回路は、上記立ち上がりエッ
ジ検出パルス発生回路からのエッジ検出パルス，及び上
記非同期リセットオシレータにより出力される高速クロ
ックを入力とし、上記粗遅延信号生成回路をリセットす
るリセット信号を出力するリセットパルス発生回路をさ
らに備えたものとしたので、請求項１の高速クロック発
生回路よりも、後段につながる粗遅延発生回路の制御を
容易に行うことができる効果がある。
【００９２】またこの発明（請求項１０）によれば、請
求項９に記載の可変遅延回路において、上記高速クロッ
ク発生回路におけるリセットパルス発生回路は、エッジ
パルスと、上記非同期リセットオシレータからの高速ク
ロック信号とをその２入力とする２入力ＯＲ回路と、上
記エッジパルスを所定時間遅延させるための遅延手段
と、該遅延手段の出力をそのデータ入力に入力し、上記
２入力ＯＲ回路の出力をイネーブル入力に入力したラッ
チ回路と、上記ラッチ回路の出力をデータ入力に入力
し、上記非同期リセットオシレータからの高速クロック
信号をクロック入力に入力したフリップフロップとから
構成したので、後段に接続される粗遅延信号生成回路を
リセットするためのリセットパルス発生回路を、高速ク
ロック発生回路内に含むこととなり、可変遅延回路の制
御を容易にすることができる効果がある。
【図面の簡単な説明】
【図１】 本発明の実施例１による可変遅延回路及び高
速クロック発生回路を示す図である。
【図２】 上記実施例１の高速クロック発生回路の動作
タイミングチャートを示す図である。
【図３】 本発明の実施例２によるリセット機能付高速
クロック発生回路を示す図である。
【図４】 上記実施例２のリセット機能付高速クロック
発生回路の動作タイミングチャートを示す図である。
【図５】 上記実施例１，２で用いる立ち上がりエッジ
検出回路を示す図である。
【図６】 上記図５の立ち上がりエッジ検出回路の動作
タイミングチャートを示す図である。
【図７】 本発明の実施例３による非同期リセットオシ
レータを示す図である。
【図８】 上記実施例３の非同期リセットオシレータの
動作タイミングチャートを示す図である。
【図９】 本発明の実施例４による非同期リセットオシ
レータ（複数リセットゲート付）を示す図である。
【図１０】 本発明の実施例５による非同期リセットオ
シレータ（周波数可変回路付）を示す図である。
【図１１】 本発明の実施例６による非同期リセットオ
シレータ（複数リセットゲート、周波数可変回路付）を
示す図である。
【図１２】 本発明の実施例７によるリセットパルス発
生回路を示す図である。
【図１３】 上記実施例７のリセットパルス発生回路の
動作タイミングチャートを示す図である。
【図１４】 上記実施例１ないし６で用いる他の粗遅延
信号生成回路を示す図である。
【図１５】 上記図１４の粗遅延信号生成回路の動作タ
イミングチャートを示す図である。
【図１６】 上記実施例１ないし６で用いる低ジッタ粗
遅延信号生成回路を示す図である。
【図１７】 本発明の実施例８によるリセット付粗遅延
信号生成回路を示す図である。
【図１８】 粗遅延発生回路（その１），及び粗遅延発
生回路（その１），及び本発明の実施例８の動作タイミ
ングチャートを示す図である。
【図１９】 従来のアナログ可変遅延回路を示す図であ
る。
【図２０】 従来のディジタル可変遅延回路（その１）
を示す図である。
【図２１】 従来のディジタル可変遅延回路（その２）
を示す図である。
【図２２】 従来のカウンタ回路を示す図である。
【符号の説明】
１０ａ トリガ信号、１１ａ エッジ検出パルス、１２
ａ 高速クロック、１３ａ リセット信号、６６ａ 粗
遅延出力、５００ａ 粗遅延出力、８ インバータ、１
１ 立ち上がりエッジ検出パルス発生回路、１２ 非同
期リセットオシレータ、１３ リセットパルス発生回
路、２５ インバータ、２６ インバータチェーン、２
７ ２入力NOR 回路、３０ 遅延時間可変手段、３１，
３２，…，３ｋ インバータチェーン、４０ ｎ：１セ
レクタ、４２ ２入力OR回路、４３ インバータ、４４
ラッチ回路、４５ フリップフロップ、５１，５２，
５３，５４，５５ ２，４，８，１６，３２分周回路
（２のＮ乗系列）、φ２，φ４，φ８，φ１６，φ３２
該各分周回路の出力、D0,D1,D2,D3,D4 データ信号、
６１，６２，６３，６４，６５ 排他的論理和回路、６
６ ５入力NOR 回路、７１ ジッタ低減手段（フリップ
フロップ）、８２ リセット機能付きラッチ、１００
高速クロック発生回路、１１１ リセット機能付高速ク
ロック発生回路、１３０ 非同期リセットオシレータ、
１４０ 複数リッセトゲート付非同期リセットオシレー
タ、１５０ 周波数可変非同期リセットオシレータ、１
５５複数リッセトゲート付周波数可変リセットオシレー
タ、１６０ リセットパルス発生回路、１９０ リセッ
ト付粗遅延信号生成回路、５００ 粗遅延信号生成回
路、

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 トリガ信号を入力信号とし、該トリガ信
    号の立ち上がりから所望の時間遅延してパルス信号を出
    力する高速クロック発生回路と、粗遅延信号生成回路と
    からなる可変遅延回路において、 上記高速クロック発生回路は、 上記トリガ信号を入力し、該トリガ信号の立ち上がりエ
    ッジを検出して発生する，所定時間幅を有するエッジ検
    出パルスを出力する立ち上がりエッジ検出パルス発生回
    路と、 上記エッジ検出パルスを入力とし、該エッジ検出パルス
    の立ち上がりによりリセットされ、該エッジ検出パルス
    の立ち下がりにより高速クロックの発生を開始する，非
    同期リセットオシレータとを備えたものであることを特
    徴とする可変遅延回路。
  2. 【請求項２】 請求項１に記載の可変遅延回路におい
    て、 上記高速クロック発生回路における非同期リセットオシ
    レータは、 直列に接続された偶数個のインバータからなるインバー
    タチェーンと、 その第１の入力端子に上記インバータチェーンの出力を
    入力し、その第２の入力端子に上記立ち上がりエッジ検
    出パルス発生回路からのエッジパルスを入力し、その出
    力を上記インバータチェーンの入力に接続した高速クロ
    ック発生用２入力ＮＯＲ回路とを備えてなるものである
    ことを特徴とする可変遅延回路。
  3. 【請求項３】 請求項１に記載の可変遅延回路におい
    て、 上記高速クロック発生回路における非同期リセットオシ
    レータは、 複数のインバータと、複数の２入力ＮＯＲ回路とが、偶
    数個直列接続されてなる２入力ＮＯＲ回路を含むインバ
    ータチェーンと、 その第１の入力端子に上記２入力ＮＯＲ回路を含むイン
    バータチェーンの出力を入力し、その第２の入力端子に
    上記立ち上がりエッジ検出パルス発生回路からのエッジ
    パルスを入力し、その出力を上記２入力ＮＯＲ回路を含
    むインバータチェーンの入力に接続した高速クロック発
    生用２入力ＮＯＲ回路とによりリングオシレータが形成
    され、 上記立ち上がりエッジ検出パルス発生回路からのエッジ
    パルスが、上記インバータチェーン内の複数の２入力Ｎ
    ＯＲ回路の各々の他方の入力に入力されてなるものであ
    ることを特徴とする可変遅延回路。
  4. 【請求項４】 請求項３に記載の可変遅延回路におい
    て、 上記非同期リセットオシレータにおける，２入力ＮＯＲ
    回路を含むインバータチェーンは、 複数のインバータと、複数の２入力ＮＯＲ回路とが、一
    つずつ交互に直列接続されてなるインバータチェーンで
    あることを特徴とする可変遅延回路。
  5. 【請求項５】 請求項１に記載の可変遅延回路におい
    て、 上記高速クロック発生回路における非同期リセットオシ
    レータは、 各々直列に接続されたインバータからなる複数のインバ
    ータチェーンと、 該複数のインバータチェーンのうちのいずれかを選択す
    る遅延パス選択手段と、 該遅延パス選択手段の出力に互いに直列に接続されたイ
    ンバータからなる第２のインバータチェーンと、 その第１の入力端子に上記第２のインバータチェーンの
    出力を入力し、その第２の入力端子に上記立ち上がりエ
    ッジ検出パルス発生回路からのエッジパルスを入力し、
    その出力を上記インバータチェーンの入力に接続した高
    速クロック発生用２入力ＮＯＲ回路とを備えてなるもの
    であることを特徴とする可変遅延回路。
  6. 【請求項６】 請求項１に記載の可変遅延回路におい
    て、 上記高速クロック発生回路における非同期リセットオシ
    レータは、 各々複数のインバータからなるインバータチェーンと、
    そのいずれかの出力を選択するセレクタとからなる，１
    つまたは複数の遅延パス選択手段と、 該遅延パス選択手段の出力を入力とする，複数の２入力
    ＮＯＲ回路と複数のインバータが偶数個直列に接続され
    てなるインバータチェーンと、 その第１の入力端子に上記２入力ＮＯＲ回路を含むイン
    バータチェーンの出力を入力し、その第２の入力端子に
    上記立ち上がりエッジ検出パルス発生回路からのエッジ
    パルスを入力し、その出力を上記遅延パス選択手段の入
    力に接続した高速クロック発生用２入力ＮＯＲ回路とに
    よりリングオシレータが形成され、 上記立ち上がりエッジ検出パルス発生回路からのエッジ
    パルスが、上記インバータチェーン内の複数の２入力Ｎ
    ＯＲ回路の各々の他方の入力に入力されてなるものであ
    ることを特徴とする可変遅延回路。
  7. 【請求項７】 請求項６に記載の可変遅延回路におい
    て、 上記非同期リセットオシレータにおける上記遅延パス選
    択手段の出力を入力とする複数の２入力ＮＯＲ回路と、
    複数のインバータが偶数個直列に接続されてなるインパ
    ータチェーンは、 上記遅延パス選択手段と、該遅延パス選択手段の出力を
    入力とする，複数の２入力ＮＯＲ回路と複数のインバー
    タとが、一つずつ交互に直列接続されてなるインバータ
    チェーンであることを特徴とする可変遅延回路。
  8. 【請求項８】 請求項１ないし７のいずれかに記載の可
    変遅延回路において、 上記粗遅延信号生成回路は、 それぞれに、上記高速クロック発生回路から発生され
    る，高速クロック信号が入力されるＮ個の，２のｊ乗
    （ｊ＝１〜Ｎ）分周回路と、 上記各２のｊ乗分周回路からそれぞれ出力される，Ｎ個
    の高速クロック信号の２のｊ乗分周信号からなるＮビッ
    トと、Ｎビットの遅延時間選択データとを入力としその
    両者の一致を検出するＮビットの一致検出手段と、 該Ｎビットの一致検出手段の出力を入力とするＮ入力Ｎ
    ＯＲ回路と、 該Ｎ入力ＮＯＲ回路の出力をデータ入力に、上記高速ク
    ロック信号をクロック入力に入力するフリップフロップ
    と、 上記フリップフロップのデータ出力を所定時間遅延させ
    るための遅延手段と、 該遅延手段の出力をそのデータ入力への入力とし、上記
    フリップフロップの反転データ出力をそのクロック入力
    への入力とし、上記リセットパルス発生回路からの，次
    のトリガ信号に応じて出力されるリセットパルスをリセ
    ット入力とし、その反転出力を粗遅延出力として出力す
    るリセット機能付きラッチとを備えたことを特徴とする
    可変遅延回路。
  9. 【請求項９】 請求項１ないし８のいずれかに記載の可
    変遅延回路において、 上記高速クロック発生回路は、 上記立ち上がりエッジ検出パルス発生回路からのエッジ
    検出パルス，及び上記非同期リセットオシレータにより
    出力される高速クロックを入力とし、上記粗遅延信号生
    成回路をリセットするリセット信号を出力するリセット
    パルス発生回路をさらに備えたことを特徴とする可変遅
    延回路。
  10. 【請求項１０】 請求項９に記載の可変遅延回路におい
    て、 上記高速クロック発生回路におけるリセットパルス発生
    回路は、 エッジパルスと、上記非同期リセットオシレータからの
    高速クロック信号とをその２入力とする２入力ＯＲ回路
    と、 上記エッジパルスを所定時間遅延させるための遅延手段
    と、 該遅延手段の出力をそのデータ入力に入力し、上記２入
    力ＯＲ回路の出力をイネーブル入力に入力したラッチ回
    路と、 上記ラッチ回路の出力をデータ入力に入力し、上記非同
    期リセットオシレータからの高速クロック信号をクロッ
    ク入力に入力したフリップフロップとから構成されたも
    のであることを特徴とする可変遅延回路。
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