CN113381754A - 用于芯片复位架构的时钟延迟电路 - Google Patents

Abstract

本公开的实施例涉及用于芯片复位架构的时钟延迟电路。一种集成电路包括多个触发器和用于复位触发器的全局复位网络。集成电路包括同步时钟延迟电路，该同步时钟延迟电路响应于全局复位信号延迟提供给触发器的时钟信号中的转变。在时钟信号的转变中的延迟确保所有触发器在相同的延迟时钟周期内接收到全局复位信号，并且触发器在时钟信号的上升边沿或下降边沿期间不接收全局复位信号。

Description

用于芯片复位架构的时钟延迟电路

技术领域

本公开涉及集成电路的领域。本公开更具体地涉及用于数字集成电路的复位定时分布。

背景技术

集成电路通常包括用于各种逻辑电路和存储器电路的大量触发器。在一些情况下，可以需要的是同时复位逻辑电路和存储器电路的所有触发器。为此目的，集成电路通常包括全局复位网络，用于使能逻辑电路和存储器电路的所有触发器的全局复位。全局复位网络使得全局复位信号能够复位触发器。全局复位网络的设计可以有很大的问题。

发明内容

一个实施例是集成电路，包括多个第一触发器和复位网络，复位网络被配置为向第一触发器中的每个第一触发器提供全局复位信号。集成电路包括时钟电路，被配置为生成第一时钟信号。集成电路包括同步时钟延迟电路，被配置为接收第一时钟信号以及输出第二时钟信号，其中同步时钟延迟电路被配置为响应于全局复位信号来延迟在第二时钟信号中的转变。集成电路包括时钟网络，被配置为从同步时钟延迟电路接收第二时钟信号以及向第一触发器提供第二时钟信号。

一个实施例是一种方法，包括生成第一时钟信号，在同步时钟延迟电路处接收第一时钟信号，以及经由时钟网络将第二时钟信号从同步时钟延迟电路输出到多个第一触发器。方法包括在同步时钟延迟电路和复位网络处接收全局复位信号，以及响应于全局复位信号来延迟在第二时钟信号中的转变，该复位网络被耦合到第一触发器的每个第一触发器。

一个实施例是集成电路，包括被配置为生成全局复位信号的全局复位发生器、多个触发器以及被配置为向触发器中的每个触发器提供全局复位信号的复位网络。集成电路包括时钟电路，被配置为生成第一时钟信号，以及时钟延迟发生器，时钟延迟发生器被配置为接收第一时钟信号，基于第一时钟信号生成第二时钟信号，以及响应于全局复位信号来延迟第二时钟信号的上升边沿或下降边沿。

附图说明

图1A是根据一个实施例的集成电路的框图。

图1B是根据一个实施例的图1A的集成电路的一组触发器和复位网络的示意图。

图1C示出了根据一个实施例的在图1A的集成电路中生成的各种信号的图。

图2示出了根据一个实施例的在集成电路中生成的各种信号的图。

图3A是根据一个实施例的同步时钟延迟电路的示意图。

图3B示出了根据一个实施例的与图3A的同步时钟延迟电路相关联地生成的各种信号的图。

图4A是根据一个实施例的同步时钟延迟电路的示意图。

图4B示出了根据一个实施例的与图3A的同步时钟延迟电路相关联地生成的各种信号的图。

图5是根据实施例的用于管理集成电路的全局复位的方法的流程图。

具体实施方式

图1是根据一个实施例的集成电路100的框图。集成电路100包括多个触发器102、时钟电路104、时钟网络106、全局复位发生器108、复位网络110和同步时钟延迟电路112。集成电路100的部件一起协作以管理触发器102的全局复位。

在一个实施例中，触发器102是集成电路100的各种逻辑电路和存储器电路的一部分。触发器102可以用作逻辑电路和存储器电路的存储元件。每个触发器具有两个稳定状态，可以用于存储信息。触发器可以包括置位-复位型触发器、翻转型触发器、JK型触发器、数据或延迟型触发器。

在一个实施例中，每个触发器102可以包括复位端子、时钟输入端子、一个或多个数据输入端子以及一个或多个数据输出端子。时钟输入端子被配置为响应于输入信号来接收时钟信号，以控制在状态之间切换的定时。在数据输出端子处存在的信号指示触发器的当前状态。在数据输出端子处存在的信号基于在数据输入端子、时钟输入端子以及复位端子处接收的信号。每个触发器102的复位端子可以用于复位触发器102的当前状态。如下文将更详细地描述的，集成电路100使得能够经由触发器102的复位端子对所有触发器102进行全局复位。

在一个实施例中，全局复位发生器108生成全局复位信号。全局复位发生器108可以响应于从集成电路100外部的电路、组件或设备接收的命令来生成全局复位信号。例如，用户可以按压在电子设备上的复位按钮，集成电路100为该电子设备的一部分。全局复位发生器108接收信号，指示应该响应于用户按压复位按钮而执行全局复位。全局复位发生器108输出全局复位信号。全局复位发生器108可以响应于除上述之外的其他类型的外部信号来生成全局复位信号。

在一种环境中，全局复位发生器108可以响应于集成电路100的内部生成的信号来生成全局复位信号。例如，集成电路100的电路或部件可以确定全局复位应当被执行。该电路或部件可以向全局复位发生器108提供信号，指示全局复位发生器108应该发起全局复位。全局复位发生器108可以响应于从集成电路100的电路或部件接收到的命令信号来生成全局复位信号。

全局复位信号发起触发器102的全局复位。每个触发器102在触发器102的复位端子上接收全局复位信号。因为触发器102中的每个触发器都接收全局复位信号，因此所有触发器102都被复位。以这种方式，全局复位发生器108发起触发器102的全局复位。

复位网络110向触发器102提供全局复位信号。复位网络110从全局复位发生器108接收全局复位信号。复位网络110将全局复位信号传递给所有触发器102的复位端子。因此，复位网络110耦合在触发器102中的全局复位发生器108之间。

复位网络110包括信号路径的网络。信号路径网络从接收全局复位信号的复位网络的输入分支到触发器102中的每个触发器的单独复位端子。信号路径可以包括在集成电路100的各种金属层(金属1、金属2等)中形成的导电轨道。信号路径还可以包括填充在各种金属层之间的在各种介电层中形成的过孔的导电插头。触发器102的数目越大，复位网络110就越广泛和复杂。如下文将更详细地描述的，在不具有本文所述的一些解决方案的情况下，复位网络110的设计可以有很大问题。

在触发器102的状态中的转变也由提供给触发器102的时钟信号管理。通常，在触发器102的状态中的转变在时钟信号的上升边沿或下降边沿被提供给触发器102之后发生。当复位信号由触发器102接收时，复位将仅在时钟信号的下一上升边沿或下降边沿之后发生。同样地，基于在数据输入端子中的一个数据输入端子处接收的信号中的变化，在触发器102的状态中的转变将仅在时钟信号的下一上升边沿或下降边沿之后发生。

时钟电路104生成第一时钟信号。第一时钟信号根据时钟信号的特征频率在高值与低值之间交替。在一个实施例中，第一时钟信号基本上是方波。实际上，第一时钟信号的上升边沿和下降边沿包括对应的上升边沿或下降边沿的转变的持续时间的转换速率。

在一个实施例中，时钟电路104包括晶体振荡器。晶体振荡器输出振荡电压信号。时钟电路104可以包括调节由晶体振荡器输出的振荡电压信号的部件。例如，由晶体振荡器输出的振荡电压可以基本上是正弦的。时钟电路104可以包括将振荡电压调节为方波形式的部件。此外，时钟电路104可以包括分频器或倍频器,被配置为将晶体振荡器的固有频率转换为所选择的时钟频率。在一个实施例中，晶体振荡器可以在集成电路100的外部。因此，时钟电路104可以从晶体振荡器接收信号，并且基于从晶体振荡器接收的信号输出第一时钟信号。

在一个实施例中，时钟电路104可以包括电压控制的振荡器、电流控制的振荡器、环形振荡器、或者可以生成振荡信号的其它类型的振荡器。可以被调节的振荡信号形成第一时钟信号。本领域的技术人员将认识到，并且根据本公开，在不脱离本公开的范围的情况下，可以利用许多类型的时钟电路来生成用于集成电路100的第一时钟信号。

同步时钟延迟电路112从时钟电路104接收第一时钟信号。该同步时钟延迟电路112基于第一时钟信号生成第二时钟信号。同步时钟延迟电路112生成用于控制触发器102的定时的第二时钟信号。如下文将更详细地描述的，同步时钟延迟电路112控制提供给触发器102的时钟信号，以促进用于触发器102的简单而可靠的全局复位过程。

时钟网络106向触发器102提供第二时钟信号。时钟网络106从同步时钟延迟电路112接收第二时钟信号。时钟网络106将第二时钟信号传递给所有触发器102的时钟端子。因此，时钟网络106被耦合在同步时钟延迟电路112与触发器102之间。

时钟网络106包括信号路径的网络。信号路径的网络从接收第二时钟信号的复位网络的输入分支到触发器102中的每个触发器的单独时钟端子。信号路径可以包括在集成电路100的各种金属层(金属1、金属2等)中形成的导电轨道。信号路径还可以包括导电插头，填充在各种金属层之间的各种介电层中形成的过孔。

如果在第二时钟信号与由触发器102中的一个触发器接收的全局复位信号之间的定时没有被正确地管理，则触发器102可能在全局复位期间没有被正确地复位。特别地，如果触发器102在第二时钟信号的转变(即，上升边沿或下降边沿)期间接收全局复位信号，则触发器102可能未被复位。这可能有很大问题，并且可能导致集成电路100的操作中的严重问题。

针对高速集成电路，通过触发器对全局复位信号的接收进行定时以避免可能的转变是非常困难的。高速集成电路的时钟信号的频率可以在数千兆赫兹的范围内。时钟信号的频率越高，在时钟信号的上升边沿与下降边沿之间的持续时间越短。因此，对于高频时钟信号，用于接收全局复位信号的窗口可能非常小。

确保触发器在时钟信号中的转变之间接收全局复位信号的一个解决方案是，以关于到每个触发器102的信号传播时间的高精度设计复位网络110。例如，复位网络110可以包括具有非常仔细选择的长度的信号路径，使得全局复位信号在选择的时间窗口内到达触发器102。这可以包括插入到信号路径中的大量缓冲器或其它延迟元件。缓冲器或其它延迟元件被设计为将所选择量的信号传播延迟引入复位网络110中的各种信号路径中。尽管有潜在的效果，但是该解决方案有数个缺点。例如，复位网络110通常在接近集成电路设计过程的末尾时被设计。因此，可能需要重新设计用于集成电路层的各种布局的许多方面，以适应各种被精确地计算的信号路径长度，以及构成用作延迟元件的缓冲器的晶体管。这会导致大量的设计难题，甚至可能导致重新设计大部分集成电路布局，以适应全局复位网络。

本发明的实施例有利地利用同步时钟延迟电路112来缓解在复位网络中的上述问题。特别地，同步时钟延迟电路112被配置为响应于在全局复位信号来延迟在第二时钟信号中的转变。当生成全局复位信号时，同步时钟延迟电路112接收全局信号或从全局复位信号导出的信号。然后，同步时钟延迟电路112将在第二时钟信号中的转变延迟所选择的持续时间。选择延迟的长度以确保全局复位信号在第二时钟信号中的下一个转变之前到达所有触发器102。

因此，同步时钟延迟电路112不是非常仔细地为每个触发器102设计复位网络110中的信号路径长度，而是简单地延迟第二时钟信号中的转变。可以容易地选择在转变中的延迟，以确保在第二时钟信号中的下一个转变之前全局复位信号已经到达所有触发器102。这消除了大量延迟元件(即，基于晶体管的缓冲器)，并且减少了复位网络110的信号路径上的设计约束。信号路径的布局可以在设计过程的后期进行设计，而不会影响先前设计的电路部件。这是因为信号路径可以很容易地放置在任何区域中，在这些区域中剩余足够的面积来容纳信号线。由于针对全局复位信号的信号传播的时间约束相对宽松，因此可以以相对不平衡的方式布置信号路径。因此，同步时钟延迟电路112在改善全局复位过程的可靠性的同时，节省了半导体面积且减少布局约束。

在一个实施例中，同步时钟延迟电路112可以将在第二时钟信号中的转变延迟第一时钟信号的所选择数目的周期。第二时钟信号基于第一时钟信号生成。同步时钟延迟电路112被布置为将在第二时钟信号中的转变(即，上升边沿或下降边沿)选择性地延迟第一时钟信号的所选择数目的周期。基于针对全局复位信号到达所有触发器102的最大预期传播时间，可以选择用于延迟的第一时钟信号的周期的数目。如果全局复位信号到达所有触发器102的预期传播时间是第一时钟信号的两个周期，则同步时钟延迟电路112可以被设计为将第二时钟信号中的转变选择性地延迟第一时钟信号的3个或更多个周期。本领域的技术人员将认识到，根据本公开，在不脱离本发明的范围的情况下，可以利用许多延迟值和延迟方案来延迟第二时钟信号中的转变。

图1B是根据主体的图1A的集成电路100的一部分的示意图。特别地，图1B是图1A的触发器102和复位网络110的简化示意图。图1B示出了通过复位网络110的单路径连接的触发器102A至102F。单路径向触发器102A至102F的复位端子提供全局复位信号。触发器102A至102F中的每个触发器也在触发器102A至102F的时钟端子上接收第二时钟信号。实际上，集成电路希望包括比图1B中所示的更大数目的触发器102。

如图1B中所示，复位网络110可以包括延迟元件，延迟元件被定位为将全局复位信号的传播时间中的延迟引入到所有触发器102A至102F。该延迟的目的是确保所有触发器102A至102F在同步时钟延迟电路在第二个时钟信号中引入延迟之后接收全局复位信号。在复位网络110中没有延迟元件的情况下，触发器102A至102F中的一些触发器可以在第二时钟信号的标准操作期间接收全局复位信号，并且因此可以在第二时钟信号的转变期间接收全局复位信号。单个延迟元件引入足够短的延迟，以确保全局复位信号在第二时钟信号中的转变之前到达所有触发器102A至102F。换言之，选择在复位网络中的延迟元件和在第二时钟信号的转变中的延迟，使得全局复位信号在同步时钟延迟电路开始延迟在第二时钟信号中的转变之后、并且在同步时钟延迟电路停止延迟在第二时钟信号中的转变之前，到达所有触发器102A至102F。

图1C示出了根据一个实施例的图1A的第一时钟信号、第二时钟信号和全局复位信号的图。第一时钟信号由时钟电路104生成。第二时钟信号由同步时钟延迟电路112生成。全局复位信号由全局复位发生器108生成。

在图1C的示例中，第二时钟信号具有与第一时钟信号相同的频率。由于通过同步时钟延迟电路112的电路部件增加的轻微信号传播延迟，第二时钟信号从第一时钟信号稍微偏移时间。

在图1C的示例中，全局复位信号最初是低逻辑值，或“0”值。在第一时钟信号和第二时钟信号的两个周期之后，全局复位发生器108输出全局复位信号。在该示例中，输出全局复位信号对应于使全局复位信号的值从低逻辑值转变到高逻辑值。在不脱离本公开的范围的情况下，可以利用用于全局复位信号的其他方案。

在全局复位信号变高之后，同步时钟延迟电路112在第二时钟信号的下一转变120中发起延迟。同步时钟延迟电路将第二时钟信号的下一个上升边沿延迟第一时钟信号的数个周期。延迟的长度被设计或选择以确保所有触发器102在第二时钟信号中的下一个转变120之前接收全局复位信号。在图1C的示例中，在第二时钟信号中的转变120被延迟第一时钟信号的三个周期。在不脱离本公开的范围的情况下，转变120中的延迟可以具有其他值。

图2示出了在没有同步时钟延迟电路112的情况下在集成电路100内生成的各种信号的图。特别地，图2示出了时钟信号、全局复位信号、由触发器102从非平衡复位网络接收全局复位信号的定时、以及由触发器102从平衡复位网络接收全局复位信号的定时。

在图2的示例中，全局复位信号在时钟信号中的第一转变之后变高。在非平衡网络中的触发器102在时钟信号的第三上升边沿期间接收全局复位信号。这导致在非平衡网络中的触发器102的错误复位。因为复位网络110没有根据严格的时序考虑进行平衡，因此触发器继续在时钟信号的上升边沿期间接收全局复位信号，并且没有正确地复位。

在示例图2中，在平衡全局网络中的触发器102在时钟信号的转变的边沿之间正确地接收全局复位信号。这是因为复位网络被正确地平衡。然而，如上所述，在没有同步时钟延迟电路112的情况下，正确地平衡复位网络110是以半导体面积的高成本和设计约束实现的。因此，与在没有同步时钟延迟电路112的情况下平衡复位网络110的集成电路100相比，包括同步时钟延迟电路112的图1的集成电路100提供了许多优点。

图3A是根据一个实施例的同步时钟延迟电路112的示意图。同步时钟延迟电路112包括触发器130A至130E、计数器132、以及时钟缓冲器134。同步时钟延迟电路112的部件协作，以响应于全局复位信号选择性地延迟在第二时钟信号中的转变。

触发器130A至130E中的每个触发器从时钟电路104接收第一时钟信号。触发器130A和130B在其复位端子上接收全局复位信号。触发器130A的输入接收高逻辑值。触发器130B的输入接收触发器130A的输出。触发器130B输出第二复位信号。触发器103C和130D的复位端子从触发器130B的输出接收第二复位信号。触发器130C的输入被耦合到计数器132的输出。计数器132的输入和触发器130D的输入被耦合到触发器130C的输出。触发器130D的输出是第三复位信号。时钟缓冲器134的一个输入被耦合到触发器130D的输出。时钟缓冲器134的另一个输入接收第一时钟信号。时钟缓冲器134的输出是第二时钟信号。时钟缓冲器包括触发器130E和与门138。触发器130E的输入是第三复位信号。触发器130E的输出被提供给与门138的输入中的一个输入。第一时钟信号被提供给与门138的另一个输入。与门138的输出是第二时钟信号。

在一个实施例中，同步时钟延迟电路112针对第一时钟信号的所选择数目的周期，在第二时钟信号的转变中引入延迟。特别地，计数器132可以包括或者可以被耦合到逻辑电路，逻辑电路在计数器132对第一时钟信号的预定数目的周期进行计数之后，改变计数器132的输出。当计数器132已经对预定数目的周期进行计数时，计数器132向捕捉第二时钟周期的转变的延迟的触发器130C的输入输出信号。

图3B示出了根据一个实施例的与同步时钟延迟电路112相关联的各种信号的图。参考图3A和图3B二者，在集成电路100的标准操作期间，全局复位信号处于低逻辑值。第二时钟信号以第一时钟周期的频率操作，而在第二时钟周期的转变中没有延迟。在第一时钟信号的两个上升边沿之后，全局复位信号变为高逻辑值，第二复位信号(即，触发器130B的输出)变为高逻辑值。一个时钟周期之后，第二时钟周期的转变120中的延迟开始。

在图3A和图3B的示例中，用于计数器132的阈值是3。换言之，在计数器已经对第一时钟信号的三个周期进行计数之后，计数器132的输出变高。结果是第三个复位信号变高。一个时钟周期之后，在第二时钟信号中发生转变，即，第二部分信号返回到正常操作。

图3B示出了通过各种触发器102对全局复位信号的接收131进行的定时。由触发器102中的一个触发器对全局复位信号的接收由在复位接收图中从低逻辑值到高逻辑值的转变线指示。触发器将在第二时钟周期的转变120中的延迟开始之后、并且在第二时钟周期的转变120发生之前接收全局复位信号。因此，在第二时钟周期的转变期间，没有触发器需要接收全局复位信号。

图4A是根据一个实施例的同步时钟延迟电路112的示意图。同步时钟延迟电路112包括触发器103A至103D和时钟缓冲器134。同步时钟延迟电路112的部件协作，以响应于全局复位信号选择性地延迟第二时钟信号中的转变。

触发器130A至130D中的每个触发器从时钟电路104接收第一时钟信号。触发器130A至130D中的每个触发器在复位端子上接收全局复位信号。触发器130A至130D彼此串联连接。触发器130D的输出是第二复位信号。时钟缓冲器134的输出是第二时钟信号。

触发器130A的输入接收高逻辑值。触发器130B的输入接收触发器130A的输出。触发器130C的输入接收触发器130B的输出。触发器130D的输入接收触发器130C的输出。触发器130D的输出是第三复位信号。时钟缓冲器134的一个输入被耦合到触发器130D的输出。时钟缓冲器134的另一个输入接收第一时钟信号。时钟缓冲器134可以与图3A的时钟缓冲器134相同。

在一个实施例中，同步时钟延迟电路112基于串联连接的触发器的数目，针对第一时钟信号的所选择数目的周期在第二时钟信号的转变中引入延迟。

图4B示出了根据一个实施例的与同步时钟延迟电路112相关联的各种信号的图。参考图3A和图3B，在集成电路100的标准操作期间，全局复位信号处于低逻辑值。第二时钟信号以第一时钟周期的频率工作，在第二时钟周期的转变中没有延迟。在接收全局复位信号之后，第二时钟周期中的转变120被延迟。

在图4A和图4B的示例中，计数器132的阈值为3。在高逻辑值通过触发器130的链从触发器130A的输入传播到第二复位信号之后，在时钟信号中发生转变120。

图4B示出了由各种触发器102对全局复位信号的接收131进行的定时。触发器102中的一个触发器对全局复位信号的接收由复位接收图中从低逻辑值到高逻辑值的转变线指示。触发器102将在第二时钟周期的转变120的延迟开始之后、并且在第二时钟周期的转变120发生之前接收全局复位信号。因此，在第二时钟周期的转变期间，没有触发器102接收全局复位信号。

图5是根据一个实施例的用于管理集成电路的全局复位的方法的流程图。在502处，方法500包括生成第一时钟信号。在506处，方法500包括经由时钟网络将第二时钟信号从同步时钟延迟电路输出到多个第一触发器。在508处，方法500包括在同步时钟延迟电路处和在被耦合到第一触发器中的每个触发器的复位网络处接收全局复位信号。在510处，方法500包括响应于全局复位信号延迟在第二时钟信号中的转变。

可以组合上述各种实施例以提供进一步的实施例。根据上文详细的描述，可以对实施例进行这些和其他变更。通常，在以下权利要求中，所使用的术语不应该被解释为将权利要求限制于说明书和权利要求中公开的具体实施例，而应该被解释为包括所有可能的实施例以及这些权利要求有权获得的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种集成电路，包括：

多个第一触发器；

复位网络，被配置为向所述第一触发器中的每个第一触发器提供全局复位信号；

时钟电路，被配置为生成第一时钟信号；

同步时钟延迟电路，被配置为接收所述第一时钟信号并且输出第二时钟信号，其中所述同步时钟延迟电路被配置为响应于所述全局复位信号来延迟在所述第二时钟信号中的转变；以及

时钟网络，被配置为从所述同步时钟延迟电路接收所述第二时钟信号，以及向所述第一触发器提供所述第二时钟信号。

2.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路被配置为将在所述第二时钟信号中的所述转变延迟得比用于所述第一触发器中的每个第一触发器接收所述全局复位信号的时间更长。

3.根据权利要求1所述的集成电路，其中所述复位网络被配置为在所述全局复位信号生成之后的时间段内，向所述第一触发器提供所述全局复位信号，其中所述同步时钟延迟电路被配置为将在所述第二时钟信号中的所述转变延迟得比所述时间段更长。

4.根据权利要求1所述的集成电路，其中所述复位网络和所述同步时钟延迟电路被配置为在所述同步时钟延迟电路开始延迟在所述第二时钟信号中的所述转变之后、并且在所述同步时钟延迟电路停止延迟在所述第二时钟信号中的所述转变之前，确保所有所述第一触发器都接收到所述全局复位信号。

5.根据权利要求4所述的集成电路，其中所述复位网络包括一个或多个延迟元件，所述一个或多个延迟元件被选择以确保在所述同步时钟延迟电路开始延迟在所述第二时钟信号中的所述转变之后，所述第一触发器中的每个第一触发器接收所述全局复位信号。

6.根据权利要求5所述的集成电路，其中所述同步时钟延迟电路被配置为响应于所述全局复位信号，将所述第二时钟信号的所述转变延迟所述第一时钟信号的所选择数目的周期。

7.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路包括计数器，所述计数器被配置为在接收到所述全局复位信号之后对所述第一时钟信号的时钟周期数目进行计数，其中所述同步时钟延迟电路被配置为延迟所述转变，直到所述计数器达到所选择的数目为止。

8.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路包括多个串联连接的第二触发器，并且每个第二触发器被配置为接收所述全局复位信号和所述第一时钟信号。

9.根据权利要求8所述的集成电路，其中所述同步时钟延迟电路包括时钟缓冲器，所述时钟缓冲器被配置为接收所述第一时钟信号、从所述第二触发器中的一个第二触发器接收复位中断信号、以及输出所述第二时钟信号。

10.根据权利要求1所述的集成电路，其中所述转变是所述第二时钟信号的上升边沿或下降边沿。

11.一种方法，包括：

生成第一时钟信号；

在同步时钟延迟电路处接收所述第一时钟信号；

经由时钟网络，将第二时钟信号从所述同步时钟延迟电路输出到多个第一触发器；

在所述同步时钟延迟电路处以及复位网络处接收全局复位信号，所述复位网络被耦合到所述第一触发器中的每个第一触发器；以及

响应于所述全局复位信号来延迟在所述第二时钟信号中的转变。

12.根据权利要求11所述的方法，其中延迟在所述第二时钟信号中的所述转变包括将在所述第二时钟信号中的所述转变延迟得比用于所述第一触发器中的每个第一触发器接收所述全局复位信号所需的时间更长。

13.根据权利要求11所述的方法，进一步包括：在所述同步时钟延迟电路开始延迟在所述第二时钟信号中的所述转变之后、并且在所述同步时钟延迟电路停止延迟在所述第二时钟信号中的所述转变之前，在所述第一触发器中的每个第一触发器处接收所述全局复位信号。

14.根据权利要求13所述的方法，进一步包括将所述第二时钟信号的所述转变延迟所述第一时钟信号的所选择数目的周期。

15.根据权利要求14所述的方法，其中当所述同步时钟延迟电路不延迟在所述第二时钟信号中的所述转变时，所述第一时钟信号和所述第二时钟信号具有相同的频率。

16.根据权利要求11所述的方法，进一步包括：

在接收所述全局复位信号之后，对所述第一时钟信号的时钟周期数目进行计数；以及

延迟所述转变，直到所述计数器达到所选择的数目为止。

17.根据权利要求11所述的方法，进一步包括：

在所述同步时钟延迟电路的多个串联连接的第二触发器中的每个第二触发器处接收所述第一时钟信号和所述全局复位信号；以及

提供来自所述第二触发器中的一个第二触发器的复位中断信号；

在所述同步时钟延迟电路的时钟缓冲器处接收所述第一时钟信号和所述复位中断信号；以及

从所述时钟缓冲器输出所述第二时钟信号。

18.一种集成电路，包括：

全局复位发生器，被配置为生成全局复位信号；

多个触发器；

复位网络，被配置为向所述触发器中的每个触发器提供所述全局复位信号；

时钟电路，被配置为生成第一时钟信号；以及

时钟延迟发生器，被配置为接收所述第一时钟信号，以基于所述第一时钟信号生成第二时钟信号，以及响应于所述全局复位信号来延迟所述第二时钟信号的上升边沿或下降边沿。

19.根据权利要求18所述的集成电路，进一步包括：时钟网络，被配置为向所述触发器中的每个触发器提供所述第二时钟信号。

20.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路被配置为在由所有所述触发器接收所述全局复位信号之后延迟上升边沿或下降边沿。

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