JP2002176341A - クロック制御回路 - Google Patents
クロック制御回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】グリッチのないイネーブル／ディスエーブル機
能性を組み込んだ高速再プログラマブル遅延線に用いら
れるクロック・エッジを生じさせるための装置及び方法
を提供する。 【解決手段】遅延データを遅延回路にロードするのに用
いられるクロック制御回路であって、この回路には、イ
ネーブル信号及び遅延線信号を受信する、クロックで使
用可能になるラッチが含まれている。別のラッチが、遅
延線信号及びクロックで使用可能になるラッチの出力を
受信する。クロックで使用可能になるラッチの出力を受
信し、ラッチの出力によって制御されるマルチプレクサ
が、イネーブル信号及び遅延線信号に応答して、遅延デ
ータをロードするための信号を送り出す。
能性を組み込んだ高速再プログラマブル遅延線に用いら
れるクロック・エッジを生じさせるための装置及び方法
を提供する。 【解決手段】遅延データを遅延回路にロードするのに用
いられるクロック制御回路であって、この回路には、イ
ネーブル信号及び遅延線信号を受信する、クロックで使
用可能になるラッチが含まれている。別のラッチが、遅
延線信号及びクロックで使用可能になるラッチの出力を
受信する。クロックで使用可能になるラッチの出力を受
信し、ラッチの出力によって制御されるマルチプレクサ
が、イネーブル信号及び遅延線信号に応答して、遅延デ
ータをロードするための信号を送り出す。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック制御回
路、より詳細には、グリッチのないイネーブル／ディス
エーブル機能を組み込んだ高速再プログラマブル遅延線
に用いられるクロック・エッジを生じさせるための装置
及び方法に関するものである。
路、より詳細には、グリッチのないイネーブル／ディス
エーブル機能を組み込んだ高速再プログラマブル遅延線
に用いられるクロック・エッジを生じさせるための装置
及び方法に関するものである。
【０００２】
【従来の技術】精密遅延線回路は、クロック・サイクル
毎に遅延線値のリアル・タイムなプログラミングを必要
とするが、該回路は動作について制限規則が必要とされ
ている。例えば、新たな遅延値は、サイクル毎に増すこ
としか許されないか、あるいは、特定の遅延値を許容さ
れない。これらの規則は、従来の遅延線回路に制限を加
えることになった。
毎に遅延線値のリアル・タイムなプログラミングを必要
とするが、該回路は動作について制限規則が必要とされ
ている。例えば、新たな遅延値は、サイクル毎に増すこ
としか許されないか、あるいは、特定の遅延値を許容さ
れない。これらの規則は、従来の遅延線回路に制限を加
えることになった。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、精密遅延線回路を改良することにある。
は、精密遅延線回路を改良することにある。
【０００４】
【課題を解決するための手段】本発明に従ったクロック
制御回路は、遅延データを遅延回路にロードするのに用
いられる。この回路には、イネーブル信号及び遅延線信
号を受信する、クロック入力により使用可能になるラッ
チ、すなわちクロックで使用可能になるラッチが含まれ
ている。ラッチが、遅延線信号及びクロックで使用可能
になるラッチの出力を受信する。クロックで使用可能に
なるラッチの出力を受信し、ラッチの出力によって制御
されるマルチプレクサが、イネーブル信号及び遅延線信
号に応答して、遅延データをロードするための信号を送
り出す。
制御回路は、遅延データを遅延回路にロードするのに用
いられる。この回路には、イネーブル信号及び遅延線信
号を受信する、クロック入力により使用可能になるラッ
チ、すなわちクロックで使用可能になるラッチが含まれ
ている。ラッチが、遅延線信号及びクロックで使用可能
になるラッチの出力を受信する。クロックで使用可能に
なるラッチの出力を受信し、ラッチの出力によって制御
されるマルチプレクサが、イネーブル信号及び遅延線信
号に応答して、遅延データをロードするための信号を送
り出す。
【０００５】本発明に従ったもう１つのクロック制御回
路は、遅延データを遅延回路にロードするのに用いられ
る。この回路には、イネーブル信号及び遅延線信号を受
信するための入力と、第１と第２の状態を有する遅延ク
ロック信号を出力するための出力が含まれている。制御
回路は、第１の状態の遅延クロック信号で使用可能状態
になり、第２の状態の遅延クロック信号で出力状態にな
るようにする。制御回路は、遅延線信号の第１と第２の
エッジに応答して、使用可能状態と出力状態との間で切
り替わる。
路は、遅延データを遅延回路にロードするのに用いられ
る。この回路には、イネーブル信号及び遅延線信号を受
信するための入力と、第１と第２の状態を有する遅延ク
ロック信号を出力するための出力が含まれている。制御
回路は、第１の状態の遅延クロック信号で使用可能状態
になり、第２の状態の遅延クロック信号で出力状態にな
るようにする。制御回路は、遅延線信号の第１と第２の
エッジに応答して、使用可能状態と出力状態との間で切
り替わる。
【０００６】本発明に従った方法によれば、遅延データ
を遅延回路にロードするのに用いられる信号が得られ
る。この方法には、イネーブル信号及び遅延線信号を受
信するすることと、第１と第２の状態を有する遅延クロ
ック信号を出力することが含まれる。使用可能状態は、
第１の状態の遅延クロック信号によって得られ、出力状
態は、第２の状態の遅延クロック信号によって得られ
る。使用可能状態と出力状態の間のスイッチングは、遅
延線信号の第１と第２のエッジに応答して生じる。
を遅延回路にロードするのに用いられる信号が得られ
る。この方法には、イネーブル信号及び遅延線信号を受
信するすることと、第１と第２の状態を有する遅延クロ
ック信号を出力することが含まれる。使用可能状態は、
第１の状態の遅延クロック信号によって得られ、出力状
態は、第２の状態の遅延クロック信号によって得られ
る。使用可能状態と出力状態の間のスイッチングは、遅
延線信号の第１と第２のエッジに応答して生じる。
【０００７】
【発明の実施の形態】精密タイミング・オン・ザ・フラ
イ（ＴＯＦ）遅延線システムは、事前指定クロック・サ
イクルで遅延エッジを出力するように設計されている。
本発明に従った実施態様では、意図された時点より前
に、望ましくないクロック・エッジによって、誤って新
たなデータが刻時され、遅延線に送り込まれることがな
いようにする。これらの実施態様には、選択的クロック
制御回路を用いて、遅延データを遅延回路にロードまた
は再ロードするための高速再プログラマブル遅延線が含
まれている。前記実施態様には、望ましくないグリッチ
が生じないようにして、エッジに基づくクロックをイネ
ーブルする、高速再プログラマブル遅延線システムに用
いられるクロック・クォリファイ回路も含まれている。
このクロック・クォリファイ回路によって、出力クロッ
ク信号が一方の入力クロック・エッジにおいてイネーブ
ルされ、反対のエッジにおいてリセットされる。
イ（ＴＯＦ）遅延線システムは、事前指定クロック・サ
イクルで遅延エッジを出力するように設計されている。
本発明に従った実施態様では、意図された時点より前
に、望ましくないクロック・エッジによって、誤って新
たなデータが刻時され、遅延線に送り込まれることがな
いようにする。これらの実施態様には、選択的クロック
制御回路を用いて、遅延データを遅延回路にロードまた
は再ロードするための高速再プログラマブル遅延線が含
まれている。前記実施態様には、望ましくないグリッチ
が生じないようにして、エッジに基づくクロックをイネ
ーブルする、高速再プログラマブル遅延線システムに用
いられるクロック・クォリファイ回路も含まれている。
このクロック・クォリファイ回路によって、出力クロッ
ク信号が一方の入力クロック・エッジにおいてイネーブ
ルされ、反対のエッジにおいてリセットされる。
【０００８】図１には、高速ＴＯＦシステム１０の遅延
及び制御経路の一部が示されている。マスタ・クロック
（ＭＣＬＫ）信号は、第１の遅延段１１に加えられる。
遅延段１１は、プログラマブル遅延線に相当する。遅延
段１１は、入力信号を受信し、受信したプログラマブル
制御信号、この場合は、レジスタ１３からのデジタル制
御値に基づいて、入力信号の遅延バージョンを出力す
る。遅延線信号と呼ばれるこの遅延バージョンの信号
は、遅延線信号と呼ばれ、この例では、信号Ｆ＿ＯＵＴ
である。このシステムがプログラマブルであることは、
デジタル制御値の変更が可能であることによって得られ
る。そのデジタル制御値は、生じる時間遅延量に比例す
る。遅延バージョン信号を生じる任意のタイプのコンポ
ーネントを用いて、遅延段１１を実施することが可能で
ある。
及び制御経路の一部が示されている。マスタ・クロック
（ＭＣＬＫ）信号は、第１の遅延段１１に加えられる。
遅延段１１は、プログラマブル遅延線に相当する。遅延
段１１は、入力信号を受信し、受信したプログラマブル
制御信号、この場合は、レジスタ１３からのデジタル制
御値に基づいて、入力信号の遅延バージョンを出力す
る。遅延線信号と呼ばれるこの遅延バージョンの信号
は、遅延線信号と呼ばれ、この例では、信号Ｆ＿ＯＵＴ
である。このシステムがプログラマブルであることは、
デジタル制御値の変更が可能であることによって得られ
る。そのデジタル制御値は、生じる時間遅延量に比例す
る。遅延バージョン信号を生じる任意のタイプのコンポ
ーネントを用いて、遅延段１１を実施することが可能で
ある。
【０００９】第１の遅延段１１の遅延出力が、次の遅延
段、並びに、インバータ１６を介してクロック・イネー
ブル回路１２に加えられる。特定のＭＣＬＫ信号サイク
ルからの出力が予測される場合、ゲート生成論理素子１
５によってＥＮＡＢＬＥ信号が出力される。ゲート生成
論理素子１５は、あるバージョンのＭＣＬＫクロックに
よって刻時されるコア制御論理ＦＩＦＯから入力を受け
取る。ゲート生成論理素子１５は、局部的にＭＣＬＫ信
号と同期のとれたＥＮＡＢＬＥ信号を生成する。デジタ
ル・コア論理素子は、特定のＭＣＬＫサイクル中におけ
る遅延出力が所望される場合に、ゲート生成論理素子１
５に加えられる制御信号を発生する。ゲート生成論理素
子１５は、コア論理素子の制御信号を利用して、ＭＣＬ
Ｋ信号と再同期がとられるＥＮＡＢＬＥ信号を生成す
る。
段、並びに、インバータ１６を介してクロック・イネー
ブル回路１２に加えられる。特定のＭＣＬＫ信号サイク
ルからの出力が予測される場合、ゲート生成論理素子１
５によってＥＮＡＢＬＥ信号が出力される。ゲート生成
論理素子１５は、あるバージョンのＭＣＬＫクロックに
よって刻時されるコア制御論理ＦＩＦＯから入力を受け
取る。ゲート生成論理素子１５は、局部的にＭＣＬＫ信
号と同期のとれたＥＮＡＢＬＥ信号を生成する。デジタ
ル・コア論理素子は、特定のＭＣＬＫサイクル中におけ
る遅延出力が所望される場合に、ゲート生成論理素子１
５に加えられる制御信号を発生する。ゲート生成論理素
子１５は、コア論理素子の制御信号を利用して、ＭＣＬ
Ｋ信号と再同期がとられるＥＮＡＢＬＥ信号を生成す
る。
【００１０】ＥＮＡＢＬＥ信号によって、クロック・イ
ネーブル回路１２は、立ち下がりエッジ信号ｎＦＩＦＯ
＿ＣＬＫとして、ｎＦ＿ＯＵＴ信号をＦＩＦＯ回路１４
に送ることが可能になる。ＦＩＦＯ回路１４は、従来の
ＦＩＦＯメモリ回路を用いて実施することが可能であ
る。ＥＮＡＢＬＥ信号によって、さらに、遅延レジスタ
１３が、遅延段１１に相当する遅延線に、ＦＩＦＯに生
じる出力データを加えることが可能になる。ＦＩＦＯ回
路１４は、次の出力サイクルの遅延データを刻時して、
遅延レジスタ１３の遅延レジスタ・パイプ・ラインに送
り込む。このデータは、この時点で、遅延レジスタ１３
の入力にあるので、遅延線出力をイネーブルする次のＭ
ＣＬＫサイクルにおいて、刻時されて、遅延線に送り込
まれることになる。
ネーブル回路１２は、立ち下がりエッジ信号ｎＦＩＦＯ
＿ＣＬＫとして、ｎＦ＿ＯＵＴ信号をＦＩＦＯ回路１４
に送ることが可能になる。ＦＩＦＯ回路１４は、従来の
ＦＩＦＯメモリ回路を用いて実施することが可能であ
る。ＥＮＡＢＬＥ信号によって、さらに、遅延レジスタ
１３が、遅延段１１に相当する遅延線に、ＦＩＦＯに生
じる出力データを加えることが可能になる。ＦＩＦＯ回
路１４は、次の出力サイクルの遅延データを刻時して、
遅延レジスタ１３の遅延レジスタ・パイプ・ラインに送
り込む。このデータは、この時点で、遅延レジスタ１３
の入力にあるので、遅延線出力をイネーブルする次のＭ
ＣＬＫサイクルにおいて、刻時されて、遅延線に送り込
まれることになる。
【００１１】ＦＩＦＯクロック信号の制御には、指定の
エッジ、この場合には、負のエッジが所定の間隔でゲー
ト出力されることが必要になる。ＴＯＦ遅延線サブシス
テムは、ゲート処理される負のエッジが、必ず、ＥＮＡ
ＢＬＥ信号のエッジによって決まる、ゲート・ウィンド
ウの境界内に納まるように設計されている。ＥＮＡＢＬ
Ｅウィンドウ内における信号ｎＦ＿ＯＵＴの未使用立ち
上がりエッジの配置に関する制限はない。しかし、クロ
ックの立ち上がりエッジは予測不可能であるため、一般
に、図２に示す従来のクロック・ゲート回路２０のよう
な、遅延データを確実にロードするための単純な組み合
わせ論理素子が利用できない。
エッジ、この場合には、負のエッジが所定の間隔でゲー
ト出力されることが必要になる。ＴＯＦ遅延線サブシス
テムは、ゲート処理される負のエッジが、必ず、ＥＮＡ
ＢＬＥ信号のエッジによって決まる、ゲート・ウィンド
ウの境界内に納まるように設計されている。ＥＮＡＢＬ
Ｅウィンドウ内における信号ｎＦ＿ＯＵＴの未使用立ち
上がりエッジの配置に関する制限はない。しかし、クロ
ックの立ち上がりエッジは予測不可能であるため、一般
に、図２に示す従来のクロック・ゲート回路２０のよう
な、遅延データを確実にロードするための単純な組み合
わせ論理素子が利用できない。
【００１２】図３には、誤ってＦＩＦＯ１４の早まった
刻時を行い、システム１０の遅延レジスタ１３に間違っ
たデータを納めることになる可能性のある「グリッチ」
４２の生成が示されている。図３には、ＥＮＡＢＬＥ信
号のエッジ３７及び３８と、エッジ３９及び４０によっ
て形成される、ｎＦＩＦＯ＿ＣＬＫ信号４１及び４３に
ゲート処理を施すためのゲート・ウィンドウ境界も例示
されている。
刻時を行い、システム１０の遅延レジスタ１３に間違っ
たデータを納めることになる可能性のある「グリッチ」
４２の生成が示されている。図３には、ＥＮＡＢＬＥ信
号のエッジ３７及び３８と、エッジ３９及び４０によっ
て形成される、ｎＦＩＦＯ＿ＣＬＫ信号４１及び４３に
ゲート処理を施すためのゲート・ウィンドウ境界も例示
されている。
【００１３】クロック・イネーブル回路１２では、信号
ｎＦ＿ＯＵＴの立ち下がりエッジでＥＮＡＢＬＥ信号を
アクティブ状態にすることによって、上述の「グリッ
チ」問題が解消される。この例における回路１２は、ｎ
Ｆ＿ＯＵＴ信号のゲート処理に外部タイミング制御を必
要としないので、制御インターフェイスが単純になり、
回路サイズが縮小される。
ｎＦ＿ＯＵＴの立ち下がりエッジでＥＮＡＢＬＥ信号を
アクティブ状態にすることによって、上述の「グリッ
チ」問題が解消される。この例における回路１２は、ｎ
Ｆ＿ＯＵＴ信号のゲート処理に外部タイミング制御を必
要としないので、制御インターフェイスが単純になり、
回路サイズが縮小される。
【００１４】図４には、クロック・イネーブル回路１２
を実施するＦＩＦＯウィンドウ・クロック（ＦＷＣ）回
路５０が示されており、図５は、その動作を例示したタ
イミング図である。ＦＷＣ回路５０は、ＥＮＡＢＬＥ信
号と、遅延線信号、この例では、ｎＦ＿ＯＵＴ信号を受
信するための入力を備えている。ＦＷＣ回路５０は、遅
延クロック信号、この例では、ｎＦＩＦＯ＿ＣＬＫ信号
を送り出すための出力を備えている。制御回路が、ＦＷ
Ｃ回路５０の状態、従って、出力信号を決定する。制御
回路は、ｎＦ＿ＯＵＴ信号のエッジに応答して、状態間
でＦＷＣ回路５０をスイッチする。
を実施するＦＩＦＯウィンドウ・クロック（ＦＷＣ）回
路５０が示されており、図５は、その動作を例示したタ
イミング図である。ＦＷＣ回路５０は、ＥＮＡＢＬＥ信
号と、遅延線信号、この例では、ｎＦ＿ＯＵＴ信号を受
信するための入力を備えている。ＦＷＣ回路５０は、遅
延クロック信号、この例では、ｎＦＩＦＯ＿ＣＬＫ信号
を送り出すための出力を備えている。制御回路が、ＦＷ
Ｃ回路５０の状態、従って、出力信号を決定する。制御
回路は、ｎＦ＿ＯＵＴ信号のエッジに応答して、状態間
でＦＷＣ回路５０をスイッチする。
【００１５】図４及び５を参照すると、ＦＷＣ回路５０
は、次のように動作する。信号ｎＦ＿ＯＵＴは、ＦＷＣ
回路５０に加えられる遅延線からの反転出力である。こ
の信号は、制御回路として動作する、負エッジ・トリガ
・クロックで使用可能になるＤＦＦ５１のクロック入力
に加えられる。この例におけるクロックで使用可能にな
るＤＦＦ５１は、ＥＮＡＢＬＥ信号が低の場合、フリッ
プ・フロップ５６の「Ｑ」出力が再循環して、「Ｄ」入
力に戻れるようにして、フィードバック・ループを形成
するフィードバック・マルチプレクサ５５と共に、Ｄ−
フリップ・フロップ（ＤＦＦ）５６によって実施され
る。従って、ＥＮＡＢＬＥが低の間は、クロックで使用
可能になるＤＦＦ５１の出力が変化することはない。
は、次のように動作する。信号ｎＦ＿ＯＵＴは、ＦＷＣ
回路５０に加えられる遅延線からの反転出力である。こ
の信号は、制御回路として動作する、負エッジ・トリガ
・クロックで使用可能になるＤＦＦ５１のクロック入力
に加えられる。この例におけるクロックで使用可能にな
るＤＦＦ５１は、ＥＮＡＢＬＥ信号が低の場合、フリッ
プ・フロップ５６の「Ｑ」出力が再循環して、「Ｄ」入
力に戻れるようにして、フィードバック・ループを形成
するフィードバック・マルチプレクサ５５と共に、Ｄ−
フリップ・フロップ（ＤＦＦ）５６によって実施され
る。従って、ＥＮＡＢＬＥが低の間は、クロックで使用
可能になるＤＦＦ５１の出力が変化することはない。
【００１６】エッジ５９においてＥＮＡＢＬＥ信号が高
になると、エッジ５７におけるｎＦ＿ＯＵＴ信号の立ち
下がりエッジによって、クロックで使用可能になるＤＦ
Ｆ５１からの高信号がポイント７０において刻時され、
ポイント７１における信号がエッジ６１で高になる。ポ
イント７１における信号は、さらに、インバータ５２に
よって反転され、ポイント７０における信号の、エッジ
６２で立ち下がりエッジが生じることになる。
になると、エッジ５７におけるｎＦ＿ＯＵＴ信号の立ち
下がりエッジによって、クロックで使用可能になるＤＦ
Ｆ５１からの高信号がポイント７０において刻時され、
ポイント７１における信号がエッジ６１で高になる。ポ
イント７１における信号は、さらに、インバータ５２に
よって反転され、ポイント７０における信号の、エッジ
６２で立ち下がりエッジが生じることになる。
【００１７】ポイント７０における低に移行する信号
は、マルチプレクサ５３を通って流れ、エッジ６３にお
いて信号ｎＦＩＦＯ＿ＣＬＫの立ち下がりエッジとして
送り出される。この立ち下がりエッジ出力信号は、ＦＩ
ＦＯ１４に送られ、新たな遅延データが、刻時して出力
される。ある時間の経過後、信号ｎＦ＿ＯＵＴがエッジ
５８で高になる。信号ｎＦ＿ＯＵＴの立ち上がりエッジ
が、立ち上がりエッジでトリガされるＤＦＦ５４に加え
られる。ポイント７０におけるＤＦＦ５４の「Ｄ」入力
は、信号ｎＦ＿ＯＵＴのエッジ５８で、ポイント７２に
おける低に移行する信号として刻時して出力される。ポ
イント７２における低に移行する信号に強制されて、マ
ルチプレクサ５３が、ポイント７０における前回選択し
た信号とは逆の極性のポイント７１における信号の入力
を選択する。次に、出力ｎＦＩＦＯ＿ＣＬＫ信号は、ポ
イント７１における信号を受け入れ、結果として、エッ
ジ６５において高になる。
は、マルチプレクサ５３を通って流れ、エッジ６３にお
いて信号ｎＦＩＦＯ＿ＣＬＫの立ち下がりエッジとして
送り出される。この立ち下がりエッジ出力信号は、ＦＩ
ＦＯ１４に送られ、新たな遅延データが、刻時して出力
される。ある時間の経過後、信号ｎＦ＿ＯＵＴがエッジ
５８で高になる。信号ｎＦ＿ＯＵＴの立ち上がりエッジ
が、立ち上がりエッジでトリガされるＤＦＦ５４に加え
られる。ポイント７０におけるＤＦＦ５４の「Ｄ」入力
は、信号ｎＦ＿ＯＵＴのエッジ５８で、ポイント７２に
おける低に移行する信号として刻時して出力される。ポ
イント７２における低に移行する信号に強制されて、マ
ルチプレクサ５３が、ポイント７０における前回選択し
た信号とは逆の極性のポイント７１における信号の入力
を選択する。次に、出力ｎＦＩＦＯ＿ＣＬＫ信号は、ポ
イント７１における信号を受け入れ、結果として、エッ
ジ６５において高になる。
【００１８】次のＭＣＬＫサイクルの間、出力は所望さ
れず、ＥＮＡＢＬＥ信号は、エッジ６０から６８まで低
に保持される。ＥＮＡＢＬＥ信号が低に保持される結果
として、エッジ６６における信号ｎＦ＿ＯＵＴの次の立
ち下がりエッジは、クロックで使用可能になるＤＦＦ５
１に影響せず、ポイント７１における信号は、その前回
の高い値のままである。
れず、ＥＮＡＢＬＥ信号は、エッジ６０から６８まで低
に保持される。ＥＮＡＢＬＥ信号が低に保持される結果
として、エッジ６６における信号ｎＦ＿ＯＵＴの次の立
ち下がりエッジは、クロックで使用可能になるＤＦＦ５
１に影響せず、ポイント７１における信号は、その前回
の高い値のままである。
【００１９】エッジ６７における信号ｎＦ＿ＯＵＴの次
の立ち上がりエッジは、出力ｎＦＩＦＯ＿ＣＬＫに影響
せず、下記により、グリッチを生じることはない。信号
ｎＦ＿ＯＵＴの前回の立ち下がりエッジは、ＥＮＡＢＬ
Ｅ信号が低の時に生じた。これによって、クロックで使
用可能になるＤＦＦ５１の出力状態が、すなわち、ポイ
ント７１における信号、従って、ポイント７０における
信号の状態が、不変のままに維持される。ポイント７０
及び７１における信号の状態が不変というのは、前回の
立ち上がりエッジ入力のために、ＤＦＦ５４に立ち上が
りクロックが入力されても、出力は変化しないというこ
とであり、結果として、ポイント７２における信号も不
変のままということになる。
の立ち上がりエッジは、出力ｎＦＩＦＯ＿ＣＬＫに影響
せず、下記により、グリッチを生じることはない。信号
ｎＦ＿ＯＵＴの前回の立ち下がりエッジは、ＥＮＡＢＬ
Ｅ信号が低の時に生じた。これによって、クロックで使
用可能になるＤＦＦ５１の出力状態が、すなわち、ポイ
ント７１における信号、従って、ポイント７０における
信号の状態が、不変のままに維持される。ポイント７０
及び７１における信号の状態が不変というのは、前回の
立ち上がりエッジ入力のために、ＤＦＦ５４に立ち上が
りクロックが入力されても、出力は変化しないというこ
とであり、結果として、ポイント７２における信号も不
変のままということになる。
【００２０】これら不変状態の影響によって、ＦＷＣ回
路５０の立ち下がりエッジ出力が出力されるのは、ＥＮ
ＡＢＬＥ信号が高であると表明され、信号ｎＦ＿ＯＵＴ
が高値から低値に降下する場合に限られる。これが生じ
ると、信号ｎＦ＿ＯＵＴの次の立ち上がりエッジによっ
て、ＦＷＣ回路５０は、ＥＮＡＢＬＥ信号の状態に関係
なく、再び使用可能になる。さらに、ＥＮＡＢＬＥ信号
の状態に関係なく、信号ｎＦ＿ＯＵＴの立ち上がりエッ
ジによって、エラーのある出力（グリッチ）が生じるこ
とはない。
路５０の立ち下がりエッジ出力が出力されるのは、ＥＮ
ＡＢＬＥ信号が高であると表明され、信号ｎＦ＿ＯＵＴ
が高値から低値に降下する場合に限られる。これが生じ
ると、信号ｎＦ＿ＯＵＴの次の立ち上がりエッジによっ
て、ＦＷＣ回路５０は、ＥＮＡＢＬＥ信号の状態に関係
なく、再び使用可能になる。さらに、ＥＮＡＢＬＥ信号
の状態に関係なく、信号ｎＦ＿ＯＵＴの立ち上がりエッ
ジによって、エラーのある出力（グリッチ）が生じるこ
とはない。
【００２１】ＦＷＣ回路５０の動作は、図６の状態図に
要約することが可能である。図６の場合、ＦＷＣ回路５
０は、信号ＥＮＡＢＬＥが高になるまで、ｎＦ＿ＯＵＴ
信号の値に関係なく、使用禁止状態８０のままである。
ＥＮＡＢＬＥ信号が高になると、ＦＷＣ回路５０は、信
号ｎＦ＿ＯＵＴが降下するか、ＥＮＡＢＬＥ信号が低に
なるまで、使用可能状態にとどまり、高ｎＦＩＦＯ＿Ｃ
ＬＫ信号を送り出す。低に移行するＥＮＡＢＬＥ信号に
よって、ＦＷＣ回路５０は使用禁止状態８０に戻され
る。降下するｎＦ＿ＯＵＴ信号によって、ＦＷＣ回路５
０は使用可能状態８１から出力状態８２になり、低ｎＦ
ＩＦＯ＿ＣＬＫ信号を送り出す。ＦＷＣ回路５０は、Ｅ
ＮＡＢＬＥ信号の値に関係なく、信号ｎＦ＿ＯＵＴが上
昇するまで、出力状態８２にとどまる。信号ｎＦ＿ＯＵ
Ｔが上昇すると、ＦＷＣ回路５０は、使用可能状態８１
に入り、信号ｎＦＩＦＯ＿ＣＬＫが高になる。ＦＷＣ回
路５０は、次に、信号ＥＮＡＢＬＥが低になると、使用
禁止状態８０に入るか、あるいは、信号ｎＦＩＦＯ＿Ｃ
ＬＫが降下すると、出力状態８２に戻る可能性がある。
要約することが可能である。図６の場合、ＦＷＣ回路５
０は、信号ＥＮＡＢＬＥが高になるまで、ｎＦ＿ＯＵＴ
信号の値に関係なく、使用禁止状態８０のままである。
ＥＮＡＢＬＥ信号が高になると、ＦＷＣ回路５０は、信
号ｎＦ＿ＯＵＴが降下するか、ＥＮＡＢＬＥ信号が低に
なるまで、使用可能状態にとどまり、高ｎＦＩＦＯ＿Ｃ
ＬＫ信号を送り出す。低に移行するＥＮＡＢＬＥ信号に
よって、ＦＷＣ回路５０は使用禁止状態８０に戻され
る。降下するｎＦ＿ＯＵＴ信号によって、ＦＷＣ回路５
０は使用可能状態８１から出力状態８２になり、低ｎＦ
ＩＦＯ＿ＣＬＫ信号を送り出す。ＦＷＣ回路５０は、Ｅ
ＮＡＢＬＥ信号の値に関係なく、信号ｎＦ＿ＯＵＴが上
昇するまで、出力状態８２にとどまる。信号ｎＦ＿ＯＵ
Ｔが上昇すると、ＦＷＣ回路５０は、使用可能状態８１
に入り、信号ｎＦＩＦＯ＿ＣＬＫが高になる。ＦＷＣ回
路５０は、次に、信号ＥＮＡＢＬＥが低になると、使用
禁止状態８０に入るか、あるいは、信号ｎＦＩＦＯ＿Ｃ
ＬＫが降下すると、出力状態８２に戻る可能性がある。
【００２２】ＦＷＣ回路５０は、これらの状態をもたら
す任意のコンポーネント、及び、これらの状態から生じ
る信号の異なる相補値によって実施可能である。クロッ
クで使用可能になるＤＦＦ５１及び関連回路コンポーネ
ントの利用は、単なるこうした例の１つにすぎない。マ
ルチプレクサ５３及び５５は、例えば、従来の２対１マ
ルチプレクサまたは入力ライン間で選択を行うための他
の回路によって実施することが可能である。ラッチ５４
及び５６は、例えば、フリップ・フロップ、または、入
力信号の状態を記憶し、出力するための他のタイプの回
路によって実施することが可能である。インバータ５２
は、入力信号を反転するための任意の回路によって実施
可能である。さらに、ＦＷＣ回路５０は、異なるタイプ
のＥＮＡＢＬＥ信号及び遅延線信号、及び、さまざまな
タイプの遅延段及び遅延線に利用することも可能であ
る。
す任意のコンポーネント、及び、これらの状態から生じ
る信号の異なる相補値によって実施可能である。クロッ
クで使用可能になるＤＦＦ５１及び関連回路コンポーネ
ントの利用は、単なるこうした例の１つにすぎない。マ
ルチプレクサ５３及び５５は、例えば、従来の２対１マ
ルチプレクサまたは入力ライン間で選択を行うための他
の回路によって実施することが可能である。ラッチ５４
及び５６は、例えば、フリップ・フロップ、または、入
力信号の状態を記憶し、出力するための他のタイプの回
路によって実施することが可能である。インバータ５２
は、入力信号を反転するための任意の回路によって実施
可能である。さらに、ＦＷＣ回路５０は、異なるタイプ
のＥＮＡＢＬＥ信号及び遅延線信号、及び、さまざまな
タイプの遅延段及び遅延線に利用することも可能であ
る。
【００２３】本発明の解説は典型的な実施態様に関して
行ってきたが、もちろん、当該技術者には、すぐに、多
くの修正が明らかになるであろう。本出願は、そのいか
なる改変または変更を包含することを意図したものであ
る。例えば、本発明の範囲を逸脱することなく、ＦＩＦ
Ｏ、ラッチ、マルチプレクサ、インバータ、及び、遅延
段素子の機能を実施するさまざまなタイプの回路コンポ
ーネントを利用することが可能である。本発明は、請求
項及びその同等物による制限だけしか受けないものとす
る。
行ってきたが、もちろん、当該技術者には、すぐに、多
くの修正が明らかになるであろう。本出願は、そのいか
なる改変または変更を包含することを意図したものであ
る。例えば、本発明の範囲を逸脱することなく、ＦＩＦ
Ｏ、ラッチ、マルチプレクサ、インバータ、及び、遅延
段素子の機能を実施するさまざまなタイプの回路コンポ
ーネントを利用することが可能である。本発明は、請求
項及びその同等物による制限だけしか受けないものとす
る。
【００２４】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００２５】（実施態様１）遅延データを遅延回路にロ
ードするためのクロック制御回路であって、イネーブル
信号及び遅延線信号を受信し、出力を生じる、クロック
で使用可能になるラッチ（５１）と、前記遅延線信号
と、前記クロックで使用可能になるラッチの出力を受信
するラッチ（５４）と、前記クロックで使用可能になる
ラッチ（５１）の前記出力を受信し、前記ラッチ（５
４）の出力によって制御されて、前記イネーブル信号と
前記遅延線信号に応答し、遅延データをロードするため
の信号を送り出すマルチプレクサ（５３）とを有するク
ロック制御回路。
ードするためのクロック制御回路であって、イネーブル
信号及び遅延線信号を受信し、出力を生じる、クロック
で使用可能になるラッチ（５１）と、前記遅延線信号
と、前記クロックで使用可能になるラッチの出力を受信
するラッチ（５４）と、前記クロックで使用可能になる
ラッチ（５１）の前記出力を受信し、前記ラッチ（５
４）の出力によって制御されて、前記イネーブル信号と
前記遅延線信号に応答し、遅延データをロードするため
の信号を送り出すマルチプレクサ（５３）とを有するク
ロック制御回路。
【００２６】（実施態様２）前記クロックで使用可能に
なるラッチ（５１）に、フィードバック・ループに接続
されて、前記クロックで使用可能になるラッチ（５１）
の前記出力を受信し、前記イネーブル信号によって制御
される、フィードバック・マルチプレクサ（５５）が含
まれることを特徴とする、実施態様１に記載の回路。
なるラッチ（５１）に、フィードバック・ループに接続
されて、前記クロックで使用可能になるラッチ（５１）
の前記出力を受信し、前記イネーブル信号によって制御
される、フィードバック・マルチプレクサ（５５）が含
まれることを特徴とする、実施態様１に記載の回路。
【００２７】（実施態様３）さらに、前記クロックで使
用可能になるラッチ（５１）の出力と前記フィードバッ
ク・マルチプレクサ（５５）の間に結合されたインバー
タ（５２）が含まれることを特徴とする、実施態様２に
記載の回路。
用可能になるラッチ（５１）の出力と前記フィードバッ
ク・マルチプレクサ（５５）の間に結合されたインバー
タ（５２）が含まれることを特徴とする、実施態様２に
記載の回路。
【００２８】（実施態様４）前記マルチプレクサ（５
３）が前記インバータの出力を受信することを特徴とす
る、実施態様３に記載の回路。
３）が前記インバータの出力を受信することを特徴とす
る、実施態様３に記載の回路。
【００２９】（実施態様５）前記クロックで使用可能に
なるラッチ（５１）に、フリップ・フロップ（５６）が
含まれることを特徴とする、実施態様１に記載の回路。
なるラッチ（５１）に、フリップ・フロップ（５６）が
含まれることを特徴とする、実施態様１に記載の回路。
【００３０】（実施態様６）クロックで使用可能になる
ラッチ（５１）が、特定の値の前記イネーブル信号を受
信するかぎりは、一定の出力を送り出すことを特徴とす
る、実施態様１に記載の回路。
ラッチ（５１）が、特定の値の前記イネーブル信号を受
信するかぎりは、一定の出力を送り出すことを特徴とす
る、実施態様１に記載の回路。
【００３１】（実施態様７）さらに、前記マルチプレク
サ（５３）の出力信号によって刻時される先入れ・先出
し（ＦＩＦＯ）回路（１４）が含まれることを特徴とす
る、実施態様１に記載の回路。
サ（５３）の出力信号によって刻時される先入れ・先出
し（ＦＩＦＯ）回路（１４）が含まれることを特徴とす
る、実施態様１に記載の回路。
【００３２】（実施態様８）さらに、マスタ・クロック
信号を受信し、前記遅延線信号を送り出す遅延段（１
１）が含まれることを特徴とする、実施態様７に記載の
回路。
信号を受信し、前記遅延線信号を送り出す遅延段（１
１）が含まれることを特徴とする、実施態様７に記載の
回路。
【００３３】（実施態様９）さらに、前記イネーブル信
号を送り出すゲート生成論理素子（１５）が含まれるこ
とを特徴とする、実施態様７に記載の回路。
号を送り出すゲート生成論理素子（１５）が含まれるこ
とを特徴とする、実施態様７に記載の回路。
【００３４】
【発明の効果】以上のように、本発明を用いると、クロ
ック制御回路において精密遅延線回路にグリッチのない
イネーブル／ディスエーブル機能を組み込んだクロック
制御回路を提供することができる。
ック制御回路において精密遅延線回路にグリッチのない
イネーブル／ディスエーブル機能を組み込んだクロック
制御回路を提供することができる。
【図１】遅延データのローディングに用いられるクロッ
ク遅延回路における遅延及び制御経路を例示したダイヤ
グラムである。
ク遅延回路における遅延及び制御経路を例示したダイヤ
グラムである。
【図２】従来のクロック・ゲート回路のダイヤグラムで
ある。
ある。
【図３】図２に示すクロック・ゲート回路のタイミング
図である。
図である。
【図４】先入れ・先出し（ＦＩＦＯ）ウィンドウ・クロ
ック回路のダイヤグラムである。
ック回路のダイヤグラムである。
【図５】図４に示すＦＩＦＯウィンドウ・クロック回路
のタイミング図である。
のタイミング図である。
【図６】図４に示すＦＩＦＯウィンドウ・クロック回路
の動作を例示した状態図である。
の動作を例示した状態図である。
１１：遅延段 １４：ＦＩＦＯ回路 １５：ゲート生成論理素子 ５１：クロックで使用可能になるラッチ ５３：マルチプレクサ ５４：ラッチ ５５：フィードバック・マルチプレクサ ５６：フリップ・フロップ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ.
Claims (1)
- 【請求項１】遅延データを遅延回路にロードするための
クロック制御回路であって、 イネーブル信号及び遅延線信号を受信し、出力を生じ
る、クロックで使用可能になるラッチと、 前記遅延線信号と、前記クロックで使用可能になるラッ
チの出力を受信するラッチと、 前記クロックで使用可能になるラッチの前記出力を受信
し、前記ラッチの出力によって制御されて、前記イネー
ブル信号と前記遅延線信号に応答し、遅延データをロー
ドするための信号を送り出すマルチプレクサとを有する
クロック制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US672903 | 2000-09-29 | ||
| US09/672,903 US6348828B1 (en) | 2000-09-29 | 2000-09-29 | Clock enable circuit for use in a high speed reprogrammable delay line incorporating glitchless enable/disable functionality |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176341A true JP2002176341A (ja) | 2002-06-21 |
Family
ID=24700505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001299878A Pending JP2002176341A (ja) | 2000-09-29 | 2001-09-28 | クロック制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6348828B1 (ja) |
| JP (1) | JP2002176341A (ja) |
| DE (1) | DE10143687A1 (ja) |
| SG (1) | SG98038A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068080B1 (en) * | 2003-01-17 | 2006-06-27 | Xilinx, Inc. | Method and apparatus for reducing power consumption within a logic device |
| US6873183B1 (en) | 2003-05-12 | 2005-03-29 | Xilinx, Inc. | Method and circuit for glitchless clock control |
| US6975145B1 (en) | 2003-06-02 | 2005-12-13 | Xilinx, Inc. | Glitchless dynamic multiplexer with synchronous and asynchronous controls |
| US7129765B2 (en) | 2004-04-30 | 2006-10-31 | Xilinx, Inc. | Differential clock tree in an integrated circuit |
| US7888959B2 (en) * | 2007-09-19 | 2011-02-15 | International Business Machines Corporation | Apparatus and method for hardening latches in SOI CMOS devices |
| US8786340B1 (en) | 2013-04-24 | 2014-07-22 | Micron Technology, Inc. | Apparatuses, methods, and circuits including a delay circuit having a delay that is adjustable during operation |
| US9762247B1 (en) * | 2016-06-16 | 2017-09-12 | Micron Technology, Inc. | Apparatuses with an embedded combination logic circuit for high speed operations |
| KR102306185B1 (ko) | 2017-06-09 | 2021-09-27 | 에스케이하이닉스 주식회사 | 단위 지연 회로 및 이를 포함하는 디지털 제어 지연 라인 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2539600B2 (ja) | 1985-07-10 | 1996-10-02 | 株式会社アドバンテスト | タイミング発生装置 |
| US5148175A (en) | 1991-07-05 | 1992-09-15 | Sperry Marine Inc. | High resolution variable range gate generator with programmable timing |
| TW234796B (ja) | 1993-02-24 | 1994-11-21 | Advanced Micro Devices Inc | |
| US5457719A (en) | 1993-08-11 | 1995-10-10 | Advanced Micro Devices Inc. | All digital on-the-fly time delay calibrator |
| JP2590741Y2 (ja) | 1993-10-18 | 1999-02-17 | 株式会社アドバンテスト | 半導体試験装置用タイミング発生器 |
| JP2959372B2 (ja) | 1993-12-03 | 1999-10-06 | 日本電気株式会社 | クロック生成回路 |
| US5554946A (en) | 1994-04-08 | 1996-09-10 | International Business Machines Corporation | Timing signal generator |
| JP3553639B2 (ja) | 1994-05-12 | 2004-08-11 | アジレント・テクノロジーズ・インク | タイミング調整回路 |
| US5589782A (en) * | 1995-06-02 | 1996-12-31 | Advanced Micro Devices, Inc. | Macrocell and clock signal allocation circuit for a programmable logic device (PLD) enabling PLD resources to provide multiple functions |
| US5590658A (en) | 1995-06-29 | 1997-01-07 | Teratech Corporation | Portable ultrasound imaging system |
| US5654988A (en) * | 1995-09-29 | 1997-08-05 | Intel Corporation | Apparatus for generating a pulse clock signal for a multiple-stage synchronizer |
| US5719516A (en) * | 1995-12-20 | 1998-02-17 | Advanced Micro Devices, Inc. | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal |
| US6072348A (en) * | 1997-07-09 | 2000-06-06 | Xilinx, Inc. | Programmable power reduction in a clock-distribution circuit |
| US6223313B1 (en) * | 1997-12-05 | 2001-04-24 | Lightspeed Semiconductor Corporation | Method and apparatus for controlling and observing data in a logic block-based asic |
| KR100255664B1 (ko) * | 1997-12-29 | 2000-05-01 | 윤종용 | 반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법 |
-
2000
- 2000-09-29 US US09/672,903 patent/US6348828B1/en not_active Expired - Lifetime
-
2001
- 2001-09-06 DE DE10143687A patent/DE10143687A1/de not_active Withdrawn
- 2001-09-27 SG SG200105913A patent/SG98038A1/en unknown
- 2001-09-28 JP JP2001299878A patent/JP2002176341A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6348828B1 (en) | 2002-02-19 |
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| SG98038A1 (en) | 2003-08-20 |
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Legal Events
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|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060629 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061130 |