JP2539600B2 - タイミング発生装置 - Google Patents

タイミング発生装置

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JP2539600B2 JP60151797A JP15179785A JP2539600B2 JP 2539600 B2 JP2539600 B2 JP 2539600B2 JP 60151797 A JP60151797 A JP 60151797A JP 15179785 A JP15179785 A JP 15179785A JP 2539600 B2 JP2539600 B2 JP 2539600B2
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Description

【発明の詳細な説明】 発明の背景 この発明は例えばIC試験装置に用いられ、設定した各
種の同期及び位相をもつタイミング信号を発生するタイ
ミング発生装置に関する。
従来のこの種のタイミング発生装置は第１図に示すよ
うに構成されていた。すなわち周期発生部11において設
定された周期データと対応して周期発生器12から、端子
13に与えられる基準クロック（第２図CK）の周期Ｔのｍ
倍（ｍは正整数）を周期とするパルスＡ1と、周期Ｔの
ｐ倍（ｐはｍより小さい正整数）を周期とするパルスＡ
2とを出力する。第２図ではパルスＡ1の周期mTは8Tと9T
とを交互にとり、パルスＡ2の周期pTは2Tである。パル
スＡ1の平均周期は設定周期と等しい。周期発生器12で
は更に周期Ｔよりも小さい遅延量を示す微小周期データ
RDを、前記設定周期データ中の周期Ｔ以下の重みの下位
データと、パルスＡ1の発生状態とに応じて出力する。
この微小周期データRDは設定周期のパルスとパルスＡ1
との各パルスごとの位相差を示すものである。
パルスＡ1,A2及び微小周期データRDは微小遅延回路14
に入力されて、パルスＡ1,A2の一部に微小周期データRD
に応じて周期Ｔ以下の遅延が与えられ、それぞれパルス
Ｂ1,B2として出力される。第２図の例ではパルスＡ1は
その一つおきのものがT/2だけ遅延され、パルスＡ1中の
その遅延されるべきパルス及び次のパルスまでのすべて
のパルスＡ2はT/2だけ遅延される。パルスＢ1の周期は
設定周期、この例では8.5Tとなる。
パルスＢ1,B2は遅延発生部15の粗遅延器16に入力され
る。粗遅延器16には遅延設定器17に設定された遅延デー
タCD中の上位の遅延データCDLが入力され、このデータ
に応じてパルスＢ2を単位としてパルスＢ1が遅延され、
パルスＥとして出力される。第２図ではパルスＥは4T遅
延された場合を示している。このパルスＥは微小遅延回
路18に入力され、遅延設定器17の設定遅延データCD中の
下位の遅延データCDHに応じた遅延が与えられ、パルス
Ｆ、つまりタイミングパルスとして出力される。
周期発生器12は第３図に示すように構成されていた。
即ち周期設定器21に発生すべき周期（ｍ＋ｋ）Ｔ（ｍは
正整数,0≦ｋ＜１）を設定し、これと対応して周期デー
タが出力される。周期データ中の周期Ｔ以上の重みをも
つビット数をｎ1、Ｔ未満の重みのビット数をｎ2とす
る。第３図ではｎ1＝5,n2＝２の場合で各ビットの重み
を図に示した。この例では発生すべき周期（ｍ＋ｋ）Ｔ
からＴを減算した値を示すデータが周期設定器21から出
力される。第２図の例では発生すべき周期（ｍ＋ｋ）Ｔ
は8.5Tであり、これに対応して第３図に示すように周期
データ0011110が出力される。
起動状態設定用のセットリセット形フリップフロップ
22,累積加算用のｎ2ビットのＤ形フリップフロップ23は
端子24の初期化信号iNiTにより予めリセットされてあ
る。端子25に第４図に示すように起動信号STARTが与え
られると、フリップフロップ22はセットされてそのＱ出
力G1は第４図に示すように高レベルになり、出力G1によ
りゲート26,27が開かれる。また起動信号STARTはORゲー
ト28に与えられ、その出力Ｓ6によりゲート29が開か
れ、クロック発生器10からの基準クロックCKが端子13を
通じてゲート29に与えられ、ゲート29から基準クロック
の一つがパルスＡ1として出力される。またORゲート28
の出力Ｓ6はｎ1ビットのダウンカウンタ31のロード端子
LOに入力され、このカウンタ31はクロック同期式カウン
タであってその信号Ｓ6が与えられている状態における
基準クロックCKの立下りで周期設定器21の出力中の上位
ビットｎ1、つまりmTと対応したデータがプリセットさ
れ、つまり初期化され、カウンタ31の計数内容Ｄ1は第
４図に示すようにこの例では７となる。その後カウンタ
31は基準クロックCKごとにその立下りでダウンカウント
される。
ORゲート28の出力Ｓ6は微分回路32にも供給され、微
分回路32の出力Ｓ7によりカウンタ33がクリアされ、カ
ウンタ33の計数値Ｄ4は０となる。カウンタ33はパルス
Ａ2の周期をＴのｐ倍にするためのものであり、この例
ではｐ＝２であってカウンタ33が基準クロックCKを２個
計数するごとにANDゲート34から幅Ｔの信号Ｓ8を出力す
る。この信号Ｓ8はゲート27に与えられ、信号Ｇ1,S8，
基準クロックCKの一致出力がパルスＡ2として得られ
る。
周期設定器21の出力設定周期データ中の下位ビットｎ
2、つまりkTと対応したデータはｎ2ビット加算器35に与
えられ、ｎ2ビットフリップフロップ23の出力と加算さ
れ、その加算出力はフリップフロップ23のデータ端子Ｄ
0,D1へ供給される。この例ではｎ2＝２であり、加算器3
5は２ビット加算器である。加算器35の桁上げ出力Ｃ1は
ゲート36に反転して与えられ、ゲート37に反転すること
なく与えられる。初期状態でフリップフロップ23はリセ
ットされ、その出力は０であり、従って桁上げ出力Ｃ1
は０でゲート36が開かれている。また加算器35の２ビッ
ト出力中の上位ビット出力ｄ2は、この例では設定周期
データの下位２ビットが1,0であるから高レベルとなっ
ている。フリップフロップ23に、ゲート26の出力Ｓ5の
立下りで加算器35の出力が取込まれ、フリップフロップ
23の出力は周期発生器12の微小周期データRDとして出力
される。フリップフロップ23及び加算器35は累積加算回
路20を構成している。
ダウンカウンタ31が基準クロックCKをｍと対応した
個、この例では７個計数して計数値Ｄ1が０になると、
ゼロ検出回路38から出力Ｓ1が生じ、これがゲート36を
通過し、信号Ｓ2として更にORゲート39を通じてゲート2
6へ与えられ、そのゲート26の出力Ｓ5がORゲート28に供
給されるため、ゲート29から、基準クロックCKの１個が
先の起動時のパルスＡ1から8T離れてパルスＡ1として出
力される。またORゲート28から出力が発生したことによ
り微分回路32から出力が生じ、カウンタ33がクリアさ
れ、かつダウンカウンタ31に設定周期データの上位ビッ
トｎ1がプリセットされる。ゲート26の出力Ｓ5の立下り
でフリップフロップ23に加算器35の出力が取込まれ、フ
リップフロップ23の出力はｄ3＝1,d4＝０となり、その
上位ビット出力ｄ3は高レベルになり、このため加算器3
5の出力は0,0となると共に桁上げ出力Ｃ1が高レベルに
なり、また加算器35の出力ｄ2は低レベルになる。
この状態で同様のことが行われるが、次にダウンカウ
ンタ31がゼロになった時に、検出回路38の出力Ｓ1はゲ
ート37を通過し、出力Ｓ3が生じ、これが次の基準クロ
ックCKによりＤ形フリップフロップ41に取込まれ、その
出力Ｓ4がゲート26へ供給され、よって前述と同様にゲ
ート29からパルスＡ1が生じるが、このパルスＡ1は先の
パルスＡ1から9Tである。またフリップフロップ23に対
する取込みが行われ、その出力ｄ3は低レベルになり、
この結果加算器35の出力ｄ2は高レベルになり初期状態
に戻る。従って同様のことが繰返され、パルスＡ1の周
期は8Tと9Tとを繰返し、パルスＡ2の周期は2Tとなり、
微小周期データRDはｄ3＝0,d4＝０（0T）とｄ3＝1,d4＝
０（0.5T）とを8T,9Tの周期で繰返す。つまり周期設定
器21の出力データ中のkTに対応するものがパルスＡ1ご
とに累積加算回路20で累積加算され、その加算出力中の
桁上げビットを除く、ｄ3,d4は微小周期データRDとして
出力される。また加算器35の桁上げ出力に応じて検出回
路38の出力がゲート36,37で切替えられてORゲート39又
はフリップフロップ41へ供給され、遅延されることな
く、又はＴだけ遅延されてゲート26に与えられる。
第１図中の微小遅延回路14は例えば第５図に示すよう
に構成される。周期発生器12からのパルスＡ1,A2はそれ
ぞれ遅延回路42,43を通じて第６図に示すようにパルス
Ａ′1,A′2とされてそれぞれゲート44及び45,46及び47
へ供給される。遅延回路42,43の遅延量は同一であり、
この遅延によりパルスＡ′1の前に微小周期データRDが
切替えられるようにされ、つまり加算器35の加算結果が
フリップフロップ23に取込まれ、そのフリップフロップ
23の出力が安定化するようにされる。パルスＡ1の周期
が8Tの間は微小周期データRDはｄ3＝０でそのビットｄ3
によりゲート44,46が開、ゲート45,47が閉とされ、ゲー
ト44,46の出力はそれぞれORゲート48,49を通じ、ゲート
51及び52,53及び54へ供給され、ゲート51,53の出力はOR
ゲート55,56へそれぞれ供給される。前記例ではデータ
ｄ4は常に０であり、このビットｄ4によりゲート51,53
は常に開、ゲート52,54は常に閉とされている。よって
ｄ3＝０の間パルスＡ′1及びＡ′2はそれぞれゲート44,
48,51,55及び46,49,53,56を通じてパルスＢ1及びＢ2と
して出力される。パルスＡ1の周期9Tの間はｄ3＝1,d4＝
０であるからゲート44,46は閉、ゲート45,47は開とな
り、パルスＡ′1,A′2はそれぞれゲート45,47を通じてT
/2遅延素子57,58へ供給され、それぞれT/2遅延され、ゲ
ート48,51,55を通じ、またゲート49,53,56を通じてパル
スＢ1,B2として出力される。この時のパルスＢ1は先の
パルスＢ1に対し8.5T遅れている。次のパルスＡ1はゲー
ト44を通過する。以下同様のことが繰返され、パルスＢ
1の周期は8.5Tとなる。
なおゲート52,54の出力はそれぞれT/4の遅延を与える
遅延回路61,62を通じてORゲート55,56に供給される。
第１図中の粗遅延器16の一例を第７図に示す。クロッ
ク同期式カウンタ63はパルスＢ1によりクリアされ、パ
ルスＢ2は遅延回路64で遅延され、第８図に示すように
パルスＢ′2としてカウンタ63で計数される。つまりカ
ウンタ63はクリアされた後にパルスＢ′2の計数を開始
する。遅延設定器17から設定遅延量を示すデータ中の上
位データCDLは、この例ではｂ1,b2,b3,b4の４ビットで
あり、かつ4Tの遅延を示し、ｂ3のみが“1"で他は“0"
である。この上位データCDLとカウンタ63の計数値Ｄ5と
が一致検出回路65で比較され、第８図に示すように計数
値Ｄ5が２になると一致検出回路65から出力Ｓ9が生じ、
これによりゲート66が開かれ、その間に生じるパルス
Ｂ′2が遅延パルスＥとして出力される。
第１図中の微小遅延回路18は例えば第９図に示すよう
に構成される。遅延設定器17に設定された遅延量と対応
した遅延データ中の下位ビットである微小遅延データは
３ビットｂ5,b6,b7よりなり、これらビットｂ5,b6,b7に
よりそれぞれゲート67及び68,71及び72,73及び74が逆に
開閉制御される。遅延パルスＥはゲート67,68へ供給さ
れ、ゲート67,71,73の各出力はそれぞれORゲート75,76,
77へ供給され、ゲート68,72,74の各出力はそれぞれＴ遅
延素子78,T/2遅延素子79,T/4遅延素子81を通じてそれぞ
れORゲート75,76,77へ供給される。ORゲート75の出力は
ゲート71,72へ供給され、ORゲート76の出力はゲート73,
74へ供給される。微小遅延データCDHがT/2遅延である場
合はｂ5＝0,b61,b7＝０であり、ゲート67,72,73が開と
なり、ゲート68、71,74は閉となり、パルスＥはゲート6
7,75,72,T/2遅延素子79、ゲート76,73,77を通じて第８
図に示すように0.5Tだけ遅延されてパルスＦとして出力
される。第８図中のパルスE,Fにおける点線で示すもの
は設定遅延量が０の場合に生じるパルス位置を示す。
以上述べたように従来のタイミング発生装置において
はまず周期発生部11において設定した周期をもつパルス
Ｂ1を作り、次にそのパルスＢ1に対し、遅延発生部15で
設定した遅延を与えるものである。このため周期発生部
11において微小遅延回路14を用い、遅延発生部15におい
ても微小遅延回路18を用いている。各種の周期や位相の
タイミングパルスをその設定単位を小さな値で発生する
には、つまり分解能を上げるには微小遅延回路14,18の
各遅延切替段数を多くする必要があり、かつその遅延素
子に小さな遅延量のものを用いる必要がある。粗遅延器
16での遅延単位が基準クロック周期Ｔの整数倍、前記例
では2Tであるため、微小遅延回路18における遅延切替段
数は微小遅延回路14より多くなる。例えばIC試験装置に
おいては基準クロックとして250MHzや500MHzという高い
周波数のものが用いられるようになって来ている。その
場合、極めて高い分解能が必要となり、各遅延素子の精
度が高く、かつ安定度が高いものが要求される。遅延素
子としては単なる印刷配線,LC伝送線,CR伝送線，ゲート
回路などが用いられている。しかし遅延素子の各遅延量
を、温度変化など環境変化や経年変化に影響されること
なく正確に維持することは困難であった。しかもこれに
影響され難いかつ高精度のものは高価であり、従来では
その高価な遅延素子を微小遅延回路14,18の両者に必要
とした。
発明の概要 この発明の目的は周期，位相を高い分解能で発生で
き、遅延素子の使用量が少なく、比較的簡単な構成で、
精度を悪化する原因が少なく、高い精度を期待できるタ
イミング発生装置を提供することにある。
第１の発明は、周期Ｔの基準クロックを発生するクロ
ック発生器と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０
≦ｋ＜１）が設定され、設定周期データを出力する周期
設定器と、 その周期設定器からの設定周期データと上記クロック
発生器からの基準クロックとが入力されて、その基準ク
ロックをｍと対応した数だけ計数するごとに、パルスを
発生し、そのパルスの発生ごとにｋの累積加算値を示す
微小周期デーータを出力し、かつ上記累積加算値がＴを
超えるごとに上記パルスの発生を１基準クロック遅らせ
る周期発生器と、 遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又は正整数、
０≦ｉ＜１）が設定され、遅延量nTを示す粗遅延データ
及び遅延量iTを示す微小遅延データを出力する遅延設定
器と、 その遅延設定器及び上記周期発生器に接続され、上記
発生パルスに対し、nTだけ遅延した遅延パルスを出力す
る粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定
器からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルス
とが入力され、上記加算器の加算値と対応した遅延を上
記遅延パルスに与えてタイミングパルスとして出力する
微小遅延部とを具備し、 上記周期発生器は、上記基準クロックを計数するカウ
ンタとを有し、そのカウンタは上記発生パルスにより初
期化され、その初期化から上記カウンタが基準クロック
をｍと対応する数だけ計数すると、これが検出手段によ
り検出されてパルスを出力し、上記周期設定器からのkT
を示すデータは上記発生パルスごとに累積加算回路によ
り加算され、その加算出力中の桁上げ出力により制御さ
れ、その桁上げがない場合は上記検出手段の出力パルス
を上記発生パルスとし、桁上げがある場合は上記検出手
段の出力パルスをＴだけ遅延して上記発生パルスとして
出力する手段が設けられ、上記累積加算回路よりの加算
出力中の桁上げ出力以外は上記微小周期データとして出
力され、 上記粗遅延手段は、上記カウンタの計数値と、上記遅
延設定器からの粗遅延データとを比較し、両者が一致す
ると上記遅延パルスを出力する一致検出手段である。
第２の発明は、周期Ｔの基準クロックを発生するクロ
ック発生器と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０
≦ｋ＜１）が設定され、設定周期データを出力する周期
設定器と、 その周期設定器からの設定周期データと上記クロック
発生器からの基準クロックとが入力されて、Ｔの整数倍
の間隔をもち、かつ平均周期が上記設定周期（ｍ＋ｋ）
Ｔのパルスを発生し、かつその発生パルスと上記設定周
期（ｍ＋ｋ）Ｔのパルスとの各パルスごとの位相差を示
す微小周期データを出力する周期発生器と、 遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又は正整数、
０≦ｉ＜１）が設定され、遅延量nTを示す粗遅延データ
及び遅延量iTを示す微小遅延データを出力する遅延設定
器と、 その遅延設定器及び上記周期発生器に接続され、上記
発生パルスに対し、nTだけ遅延した遅延パルスを出力す
る粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定
器からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルス
とが入力され、上記加算器の加算値と対応した遅延を上
記遅延パルスに与えてタイミングパルスとして出力する
微小遅延部とを具備し、 上記周期発生器は、上記基準クロックを計数するカウ
ンタを有し、そのカウンタは上記発生パルスにより初期
化され、その初期化から上記カウンタが基準クロックを
ｍと対応する数だけ計数すると、これが検出手段により
検出されてパルスを出力し、上記周期設定器からのkTを
示すデータは上記発生パルスごとに累積加算回路により
加算され、その加算出力中の桁上げ出力により制御さ
れ、その桁上げがない場合は上記検出手段の出力パルス
を上記発生パルスとし、桁上げがある場合は上記検出手
段の出力パルスをＴだけ遅延して上記発生パルスとして
出力する手段が設けられ、上記累積加算回路よりの加算
出力中の桁上げ出力以外は上記微小周期データとして出
力され、 上記粗遅延手段は、上記カウンタの計数値と、上記遅
延設定器からの粗遅延データとを比較し、両者が一致す
ると上記遅延パルスを出力する一致検出手段である。
第３の発明は、周期Ｔの基準クロックを発生するクロ
ック発生器と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０
≦ｋ＜１）が設定され、設定周期データを出力する周期
設定器と、 その周期設定器からの設定周期データと上記クロック
発生器からの基準クロックとが入力されて、その基準ク
ロックをｍと対応した数だけ計数するごとに、パルスを
発生し、そのパルスの発生ごとにｋの累積加算値を示す
微小周期デーータを出力し、かつ上記累積加算値がＴを
超えるごとに上記パルスの発生を１基準クロック遅らせ
る周期発生器と、 遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又は正整数、
０≦ｉ＜１）が設定され、遅延量nTを示す粗遅延データ
及び遅延量iTを示す微小遅延データを出力する遅延設定
器と、 その遅延設定器及び上記周期発生器に接続され、上記
発生パルスに対し、nTだけ遅延した遅延パルスを出力す
る粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定
器からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルス
とが入力され、上記加算器の加算値と対応した遅延を上
記遅延パルスに与えてタイミングパルスとして出力する
微小遅延部とを具備し、 上記周期発生器は、基準クロックを計数するカウンタ
を有し、そのカウンタは上記発生パルスにより初期化さ
れ、その初期化から上記カウンタが基準クロックをｍと
対応する数だけ計数すると、これが検出手段により検出
されて上記発生パルスを出力し、上記周期設定器からの
kTを示すデータは上記発生パルスごとに累積加算回路に
より加算され、その加算出力中の桁上げ出力によりその
桁上げが存在している時に上記発生パルスごとに上記カ
ウンタにおける基準クロックの計数を１回阻止する手段
が設けられ、上記累積加算回路の加算出力中の桁上げ出
力以外は上記微小周期データとして出力され、 上記粗遅延手段は上記カウンタの計数値と、上記遅延
設定器からの粗遅延データとを比較し、両者が一致する
と上記遅延パルスを出力する一致検出手段である。
第４の発明は、周期Ｔの基準クロックを発生するクロ
ック発生器と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０
≦ｋ＜１）が設定され、設定周期データを出力する周期
設定器と、 その周期設定器からの設定周期データと上記クロック
発生器からの基準クロックとが入力されて、Ｔの整数倍
の間隔をもち、かつ平均周期が上記設定周期（ｍ＋ｋ）
Ｔのパルスを発生し、かつその発生パルスと上記設定周
期（ｍ＋ｋ）Ｔのパルスとの各パルスごとの位相差を示
す微小周期データを出力する周期発生器と、 遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又は正整数、
０≦ｉ＜１）が設定され、遅延量nTを示す粗遅延データ
及び遅延量iTを示す微小遅延データを出力する遅延設定
器と、 その遅延設定器及び上記周期発生器に接続され、上記
発生パルスに対し、nTだけ遅延した遅延パルスを出力す
る粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定
器からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルス
とが入力され、上記加算器の加算値と対応した遅延を上
記遅延パルスに与えてタイミングパルスとして出力する
微小遅延部とを具備し、 上記周期発生器は、基準クロックを計数するカウンタ
を有し、そのカウンタは上記発生パルスにより初期化さ
れ、その初期化から上記カウンタが基準クロックをｍと
対応する数だけ計数すると、これが検出手段により検出
されて上記発生パルスを出力し、上記周期設定器からの
kTを示すデータは上記発生パルスごとに累積加算回路に
より加算され、その加算出力中の桁上げ出力によりその
桁上げが存在している時に上記発生パルスごとに上記カ
ウンタにおける基準クロックの計数を１回阻止する手段
が設けられ、上記累積加算回路の加算出力中の桁上げ出
力以外は上記微小周期データとして出力され、 上記粗遅延手段は上記カウンタの計数値と、上記遅延
設定器からの粗遅延データとを比較し、両者が一致する
と上記遅延パルスを出力する一致検出手段である。
好ましい実施例の詳細な説明 この発明の説明に先立ち、提案されているタイミング
発生装置を第10図を参照して説明する。第１図と対応す
る部分に同一符号を付けてある。周期発生器12では、周
期設定器21に設定された周期（ｍ＋ｋ）Ｔ（ｍ＝1,2,3,
…,0≦ｋ＜１）と対応した周期データと、基準クロック
CKとを入力して、基準クロック周期Ｔの整数倍の瞬時周
期をもち、かつ平均周期が設定周期（ｍ＋ｋ）Ｔと等し
いパルスＡ1を発生し、かつその発生パルスと上記設定
周期（ｍ＋ｋ）Ｔのパルスとの各パルスごとの位相差を
示す微小周期データRDを出力する。この周期発生器12と
しては第３図に示したものと同一のものを用いることが
できるが、この発明では第３図に示したものの出力中の
パルスＡ1及び微小周期データRDのみが用いられる。従
って第３図に示した構成中のパルスＡ2の発生に必要な
部分は省略される。
周期発生器12からのパルスＡ1はカウンタを用いる粗
遅延器16で遅延設定器17の上位遅延データCDLに応じて
遅延される。この場合この発明ではパルスＡ1を基準と
して端子13からの基準クロックを計数することにより行
われ、パルスＡ1に対しnT（ｎは０を含む正整数）だけ
遅延されたパルスＢ3を得る。このため遅延設定器17か
ら粗遅延器16に与える上位の遅延データCDLは重みがＴ
以上のデータである。
遅延設定器17の出力遅延データ中の微小遅延データCD
H、即ち重みがＴより小さいデータと、周期発生器12か
らの微小周期データRDとが加算器83で加算される。その
加算器83の加算出力に応じて、粗遅延器16の出力遅延パ
ルスＢ3が微小遅延部84で遅延される。微小遅延部84で
は加算器83から桁上げ出力Ｃ3が生じると、単位遅延回
路85で遅延パルスＢ3が1Tだけ遅延されて微小遅延回路1
8へ供給され、桁上げ出力Ｃ3がない場合は遅延パルスＢ
3は単位遅延回路85を遅延されることなく通過して微小
遅延回路18へ供給される。微小遅延回路18は第９図に示
したものと同様の構成であり、加算器83の出力中の桁上
げ出力Ｃ3以外の加算出力TDにより遅延量が制御され
る。ただし粗遅延器16で基準クロック周期Ｔを単位とし
た遅延が行われ、加算出力TDは周期Ｔ以下の遅延を与え
るものであり、微小遅延回路18は第９図中の重みがＴビ
ットｂ5による遅延切替段、つまりゲート67,68,75,遅延
素子78が省略され、単位遅延回路85の出力Ｇがゲート7
1,72に供給される構成となる。
この第10図に示した装置の作用を理解するため、各種
の例を第11図を参照して説明する。いま第10図の構成に
おいて設定周期（ｍ＋ｋ）Ｔ＝（８＋0.5）Ｔ＝8.5T設
定遅延量（ｎ＋ｉ）Ｔ＝（０＋０）Ｔ＝０とすると、周
期発生器12においては第１図，第３図について説明した
ように、基準クロック周期Ｔの整数倍でパルスが発生
し、その平均周期は設定周期（ｍ＋ｋ）Ｔ＝8.5Tのパル
スＡ1が第11図に示すように発生する。周期発生器12か
ら、kTを累積加算した値を示す微小周期データRDが出力
されるが、この例ではｋ＝0.5であるから、発生パルス
Ａ1ごとに０と、0.5とをそれぞれ示す微小周期データRD
が出力され、発生パルスＡ1の間隔（瞬時周期）が9Tと
対応するパルスＡ1の次に微小周期データRDが0.5を示す
ものとなる。設定遅延量（ｎ＋ｉ）Ｔ＝０であるから、
粗遅延器16でパルスＡ1は遅延を受けることなく、微小
遅延部84へ供給される。またiT＝０であるから加算器83
の出力は微小周期データRDがそのまま出力され、桁上げ
出力Ｃ3は常に０であり、出力TDはデータRDと等しくな
る。従って微小遅延部84に入力されたパルス（Ａ1）は
単位遅延回路85で遅延を受けることなく微小遅延回路18
へ入力され、微小遅延回路18では微小周期データRDが0.
5と対応する時にのみT/2だけ入力パルスを遅延する。こ
のため出力タイミングパルスは第11図にＨ1として示す
ようになる。これは第２図におけるパルスＢ1と一致し
ている。このようにこの発明では従来装置（第１図に示
したもの）における微小遅延回路14の作用を微小遅延回
路18で行っている。
次に設定周期（ｍ＋ｋ）Ｔ＝（８＋0.5）Ｔ＝8.5T,設
定遅延量（ｎ＋ｉ）Ｔ＝（４＋０）Ｔ＝4Tの場合は、前
述と同様に周期発生器12から瞬時周期（間隔）8Tと、9T
とを交互にとるパルスＡ1が出力されると共に０と0.5と
を示す微小周期データRDが出力される。設定遅延器17の
出力中の粗遅延データ（上位ビットデータ）CDLはnT＝4
Tを示すものであるから、パルスＡ1は粗遅延器16で4Tだ
け遅延され、第11図に示すようにパルスＢ3として出力
される。iT＝０であるから先の場合と同様に加算器83の
出力は微小周期データRDと等しくなる。従って微小遅延
部84に入力されたパルスＢ3は１つ置きに0.5Tの遅延を
受けて第11図に示すようにパルスＨ2となり、これがタ
イミングパルスとして出力される。
次に設定周期（ｍ＋ｋ）Ｔ＝（８＋0.5）Ｔ＝8.5T,設
定遅延量（ｎ＋ｉ）Ｔ＝（４＋0.5）Ｔ＝4.5Tの場合
は、周期発生器12からは前述と同様なパルスＡ1と微小
周期データRDとが出力され、また粗遅延器16から、パル
スＡ1をnT＝4Tだけ遅延したパルスＢ3が得られる。加算
器83において遅延設定器17からiT＝0.5Tを示す微小遅延
データCDHと、微小周期データRDとが加算さるが、微小
周期データRDはパルスＡ1ごとに０と0.5とを示すものを
交互に取るため、加算器83の出力は0.5と1.0と対応した
データを交互にとり、つまり桁上げ出力Ｃ3＝０及び0.5
と対応したデータTDと、桁上げ出力Ｃ3＝１及び０を示
すデータTDとがパルスＡ1ごとに交互に出力される。従
ってパルスＢ3は微小遅延部84で第11図に示すパルスＨ3
のように桁上げ出力Ｃ3＝０の場合は0.5T遅延され、Ｃ3
＝１の場合は単位遅延回路85で1.0T遅延され、微小遅延
回路18での遅延は０とされてタイミングパルスとして出
力される。つまり微小遅延部84ではパルスＢ3の各パル
スを、遅延設定器17からの微小遅延データCDHに応じ遅
延量iT＝0.5Tだけ常に遅延し、かつ、微小周期データRD
に応じて選択的に遅延することになる。
第12図に第10図中の粗遅延器16及び単位遅延回路85の
具体例を示す。粗遅延器16は第７図に示したものとほぼ
同様の構成であるが、そのカウンタ63のクロック端子に
は端子13からの基準クロックCKが供給され、またパルス
Ａ1は遅延回路86を通じてパルスＡ1のパルス幅程度遅延
されてカウンタ63のクリア端子にパルスＡ′1として供
給される。カウンタ63の計数値Ｄ6と遅延設定器17から
の遅延データ中の上位ビットｂ1〜ｂ5（粗遅延データCD
L）とは一致検出回路65で比較され、一致するとこの一
致検出出力は単位遅延回路85内のゲート87,88へ供給さ
れる。第10図中の加算器83の桁上げ出力Ｃ3がない場合
はゲート87が開かれ、桁上げ出力Ｃ3がある場合はゲー
ト88が開かれる。ゲート87の出力はORゲート89を通じて
ゲート66へ供給され、ゲート88の出力はＤ形フリップフ
ロップ91へ供給され、フリップフロップ91に、端子13の
基準クロックでゲート88の出力が取込まれる。フリップ
フロップ91の出力はORゲート89へ供給される。ゲート66
には基準クロックCKが与えられている。
第13図は従来技術の説明におけると同様に設定周期
（ｍ＋ｋ）Ｔ＝（８＋0.5）Ｔ＝8.5T、設定遅延量（ｎ
＋ｉ）Ｔ＝（４＋0.5）Ｔ＝4.5Tの場合におけるこの実
施例の動作例を示す。第10図において基準クロックCKが
周期発生器12へ供給され、第３図の場合と同様に動作し
て周期8T,9Tを交互に繰返すパルスＡ1が出力され、また
微小周期データRDとしてパルスＡ1の周期8Tの期間でｄ3
＝0,d4＝０（0T），パルスＡ1の周期9Tの期間でｄ3＝1,
d4＝０（0.5T）が出力される。パルスＡ1が遅延回路86
で遅延され、パルスＡ′1とされ、このパルスＡ′1によ
りカウンタ63がクリアされ、そのカウンタ63は０から基
準クロックCKの計数を開始する。その計数値Ｄ6が４に
なると設定遅延量の粗遅延データCDL（上位ビットｂ1＝
0,b2＝0,b3＝1,b4＝0,b5＝０）との一致が一致検出回路
65で検出され、粗遅延器16から遅延パルスＢ3が出力さ
れる。
加算器83で設定遅延量の微小遅延データCDH（下位ビ
ットｂ6＝1,b7＝０）と周期発生器12からの微小周期デ
ータRDとが加算され、その加算出力TDはパルスＡ1の周
期が8Tの期間ではｄ5＝1,d6＝０、9Tの期間ではｄ5＝0,
d6＝０となり、桁上げ出力Ｃ3はパルスＡ1が周期8Tの期
間では０、周期9Tの期間では１となる。よってパルスＡ
1の周期が8Tの期間では遅延パルスＢ3はゲート87,89を
通じてゲート66にパルスＳ11として与えられる。パルス
Ｓ11によりゲート66が開いた時に基準クロックCKがパル
スＧとして出力される。パルスＡ1の周期が9Tの期間で
は遅延パルスＢ3はゲート88を通り、Ｄ形フリップフロ
ップ91で周期Ｔだけ遅延され、パルスＳ11としてゲート
66を開く。よってパルスＧはパルスＡ1を一つ置きに5T
と6T遅延したものとなり、周期は8Tと9Tとを交互に繰り
返すものとなる。
このパルスＧは微小遅延回路18において加算器83の出
力TDにより遅延されるが、加算出力TDは先に述べたよう
にｄ5＝1,d6＝０とｄ5＝0,d6＝０とを交互に繰返すため
パルスＧは一つ置きに0.5T遅延され、微小遅延回路18の
出力パルスＨの周期は8.5Tとなる。
なお設定遅延量（ｎ＋ｉ）Ｔをゼロ、つまりｂ1〜ｂ7
をすべて０にし、設定周期（ｍ＋ｋ）Ｔを8.5Tとする
と、第13図において下３行に（）を付けて示すように加
算器83の出力（TD）はｄ5＝0,d6＝０とｄ5＝1,d6＝０と
が繰返され、単位遅延回路85の出力パルス（Ｇ）は各パ
ルスＡ1をＴ遅延したものとなり、パルスＧは微小遅延
回路18で一つ置きに0.5T遅延され、パルス（Ｈ）とな
り、8.5T周期のパルスとなる。このパルス（Ｈ）に対し
パルスＨは4.5T遅延されており、目的とするものが得ら
れていることが理解される。
つまり周期発生器12及び微小遅延回路18により第１図
に示した従来技術における周期発生部11の動作を行い、
設定遅延量の遅延を粗遅延器16と微小遅延回路18とで行
い、微小遅延回路18を周期発生、遅延設定の両者に用い
るために加算器83で微小周期データRDと微小遅延データ
CDHとを加算し、その出力で微小遅延回路18を制御し、
かつその加算の際の桁上げを単位遅延回路85で行ってい
る。
第10図，第12図中の単位遅延回路85としてはフリップ
フロップ91による場合に限らず、遅延量Ｔの遅延素子を
用いて構成することができる。即ち第14図に示すよう
に、第12図中においてゲート88とORゲート89との間にフ
リップフロップ91の代わりに遅延量Ｔの遅延素子93を接
続すればよい。この場合第14図に示すようにタイミング
をとるためのゲート66を一致検出回路65の出力側に挿入
すれば、この単位遅延回路85は微小遅延回路18中の任意
の遅延切替段と直列に接続することができる。
粗遅延器16は基準クロック周期Ｔを単位として遅延を
行うものであるから、第12図中のカウンタ63の作用を、
周期発生器12のカウンタ31（第３図）で行わせる。
これが特許請求の範囲の第１項、第２項の説明であ
る。その実施例を述べると例えば第15図に示すように、
周期発生器12中のカウンタ31（第３図）をアップカウン
タとし、カウンタ31を、周期発生器12での発生パルスＡ
1（この例ではORゲート28の出力Ｓ6）によりクリアして
初期化し、カウンタ31の計数値Ｄ1と周期設定器21中の
設定周期中のmTを示す粗周期データとを一致検出回路94
で比較し、両者が一致すると出力Ｓ1が高レベルになる
ようにされる。このようにしてパルスＡ1を得る。この
アップカウンタ31の計数値Ｄ1を粗遅延器16の一致検出
回路65へも供給し、遅延設定器17からの粗遅延データCD
Lと比較し、一致が検出されると出力Ｂ3を高レベルにす
る。このようにしてパルスＡ1に対し、設定遅延量中のn
Tだけ遅延したパルスＢ3が得られる。つまり粗遅延器16
は周期発生器12で発生したパルスＡ1を入力してこれをn
T遅延する場合に限らず、要するに発生パルスＡ1に対し
nTだけ遅延したパルスＢ3を出力するものであればよ
い。
第３図に示した周期発生器12では累積加算回路20から
桁上け出力Ｃ1が得られるごとに、次に発生するパルス
Ａ1を１基準クロック周期Ｔだけ遅らすために、零検出
回路38の検出出力Ｓ1を1Tだけ遅延したが、カウンタ31
での基準クロックCKの計数を１個阻止してもよい。この
例を第15図に示した場合につき説明する。第４図に示し
たタイムチャートから理解されるように桁上げ出力Ｃ1
が高レベルになってから次に検出回路94の出力Ｓ1が高
レベルになるまでにカウンタ31へ入力される基準クロッ
クCKを１個阻止すればよい。従って一致検出回路94の出
力Ｓ1を直接ゲート26へ供給し、そのゲート26の出力がO
Rゲート28を通過した出力Ｓ6を、遅延回路95で基準クロ
ック周期Ｔの２倍だけ遅延し、その遅延出力と桁上げ出
力Ｃ1との論理積をゲート96でとり、そのゲート96の出
力により、カウンタ31のクロック入力端子と直列に挿入
された禁止ゲート97を禁止制御すればよい。
第３図においても検出回路38の出力Ｓ1をゲート26に
直接供給して、遅延回路95,ゲート96,97を設けることに
より同様に構成することもできることは容易に理解され
よう。また第15図に示したようにカウンタ31をアップカ
ウンタとし、一致検出回路94を用いる場合に、遅延回路
95,ゲート96,97を省略し、第３図に示したように一致検
出回路94の出力Ｓ1をゲート36,37へ供給した構成として
もよい。
第３図中カウンタ31は設定周期中のmTと対応したクロ
ック数を、第12図中のカウンタ63は設定遅延量中のnTと
対応したクロック数をそれぞれ検出するために用いられ
たものである。これらカウンタによる設定した数を検出
する手段としては、先に示したようにダウンカウンタを
用いて零を検出する場合、アップカウンタを用いて一致
を検出する場合の他に、ダウンカウンタを用いて、桁下
げ出力を検出する場合、カウンタの最大計数値の補数を
プリセットして桁上げ出力を検出する場合の何れをも用
いることができる。第15図に示した例においても、カウ
ンタ31による検出を前記何れの場合を用いてもよく、そ
の場合、その使用方式に応じて、遅延設定器17から出力
される粗遅延データCDLが出力されるように遅延設定器1
7を構成しておけばよい。
微小遅延回路18における各遅延切替段、例えば第９図
中のゲート71,72,76及び遅延素子79からなる遅延切替段
においては、入力される微小遅延データCDH中の対応ビ
ットｂ6に応じて、入力パルスを遅延し、又は遅延する
ことなく出力すればよい。従って例えば第16図に示すよ
うにゲート72と遅延素子79とを入れ替えてもよい。同様
に第３図においてゲート37とフリップフロップ41とを入
れ替えてもよく、また第12図においてゲート88とフリッ
プフロップ91を入れ替えてもよい。
以上述べたようにこの発明によれば、第１図に示した
従来のタイミング発生装置と比較して微小遅延回路は一
つで済み、それだけ不安定要素が少なく、安定度の高
い、従って高い精度のものを得ることができる。また粗
遅延器は周期発生器のカウンタを兼用するため、カウン
タは一つで済み、さらに微小遅延回路も従来のものでは
その一つとして2T以下の遅延制御を必要としたが、この
発明装置ではＴ以下の遅延制御を行えばよく、それだけ
遅延切替段数が少なくて済み、この点からも安定性がよ
いものとなる。
【図面の簡単な説明】
第１図は従来のタイミング発生装置を示すブロック図、
第２図は第１図に示した装置の動作例を示すタイムチャ
ート、第３図は第１図中の周期発生器12の具体例を示す
論理回路図、第４図は第３図に示した周期発生器12の動
作の説明に供するためのタイムチャート、第５図は第１
図中の微小遅延回路14の一例を示す論理回路図、第６図
は第５図に示した微小遅延回路14の動作例を示すタイム
チャート、第７図は第１図中の粗遅延器16の具体例を示
す論理回路図、第８図は第７図に示した粗遅延器16の動
作例を示すタイムチャート、第９図は第１図中の微小遅
延回路18の具体例を示す論理回路図、第10図は提案され
ている発明の参照例を示すブロック図、第11図は第10図
に示した装置の各種動作例を示すタイムチャート、第12
図は第10図中の粗遅延器16及び単位遅延回路85の具体例
を示す論理回路図、第13図は第10図及び第12図に示した
構成によるこ発明の動作の具体例を示すタイムチャー
ト、第14図は単位遅延回路85の他の例を示す論理回路
図、第15図はこの発明による周期発生器12の一例及び粗
遅延器16の一例を示す論理回路図、第16図は微小遅延回
路18中の遅延切替段の他の例を示す論理回路図である。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】周期Ｔの基準クロックを発生するクロック
    発生器と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０≦
    ｋ＜１）が設定され、設定周期データを出力する周期設
    定器と、 その周期設定器からの設定周期データと上記クロック発
    生器からの基準クロックとが入力されて、その基準クロ
    ックをｍと対応した数だけ計数するごとに、パルスを発
    生し、そのパルスの発生ごとにｋの累積加算値を示す微
    小周期データを出力し、かつ上記累積加算値がＴを超え
    るごとに上記パルスの発生を１基準クロック遅らせる周
    期発生器と、 遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又は正整数、０
    ≦ｉ＜１）が設定され、遅延量nTを示す粗遅延データ及
    び遅延量iTを示す微小遅延データを出力する遅延設定器
    と、 その遅延設定器及び上記周期発生器に接続され、上記発
    生パルスに対し、nTだけ遅延した遅延パルスを出力する
    粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定器
    からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルスと
    が入力され、上記加算器の加算値と対応した遅延を上記
    遅延パルスに与えてタイミングパルスとして出力する微
    小遅延部とを具備し、 上記周期発生器は、上記基準クロックを計数するカウン
    タを有し、そのカウンタは上記発生パルスにより初期化
    され、その初期化から上記カウンタが基準クロックをｍ
    と対応する数だけ計数すると、これが検出手段により検
    出されてパルスを出力し、上記周期設定器からのkTを示
    すデータは上記発生パルスごとに累積加算回路により加
    算され、その加算出力中の桁上げ出力により制御され、
    その桁上げがない場合は上記検出手段の出力パルスを上
    記発生パルスとし、桁上げがある場合は上記検出手段の
    出力パルスをＴだけ遅延して上記発生パルスとして出力
    する手段が設けられ、上記累積加算回路よりの加算出力
    中の桁上げ出力以外は上記微小周期データとして出力さ
    れ、 上記粗遅延手段は、上記カウンタの計数値と、上記遅延
    設定器からの粗遅延データとを比較し、両者が一致する
    と上記遅延パルスを出力する一致検出手段であることを
    特徴とするタイミング発生装置。
  2. 【請求項２】周期Ｔの基準クロックを発生するクロック
    発生器と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０≦
    ｋ＜１）が設定され、設定周期データを出力する周期設
    定器と、 その周期設定器からの設定周期データと上記クロック発
    生器からの基準クロックとが入力されて、Ｔの整数倍の
    間隔をもち、かつ平均周期が上記設定周期（ｍ＋ｋ）Ｔ
    のパルスを発生し、かつその発生パルスと上記設定周期
    （ｍ＋ｋ）Ｔのパルスとの各パルスごとの位相差を示す
    微小周期データを出力する周期発生器と、 遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又は正整数、０
    ≦ｉ＜１）が設定され、遅延量nTを示す粗遅延データ及
    び遅延量iTを示す微小遅延データを出力する遅延設定器
    と、 その遅延設定器及び上記周期発生器に接続され、上記発
    生パルスに対し、nTだけ遅延した遅延パルスを出力する
    粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定器
    からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルスと
    が入力され、上記加算器の加算値と対応した遅延を上記
    遅延パルスに与えてタイミングパルスとして出力する微
    小遅延部とを具備し、 上記周期発生器は、上記基準クロックを計数するカウン
    タを有し、そのカウンタは上記発生パルスにより初期化
    され、その初期化から上記カウンタが基準クロックをｍ
    と対応する数だけ計数すると、これが検出手段により検
    出されてパルスを出力し、上記周期設定器からのkTを示
    すデータは上記発生パルスごとに累積加算回路により加
    算され、その加算出力中の桁上げ出力により制御され、
    その桁上げがない場合は上記検出手段の出力パルスを上
    記発生パルスとし、桁上げがある場合は上記検出手段の
    出力パルスをＴだけ遅延して上記発生パルスとして出力
    する手段が設けられ、上記累積加算回路よりの加算出力
    中の桁上げ出力以外は上記微小周期データとして出力さ
    れ、 上記粗遅延手段は、上記カウンタの計数値と、上記遅延
    設定器からの粗遅延データとを比較し、両者が一致する
    と上記遅延パルスを出力する一致検出手段であることを
    特徴とするタイミング発生装置。
  3. 【請求項３】周期Ｔの基準クロックを発生するクロック
    発生器と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０≦
    ｋ＜１）が設定され、設定周期データを出力する周期設
    定器と、 その周期設定器からの設定周期データと上記クロック発
    生器からの基準クロックとが入力されて、その基準クロ
    ックをｍと対応した数だけ計数するごとに、パルスを発
    生し、そのパルスの発生ごとにｋの累積加算値を示す微
    小周期データを出力し、かつ上記累積加算値がＴを超え
    るごとに上記パルスの発生を１基準クロック遅らせる周
    期発生器と、 遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又は正整数、０
    ≦ｉ＜１）が設定され、遅延量nTを示す粗遅延データ及
    び遅延量iTを示す微小遅延データを出力する遅延設定器
    と、 その遅延設定器及び上記周期発生器に接続され、上記発
    生パルスに対し、nTだけ遅延した遅延パルスを出力する
    粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定器
    からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルスと
    が入力され、上記加算器の加算値と対応した遅延を上記
    遅延パルスに与えてタイミングパルスとして出力する微
    小遅延部とを具備し、 上記周期発生器は、基準クロックを計数するカウンタを
    有し、そのカウンタは上記発生パルスにより初期化さ
    れ、その初期化から上記カウンタが基準クロックをｍと
    対応する数だけ計数すると、これが検出手段により検出
    されて上記発生パルスを出力し、上記周期設定器からの
    kTを示すデータは上記発生パルスごとに累積加算回路に
    より加算され、その加算出力中の桁上げ出力によりその
    桁上げが存在している時に上記発生パルスごとに上記カ
    ウンタにおける基準クロックの計数を１回阻止する手段
    が設けられ、上記累積加算回路の加算出力中の桁上げ出
    力以外は上記微小周期データとして出力され、 上記粗遅延手段は上記カウンタの計数値と、上記遅延設
    定器からの粗遅延データとを比較し、両者が一致すると
    上記遅延パルスを出力する一致検出手段であることを特
    徴とするタイミング発生装置。
  4. 【請求項４】周期Ｔの基準クロックを発生するクロック
    発生器と、 発生すべき周期（ｍ＋ｋ）Ｔ（ｍは１以上の整数、０≦
    ｋ＜１）が設定され、設定周期データを出力する周期設
    定器と、 その周期設定器からの設定周期データと上記クロック発
    生器からの基準クロックとが入力されて、Ｔの整数倍の
    間隔をもち、かつ平均周期が上記設定周期（ｍ＋ｋ）Ｔ
    のパルスを発生し、かつその発生パルスと上記設定周期
    （ｍ＋ｋ）Ｔのパルスとの各パルスごとの位相差を示す
    微小周期データを出力する周期発生器と、 遅延すべき遅延量（ｎ＋ｉ）Ｔ（ｎは０又は正整数、０
    ≦ｉ＜１）が設定され、遅延量nTを示す粗遅延データ及
    び遅延量iTを示す微小遅延データを出力する遅延設定器
    と、 その遅延設定器及び上記周期発生器に接続され、上記発
    生パルスに対し、nTだけ遅延した遅延パルスを出力する
    粗遅延手段と、 上記周期発生器からの微小周期データと上記遅延設定器
    からの微小遅延データとを加算する加算器と、 その加算器の出力と上記粗遅延手段からの遅延パルスと
    が入力され、上記加算器の加算値と対応した遅延を上記
    遅延パルスに与えてタイミングパルスとして出力する微
    小遅延部とを具備し、 上記周期発生器は、基準クロックを計数するカウンタを
    有し、そのカウンタは上記発生パルスにより初期化さ
    れ、その初期化から上記カウンタが基準クロックをｍと
    対応する数だけ計数すると、これが検出手段により検出
    されて上記発生パルスを出力し、上記周期設定器からの
    kTを示すデータは上記発生パルスごとに累積加算回路に
    より加算され、その加算出力中の桁上げ出力によりの桁
    上げが存在している時に上記発生パルスごとに上記カウ
    ンタにおける基準クロックの計数を１回阻止する手段が
    設けられ、上記累積加算回路の加算出力中の桁上げ出力
    以外は上記微小周期データとして出力され、 上記粗遅延手段は上記カウンタの計数値と、上記遅延設
    定器からの粗遅延データとを比較し、両者が一致すると
    上記遅延パルスを出力する一致検出手段であることを特
    徴とするタイミング発生装置。
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