KR0151261B1 - 펄스폭 변조 회로 - Google Patents

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Abstract

본 발명은 펄스폭변조(pulse width modulation)회로에 관한 것으로써, 특히 조절 가능한 지연소자를 이용하여 펄스폭을 원활하게 조절함으로서 고밀도의 펄스폭이 형성되도록 한 펄스폭 변조에 관한 것이다.
이상과 같은 본 발명의 PWM회로는 데이타펄스신호를 제1선택신호와 제2선택신호를 분리 출력하는 데이타 레지스터부, 상기 제1선택신호와 클럭신호를 처리하여 지연신호를 발생시키는 지연신호발생부, 상기 제2선택신호 및 상기 클럭신호, 상기 지연신호발생부로 부터 입력되는 지연된 클럭신호를 처리하여 펄스폭 변조신호를 출력하는 논리게이트부를 출력하는 논리게이트부로 이루어진다.

Description

펄스폭 변조(pulse width modulation)회로
제1도는 종래의 펄스폭 변조회로에 대한 구성도.
제2도는 본 발명의 펄스폭 변조회로에 대한 구성도.
제3도는 본 발명의 지연(delay)신호발생부의 상세블럭도.
제4도는 본 발명의 논리게이트회로부의 상세블럭도.
제5도는 본 발명의 펄스폭변조회로의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 데이타 레지스터 12 : 지연신호발생부
13 : 논리게이트부 14 : 단위지연회로
15 : n+1입력 멀티플렉서 16 : 넨드게이트
17 : 엔드게이트 18 : 2입력 멀티플렉서
a : 펄스폭신호 b : 지연선택신호
c : 게이트선택신호 d : 지연된 클럭신호
e : 순수클럭신호
본 발명은 펄스폭변조(Pulse Width Modulation)회로에 관한 것으로써, 특히 조절 가능한 지연(delay)소자를 이용하여 펄스폭을 원활하게 조절함으로써 고밀도의 펄스폭이 형성되도록 한 펄스폭 변조(이하, PWM)에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 펄스폭 변조회로를 설명하면 다음과 같다.
제1도에 도시한 바와같이 일정한 클락을 받아서 카운트값(X)을 내보내는 카운트부(1)와, 카운트값(X)의 0(Zeor)값에 의해서 동작되는 검출부(2)와, 정해진 데이타값에 대응되는 펄스폭신호(Y)를 발생시키는 데이타 레지스터부(3)와, 펄스폭신호(Y)와 카운터값(X)을 비교하는 비교기(4)와, 비교기(4)의 출력과 검출부(2)의 출력을 받아서 펄스폭을 변조하는 RS 플립플롭(5)으로 구성된다.
상기와 같이 구성된 종래의 PWM회로의 동작은 다음과 같다.
제1도와 같이 입력신호인 순수클럭신호(Z)를 카운터부(1)에서 셈(count)을 하여 그 값이 '0'이면 검출부(2)로 전달되고, 그 값이 '1'이상이면 비교기(4)로 전달된다.
그리고 전달된 '0'의 값이 검출부(2)를 거쳐 하이(high)신호가 발생하면 RS플립플롭(5)의 리셋트단자(R)에 하이가 입력되고, 전달된 '1'이상의 카운터값(X)과 데이타 레지스터(3)에서 발생하는 펄스폭값(Y)을 비교기(4)에서 비교하여 같으면 RS플립플롭(5)의 셋트단자(S)에 하이가 입력되므로 RS플립플롭(5)의 연속적인 스위칭(switching)동작이 PWM신호를 발생시킨다.
이때, RS플립플롭(5)의 셋트신호(S)가 하이(high)로 입력되면 리셋트신호가 입력되기전까지 출력신호(Q)가 하이(high)로 발생되고, 리셋트신호(R)가 인가되면 즉시 출력신호(Q)는 로우(Low)로 발생된다.
이와같은 종래 기술의 PWM회로는 입력되는 고정 클락주파수에 의해 펄스폭이 변조되기 때문에 펄스폭을 유동적으로 조절할 수 없었다.
그러므로, 회로적인 한계로 인해 고밀도의 펄스를 발생하는것이 불가능하였다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로써, 조절 가능한 지연(delay)소자를 이용하여 생성되는 펄스폭을 원활하게 조절하므로서 고밀도를 갖는 펄스가 생성되도록 한 펄스폭변조(PWM)회로를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 PWM 회로는 데이타펄스 신호를 제1선택신호와 제2선택신호로 분리 출력하는 데이타 레지스터부, 상기 제1선택신호와 클럭신호를 처리하여 지연신호를 발생시키는 지연신호발생부, 상기 제2선택신호 및 상기 클럭신호, 상기 지연신호발생부로 부터 입력되는 지연된 클럭신호를 처리하여 펄스폭 변조신호를 출력하는 논리게이트부를 출력하는 논리게이트부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 PWM 회로를 상세히 설명하면 다음과 같다.
제2도는 본 발명의 펄스폭 변조회로에 대한 구성도이고, 제3도는 본 발명의 지연신호발생회로부의 상세블럭도이고, 제4도는 본 발명의 논리게이트부의 상세블럭도이다.
먼저, 제2도에서와 같이, 최상위 일비트로 형성되는 게이트선택신호(c)와 나머지 하위비트들로 형성되는 지연선택신호(b)가 합성된 펄스폭신호(a)가 저장되는 데이타 레지스터부(11)와, 지연선택신호(b)의 값에 따라서 순수클럭신호(e)를 지연시키는 지연신호발생부(12)와, 순수클럭신호(e)와 지연된 클럭신호(d)를 두입력으로 하고, 게이트선택신호(c)에 의해 PWM 출력을 선택하는 논리게이트부(13)로 이루어진다.
상기와 같이 구성된 본 발명의 PWM회로에 있어서 지연신호발생부(12)는 제3도에서와 같이 클럭신호를 순착적으로 n배 지연시켜 n+1개의 지연신호(dØ-dn)를 지연신호선택부로 출력하는 단위지연회로(14)와, 상기 단위지연회로부로 부터 출력되는 n+1의 지연신호(dØ-dn)와 제1선택신호를 처리하여 지연된 클럭신호를 출력하는 n+1입력 멀티플렉서(15)로 구성된다.
그리고 논리게이트부(13)는 제4도에서와 같이, 반전된 클럭신호와 지연된 클럭신호를 처리하는 내드게이트(16)와, 클럭신호와 지연된 클럭신호를 처리하는 앤드게이트(17)와, 상기 내드게이트(16)와 앤드게이트(17)의 출력과 게이트 선택신호(c)를 PWM신호로 처리하는 2입력 멀티플렉서(18)로 구성한다.
이상과 같이 구성된 본 발명의 PWM 회로에 대한 동작을 상세히 설명하면 다음과 같다.
본 발명의 펄스폭 변조회로의 동작 파형도인 제5도에서와 같이, 먼저 데이타 레지스터부(11)에서 발생한 펄스폭신호(a)가 지연선택신호(b)와 게이트 선택신호(c)로 분리되어 각각 지연신호발생부(12)와 논리게이트부(13)에 입력된다.
그리고 순수클럭신호(e)가 단위지연회로(14)에 의해서 n배(n = 0, 1, … n)만큼 지연되어 발생된 n+1개의 지연신호(dØ-dn)가 n+1입력 멀티플렉서(15)의 입력단자로 입력된다.
그리고, 상기 n+1 입력멀티플렉서(15)에서 지연선택신호(b)에 의해 n+1개의 지연신호(dØ-dn)중 하나만 선택하여 지연된 클럭신호(d)를 결정하게 된다.
이때,
지연된 클럭신호의 딜레이값(d) = 기본 딜레이회로(14)의 딜레이값
× 지연선택신호(b)값
Ø ≤ 지연된 클럭신호(d) ≤ 순수클럭신호(e)의 ½ 주기이다.
그리고 논리게이트부(13)로 입력되는 게이트선택신호(c)가 로우(Low)이면 순수클럭신호의 반전신호(e)와 지연된 클럭신호(d)의 내드(NAND)게이트(16) 출력신호(PØ)가 2입력 멀티플렉서(18)에 입력되어 PWM 출력이 발생되고, 하이(high)이면 순수클럭신호(e)와 지연된 클럭신호(d)의 엔드(AND)게이트(17) 출력신호(P1)가 2입력 멀티플렉서(18)에 입력되어, PWM출력이 발생되므로 게이트선택신호(c)는 논리게이트부(13)에서 순수클럭신호(e)의 ½주기 만큼 펄스폭을 더할것인지를 결정한다.
이상과 같은 본 발명은 클락주파수와 상관없이 고밀도의 펄스폭을 생성시킬수 있고, 카운터부와 비교기가 필요없어 간단한 회로구성을 이룰수 있는 효과가 있다.

Claims (3)

  1. 지연 시간을 선택하기 위한 제1선택신호와 최종 펄스신호를 선택하기 위한 제2선택신호를 출력하는 데이타 레지스터와, 외부에서 입력되는 클럭신호를 다단계(N단계)의 지연 시간으로 지연하여 상기 제1선택신호에 따라 하나의 지연된 클럭신호를 출력하는 지연신호발생부와, 상기 외부에서 입력되는 신호와 상기 지연신호발생부의 출력신호를 서로 다른 연산으로 논리 연산하여 2N개의 펄스신호를 생성하고 상기 제2선택신호에 의해 2N개의 펄스신호 중 일 신호를 선택하여 출력하는 논리게이트부를 포함하여 구성됨을 특징으로 하는 펄스폭 변조회로.
  2. 제1항에 있어서, 상기 지연신호발생부는 상기 외부에서 입력되는 클럭신호를 순차적으로 N배 지연시켜 출력하는 단위 지연회로부와, 상기 단위 지연회로부에서 출력되는 N개의 지연신호 중 상기 제1선택신호에 따라 하나의 신호를 선택하여 출력하는 지연신호 선택부를 포함하여 구성됨을 특징으로 하는 펄스폭 변조회로.
  3. 제1항에 있어서, 상기 논리 게이트부는 상기 외부에서 입력되는 클럭신호를 반전시키는 인버터와, 상기 인버터에서 반전된 클럭신호와 상기 지연신호발생부에서 출력되는 지연신호를 논리 연산하는 제1논리 게이트와, 상기 외부에서 입력되는 클럭신호와 상기 지연신호발생부에서 출력되는 지연신호를 논리 연산하는 제2논리 게이트와, 상기 제2선택신호에 의해 상기 제1, 제2 논리 게이트의 출력신호중 하나를 PWM 신호를 출력하는 게이트 선택부를 포함하여 구성됨을 특징으로 하는 펄스폭 변조회로.
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