JPH0736515B2 - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPH0736515B2 JPH0736515B2 JP1239203A JP23920389A JPH0736515B2 JP H0736515 B2 JPH0736515 B2 JP H0736515B2 JP 1239203 A JP1239203 A JP 1239203A JP 23920389 A JP23920389 A JP 23920389A JP H0736515 B2 JPH0736515 B2 JP H0736515B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- type flip
- logic level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、位相同期ループなどに使用される位相比較器
に係り、特に異なる２つの位相比較特性を有する位相比
較器に関する。
に係り、特に異なる２つの位相比較特性を有する位相比
較器に関する。
（従来の技術） 磁気ディスクの書込み／読出し制御用集積回路や通信制
御用集積回路などにおいては、変調方式により信号波形
は異なるが、デューティ50％のパルス信号波形だけでな
く、特定期間はパルスのない信号波形（デューティ50％
以下のパルス信号波形）を用いる場合がある。このよう
な信号波形に対して位相比較器により位相比較を行なう
ためには、入力パルスの存在する時だけ位相比較を行な
う必要がある。このような位相比較特性を有する位相比
較器としては、USP4,593,254等に開示されている。
御用集積回路などにおいては、変調方式により信号波形
は異なるが、デューティ50％のパルス信号波形だけでな
く、特定期間はパルスのない信号波形（デューティ50％
以下のパルス信号波形）を用いる場合がある。このよう
な信号波形に対して位相比較器により位相比較を行なう
ためには、入力パルスの存在する時だけ位相比較を行な
う必要がある。このような位相比較特性を有する位相比
較器としては、USP4,593,254等に開示されている。
第３図は、この種の従来の位相比較器を用いた位相同期
ループを示している。即ち、31は例えば水晶発振器から
のデューディ50％の基準パルス信号が比較入力信号とし
て入力する第１の位相比較器、32はデューディ50％以下
の例えば受信データが比較入力信号として入力する第２
の位相比較器、33は位相比較器31および32の各出力を切
換え信号により切換え選択して導出するマルチプレク
サ、34はマルチプレクサ33の出力を所定の信号波形に変
換するチャージポンプ回路、35はチャージポンプ回路34
の出力を平滑化して直流化する低域濾波器、36は低域濾
波器35の出力レベルに応じた周波数信号を発生して前記
２つの位相比較器31および32に比較基準信号として供給
する電圧制御発振器（以下、VCOと記す）である。
ループを示している。即ち、31は例えば水晶発振器から
のデューディ50％の基準パルス信号が比較入力信号とし
て入力する第１の位相比較器、32はデューディ50％以下
の例えば受信データが比較入力信号として入力する第２
の位相比較器、33は位相比較器31および32の各出力を切
換え信号により切換え選択して導出するマルチプレク
サ、34はマルチプレクサ33の出力を所定の信号波形に変
換するチャージポンプ回路、35はチャージポンプ回路34
の出力を平滑化して直流化する低域濾波器、36は低域濾
波器35の出力レベルに応じた周波数信号を発生して前記
２つの位相比較器31および32に比較基準信号として供給
する電圧制御発振器（以下、VCOと記す）である。
なお、上記２つの位相比較器31および32は、比較基準信
号（VCO出力）が比較入力信号よりも位相が進んでいる
場合には、VCO出力位相を遅らせるための制御信号DOWN
を出力し、逆に、VCO出力が比較入力信号よりも位相が
遅れている場合には、VCO出力位相を進めるための進め
制御信号UPを出力する。そして、チャージポンプ回路34
は、マルチセレクタ33により選択されて入力する進め制
御信号UPまたは遅れ制御信号DOWNの期間に対応して例え
ば正レベルまたは負レベルを出力し、その他の期間は出
力電位を浮游状態を保つ。
号（VCO出力）が比較入力信号よりも位相が進んでいる
場合には、VCO出力位相を遅らせるための制御信号DOWN
を出力し、逆に、VCO出力が比較入力信号よりも位相が
遅れている場合には、VCO出力位相を進めるための進め
制御信号UPを出力する。そして、チャージポンプ回路34
は、マルチセレクタ33により選択されて入力する進め制
御信号UPまたは遅れ制御信号DOWNの期間に対応して例え
ば正レベルまたは負レベルを出力し、その他の期間は出
力電位を浮游状態を保つ。
なお、第１の位相比較器31は、例えば第４図（ａ）に示
すような回路構成を有し、第４図（ｂ）に示す波形のよ
うに動作し、第４図（ｃ）に示すような位相比較特性を
有する。
すような回路構成を有し、第４図（ｂ）に示す波形のよ
うに動作し、第４図（ｃ）に示すような位相比較特性を
有する。
即ち、第４図（ａ）において、41は第１のＤ型フリップ
フロップ回路であり、Ｄ入力として“H"レベルが与えら
れ、トリガ入力としてVOC出力信号がインバータ40を経
て入力する。42は第２のＤ型フリップフロップ回路であ
り、Ｄ入力として“H"レベルが与えられ、トリガ入力と
して基準パルス信号がインバータ43を経て入力する。第
１のアンド回路44は、第１のＤ型フリップフロップ回路
41の出力Ｑが一方の入力となり、第２のアンド回路45
は、第２のＤ型フリップフロップ回路42の出力Ｑが一方
の入力となる。第３のアンド回路46は、上記２つのフリ
ップフロップ回路41、42の各出力Ｑが入力し、アンド出
力を上記２つのフリップフロップ回路41、42の各リセッ
ト入力Ｒとして与える。インバータ47は、上記第３のア
ンド回路46の出力を反転させて前記第１のアンド回路44
および第２のアンド回路45の各他方の入力として与え
る。
フロップ回路であり、Ｄ入力として“H"レベルが与えら
れ、トリガ入力としてVOC出力信号がインバータ40を経
て入力する。42は第２のＤ型フリップフロップ回路であ
り、Ｄ入力として“H"レベルが与えられ、トリガ入力と
して基準パルス信号がインバータ43を経て入力する。第
１のアンド回路44は、第１のＤ型フリップフロップ回路
41の出力Ｑが一方の入力となり、第２のアンド回路45
は、第２のＤ型フリップフロップ回路42の出力Ｑが一方
の入力となる。第３のアンド回路46は、上記２つのフリ
ップフロップ回路41、42の各出力Ｑが入力し、アンド出
力を上記２つのフリップフロップ回路41、42の各リセッ
ト入力Ｒとして与える。インバータ47は、上記第３のア
ンド回路46の出力を反転させて前記第１のアンド回路44
および第２のアンド回路45の各他方の入力として与え
る。
上記回路において、初期状態では２つのフリップフロッ
プ回路41、42の各出力Ｑが“L"レベル、第３のアンド回
路46の出力も“L"レベルになっている。いま、VCO出力
信号が基準パルス信号よりも位相が進んでいる場合、VC
O出力信号の立下がりで第１のフリップフロップ回路41
の出力Ｑが“H"レベルに立上がり、この出力Ｑは第１の
アンド回路44（このとき、インバータ47の出力“H"によ
りゲートが開いている）を経て出力する。この第１のア
ンド回路44の出力は、VCO出力位相を遅らせるための遅
れ制御信号DOWNとして用いられる。この後、基準パルス
信号の立下がりで第２のフリップロップ回路42の出力Ｑ
が“H"レベルに立上がると、第３のアンド回路46の出力
が“H"レベルになり、２つのフリップフロップ回路41、
42がそれぞれリセットされ、インバータ47の出力“L"に
より第１のアンド回路44のゲートが閉じ、その出力DOWN
は“L"レベルになる。
プ回路41、42の各出力Ｑが“L"レベル、第３のアンド回
路46の出力も“L"レベルになっている。いま、VCO出力
信号が基準パルス信号よりも位相が進んでいる場合、VC
O出力信号の立下がりで第１のフリップフロップ回路41
の出力Ｑが“H"レベルに立上がり、この出力Ｑは第１の
アンド回路44（このとき、インバータ47の出力“H"によ
りゲートが開いている）を経て出力する。この第１のア
ンド回路44の出力は、VCO出力位相を遅らせるための遅
れ制御信号DOWNとして用いられる。この後、基準パルス
信号の立下がりで第２のフリップロップ回路42の出力Ｑ
が“H"レベルに立上がると、第３のアンド回路46の出力
が“H"レベルになり、２つのフリップフロップ回路41、
42がそれぞれリセットされ、インバータ47の出力“L"に
より第１のアンド回路44のゲートが閉じ、その出力DOWN
は“L"レベルになる。
上記とは逆に、VCO出力信号が基準パルス信号よりも位
相が遅れている場合、基準パルス信号の立下がりで第２
のフリップフロップ回路42の出力Ｑが“H"レベルに立上
がり、この出力Ｑは第２のアンド回路45（このとき、イ
ンバータ47の出力“H"によりゲートが開いている）を経
て出力する。この第２のアンド回路45の出力は、VCO出
力位相を進めるための進め制御信号UPとして用いられ
る。この後、VCO出力信号の立下がりで第１のフリップ
フロップ回路41の出力Ｑが“H"レベルに立上がると、第
３のアンド回路46の出力が“H"レベルになり、２つのフ
リップフロップ回路41、42がそれぞれリセットされ、イ
ンバータ47の出力“L"により第２のアンド回路45のゲー
トが閉じ、その出力UPは“L"レベルになる。
相が遅れている場合、基準パルス信号の立下がりで第２
のフリップフロップ回路42の出力Ｑが“H"レベルに立上
がり、この出力Ｑは第２のアンド回路45（このとき、イ
ンバータ47の出力“H"によりゲートが開いている）を経
て出力する。この第２のアンド回路45の出力は、VCO出
力位相を進めるための進め制御信号UPとして用いられ
る。この後、VCO出力信号の立下がりで第１のフリップ
フロップ回路41の出力Ｑが“H"レベルに立上がると、第
３のアンド回路46の出力が“H"レベルになり、２つのフ
リップフロップ回路41、42がそれぞれリセットされ、イ
ンバータ47の出力“L"により第２のアンド回路45のゲー
トが閉じ、その出力UPは“L"レベルになる。
このように上記した第１の位相比較器31は、２入力の位
相比較を連続的に行うので、その位相比較特性は、第４
図（ｃ）に示すようになり、ある周波数f0（所望のVCO
出力周波数）を基準にして広い周波数範囲にわたって両
入力の位相差に応じた幅を有するパルスの比較出力を発
生するようになっている。従って、この第１の位相比較
器31を使用した時の位相同期ループの調整可能周波帯域
は広い。
相比較を連続的に行うので、その位相比較特性は、第４
図（ｃ）に示すようになり、ある周波数f0（所望のVCO
出力周波数）を基準にして広い周波数範囲にわたって両
入力の位相差に応じた幅を有するパルスの比較出力を発
生するようになっている。従って、この第１の位相比較
器31を使用した時の位相同期ループの調整可能周波帯域
は広い。
また、前記第２の位相比較器32は、例えば第５図（ａ）
に示すような回路構成を有し、第５図（ｂ）に示す波形
のように動作し、第５図（ｃ）に示すような位相比較特
性を有する。
に示すような回路構成を有し、第５図（ｂ）に示す波形
のように動作し、第５図（ｃ）に示すような位相比較特
性を有する。
即ち、第５図（ａ）において、41は第１のＤ型フリップ
フロップ回路であり、Ｄ入力として“H"レベルが与えら
れ、トリガ入力としてVCO出力信号が入力する。42は第
２のＤ型フリップフロップ回路あり、Ｄ入力として“H"
レベルが与えられ、トリガ入力として受信データ信号が
微分回路51（例えばインバータ52およびアンド回路53か
らなる）を経て入力し、リセット入力として上記第１の
フリップフロップ回路41の出力Ｑが入力する。負論理の
ナンド回路54は、VCO出力信号および第２のフリップフ
ロップ回路42の出力Ｑが入力となり、その出力は第１の
フリップフロップ回路41のリセット入力となる。
フロップ回路であり、Ｄ入力として“H"レベルが与えら
れ、トリガ入力としてVCO出力信号が入力する。42は第
２のＤ型フリップフロップ回路あり、Ｄ入力として“H"
レベルが与えられ、トリガ入力として受信データ信号が
微分回路51（例えばインバータ52およびアンド回路53か
らなる）を経て入力し、リセット入力として上記第１の
フリップフロップ回路41の出力Ｑが入力する。負論理の
ナンド回路54は、VCO出力信号および第２のフリップフ
ロップ回路42の出力Ｑが入力となり、その出力は第１の
フリップフロップ回路41のリセット入力となる。
上記回路において、初期状態では２つのフリップフロッ
プ回路41、42の各出力Ｑが“L"レベル、ナンド回路54の
出力も“L"レベルになっている。いま、受信データ信号
が立上がった場合（VCO出力信号よりも位相が進んでい
る場合と見做すことができる。）、受信データ信号の立
上がりで第２のフリップフロップ回路42の出力Ｑが“H"
レベルに立上がり、この出力ＱはVCO出力位相を進める
ための進め制御信号UPとして用いられる。この後、VCO
出力信号の立上がりで第１のフリップフロップ回路41の
出力Ｑが“H"レベルに立上がると、この第１のフリップ
フロップ回路41の出力ＱはVCO出力位相を遅らせるため
の遅れ制御信号DOWNとして用いられる。なお、第１のフ
リップフロップ回路41の出力Ｑの“H"レベルにより第２
のフリップフロップ回路42がリセットされてその出力Ｑ
が“L"レベルになる。この後、VCO出力信号が“L"レベ
ルになると、ナンド回路54の出力が“H"レベルになり、
第１のフリップフロップ回路41がリセットされる。
プ回路41、42の各出力Ｑが“L"レベル、ナンド回路54の
出力も“L"レベルになっている。いま、受信データ信号
が立上がった場合（VCO出力信号よりも位相が進んでい
る場合と見做すことができる。）、受信データ信号の立
上がりで第２のフリップフロップ回路42の出力Ｑが“H"
レベルに立上がり、この出力ＱはVCO出力位相を進める
ための進め制御信号UPとして用いられる。この後、VCO
出力信号の立上がりで第１のフリップフロップ回路41の
出力Ｑが“H"レベルに立上がると、この第１のフリップ
フロップ回路41の出力ＱはVCO出力位相を遅らせるため
の遅れ制御信号DOWNとして用いられる。なお、第１のフ
リップフロップ回路41の出力Ｑの“H"レベルにより第２
のフリップフロップ回路42がリセットされてその出力Ｑ
が“L"レベルになる。この後、VCO出力信号が“L"レベ
ルになると、ナンド回路54の出力が“H"レベルになり、
第１のフリップフロップ回路41がリセットされる。
このように上記した第２の位相比較器32は、受信データ
信号が入力した時だけ位相比較を行うので、その位相比
較特性は、第５図（ｃ）に示すように、複数の周波数f0
（所望のVCO出力周波数）、f0/2、f0/3をそれぞれ基準
にして狭い周波数範囲で両入力の位相差に応じた幅を有
するパルスの比較出力を発生するようになっている。従
って、この第２の位相比較器32を使用した時の位相同期
ループの調整可能周波帯域は狭い。
信号が入力した時だけ位相比較を行うので、その位相比
較特性は、第５図（ｃ）に示すように、複数の周波数f0
（所望のVCO出力周波数）、f0/2、f0/3をそれぞれ基準
にして狭い周波数範囲で両入力の位相差に応じた幅を有
するパルスの比較出力を発生するようになっている。従
って、この第２の位相比較器32を使用した時の位相同期
ループの調整可能周波帯域は狭い。
上記したように位相比較特性が相異なる２つの位相比較
器31、32の各出力を切換え選択し得る位相同期ループに
よれば、まず、第１の位相比較器31の出力を選択し、VC
O出力の周波数がデューティ50％の基準パルス信号入力
の周波数に対してほぼ一致する、あるいは一定範囲内と
なるように粗調整を行った後に第２の位相比較器32を選
択するように切換えれば、VCO出力の周波数がデューテ
ィ50％以下の受信データの周波数に合うようになる。従
って、電源投入直後などにおいてもVCOの出力信号の合
わせ込みが可能になつているので、VCO出力を用いて正
確に受信データを復調することが可能になる。
器31、32の各出力を切換え選択し得る位相同期ループに
よれば、まず、第１の位相比較器31の出力を選択し、VC
O出力の周波数がデューティ50％の基準パルス信号入力
の周波数に対してほぼ一致する、あるいは一定範囲内と
なるように粗調整を行った後に第２の位相比較器32を選
択するように切換えれば、VCO出力の周波数がデューテ
ィ50％以下の受信データの周波数に合うようになる。従
って、電源投入直後などにおいてもVCOの出力信号の合
わせ込みが可能になつているので、VCO出力を用いて正
確に受信データを復調することが可能になる。
ところで、上記した従来の第１の位相比較器31および第
２の位相比較器32は、CMOS（相補性絶縁ゲート型）回路
により構成すると、低い周波数領域での使用に際しては
消費電力が低いが、高い周波数領域での使用に際しては
消費電力が大幅に高くなる。これに対して、TTL（トラ
ンジスタ・トランジスタ・ロジック）回路あるいはECL
（エミッタ・カップルド・ロジック）回路により構成す
ると、低い周波数領域から高い周波数領域まである程度
の電力を消費するが、CMOS回路のような消費電力の大幅
な増加はない。
２の位相比較器32は、CMOS（相補性絶縁ゲート型）回路
により構成すると、低い周波数領域での使用に際しては
消費電力が低いが、高い周波数領域での使用に際しては
消費電力が大幅に高くなる。これに対して、TTL（トラ
ンジスタ・トランジスタ・ロジック）回路あるいはECL
（エミッタ・カップルド・ロジック）回路により構成す
ると、低い周波数領域から高い周波数領域まである程度
の電力を消費するが、CMOS回路のような消費電力の大幅
な増加はない。
しかし、上記した従来の位相比較器は、それぞれ使用素
子数の多い２つの位相比較器31、32を独立に設けている
ので、使用素子数が大きく、高周波信号を扱う場合の消
費電力の低下が困難である。
子数の多い２つの位相比較器31、32を独立に設けている
ので、使用素子数が大きく、高周波信号を扱う場合の消
費電力の低下が困難である。
（発明が解決しようとする課題） 上記したように従来の位相比較器は、それぞれ使用素子
数の多い２つの位相比較器を独立に設けているので、使
用素子数が大きく、高周波信号を扱う場合の低消費電力
化が困難であるという問題がある。
数の多い２つの位相比較器を独立に設けているので、使
用素子数が大きく、高周波信号を扱う場合の低消費電力
化が困難であるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、使用素子数の削減および低消費電力化を実現
し得る位相比較器を提供することにある。
の目的は、使用素子数の削減および低消費電力化を実現
し得る位相比較器を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、スイッチ信号及び異なるデューティ比を有す
る第１、第２の比較入力信号が供給され、前記スイッチ
信号が第１の論理レベルの場合、前記第１の比較入力信
号を選択し、前記スイッチ信号が第２の論理レベルの場
合、前記第２の比較入力信号を選択する切換え手段と、
位相比較の基準となる比較基準信号がトリガ入力端に供
給され、このトリガ入力端に供給される比較基準信号に
応じてセットされ、出力端から第１の論理レベルの信号
を出力するとともに、反転出力端から第２の論理レベル
の信号を出力する第１のＤ型フリップフロップ回路と、
前記切換え手段によって選択された第１、第２の比較入
力信号のうちの一方がトリガ入力端に供給され、このト
リガ入力端に供給された信号に応じてセットされ、出力
端から第１の論理レベルの信号を出力するとともに、反
転出力端から第２の論理レベルの信号を出力する第２の
Ｄ型フリップフロップ回路と、前記第２のＤ型フリップ
フロップ回路の出力端及び反転出力端から出力される信
号、前記第１のＤ型フリップフロップ回路の反転出力端
から出力される信号、前記スイッチ信号、及び比較基準
信号が供給され、前記スイッチ信号が第１の論理レベル
の場合、前記比較基準信号及び前記第２のフリップフロ
ップ回路の出力端から出力される信号が共に第２の論理
レベルの場合、前記第１のフリップフロップ回路をリセ
ットするリセット信号を出力し、前記スイッチ信号が第
２の論理レベルの場合、前記第１及び第２のＤ型フリッ
プフロップ回路の反転出力端から出力される第２の論理
レベルの信号に応じて、前記第１のＤ型フリップフロッ
プ回路をリセットするリセット信号を出力する第１のリ
セット手段と、前記第１、第２のＤ型フリップフロップ
回路の反転出力端から出力される信号、及び前記スイッ
チ信号が供給され、前記スイッチ信号が第１の論理レベ
ルの場合、前記第１のＤ型フリップフロップ回路の反転
出力端から出力される第２の論理レベルの信号に応じ
て、第２のＤ型フリップフロップ回路をリセットするた
めのリセット信号を出力し、前記スイッチ信号が第２の
論理レベルの場合、前記第１及び第２のＤ型フリップフ
ロップ回路の反転出力端から出力される第２の論理レベ
ルの信号に応じて、第２のＤ型フリップフロップ回路を
リセットするためのリセット信号を出力する第２のリセ
ット手段と、前記第１のＤ型フリップフロップ回路の出
力端が一方入力端に接続された第１の信号出力手段と、
前記第２のＤ型フリップフロップ回路の出力端が一方入
力端に接続された第２の信号出力手段と、入力端に前記
第１、第２のＤ型フリップフロップ回路の反転出力端か
ら出力される信号及び前記スイッチ信号が供給され、出
力端が前記第１、第２の信号出力手段の他方入力端に接
続され、前記スイッチ信号が第２の論理レベルの場合、
前記第１、第２のＤ型フリップフロップ回路の反転出力
端から出力される信号に応じて前記第１、第２のＤ型フ
リップフロップ回路の出力端から出力される信号を前記
第１、第２の信号出力手段から前記比較基準信号の位相
を遅らせる信号及び前記比較基準信号の位相を進める信
号としてそれぞれ出力させ、前記スイッチ信号が第１の
論理レベルの場合、前記第１のＤ型フリップフロップ回
路の出力端から出力される信号を前記第１の信号出力手
段から前記比較基準信号の位相を遅らせる信号として出
力させ、前記第２のＤ型フリップフロップ回路の出力端
から出力される信号を前記第２の信号出力手段から前記
比較基準信号の位相を進める信号として出力させる第２
の切換え手段と具備している。
る第１、第２の比較入力信号が供給され、前記スイッチ
信号が第１の論理レベルの場合、前記第１の比較入力信
号を選択し、前記スイッチ信号が第２の論理レベルの場
合、前記第２の比較入力信号を選択する切換え手段と、
位相比較の基準となる比較基準信号がトリガ入力端に供
給され、このトリガ入力端に供給される比較基準信号に
応じてセットされ、出力端から第１の論理レベルの信号
を出力するとともに、反転出力端から第２の論理レベル
の信号を出力する第１のＤ型フリップフロップ回路と、
前記切換え手段によって選択された第１、第２の比較入
力信号のうちの一方がトリガ入力端に供給され、このト
リガ入力端に供給された信号に応じてセットされ、出力
端から第１の論理レベルの信号を出力するとともに、反
転出力端から第２の論理レベルの信号を出力する第２の
Ｄ型フリップフロップ回路と、前記第２のＤ型フリップ
フロップ回路の出力端及び反転出力端から出力される信
号、前記第１のＤ型フリップフロップ回路の反転出力端
から出力される信号、前記スイッチ信号、及び比較基準
信号が供給され、前記スイッチ信号が第１の論理レベル
の場合、前記比較基準信号及び前記第２のフリップフロ
ップ回路の出力端から出力される信号が共に第２の論理
レベルの場合、前記第１のフリップフロップ回路をリセ
ットするリセット信号を出力し、前記スイッチ信号が第
２の論理レベルの場合、前記第１及び第２のＤ型フリッ
プフロップ回路の反転出力端から出力される第２の論理
レベルの信号に応じて、前記第１のＤ型フリップフロッ
プ回路をリセットするリセット信号を出力する第１のリ
セット手段と、前記第１、第２のＤ型フリップフロップ
回路の反転出力端から出力される信号、及び前記スイッ
チ信号が供給され、前記スイッチ信号が第１の論理レベ
ルの場合、前記第１のＤ型フリップフロップ回路の反転
出力端から出力される第２の論理レベルの信号に応じ
て、第２のＤ型フリップフロップ回路をリセットするた
めのリセット信号を出力し、前記スイッチ信号が第２の
論理レベルの場合、前記第１及び第２のＤ型フリップフ
ロップ回路の反転出力端から出力される第２の論理レベ
ルの信号に応じて、第２のＤ型フリップフロップ回路を
リセットするためのリセット信号を出力する第２のリセ
ット手段と、前記第１のＤ型フリップフロップ回路の出
力端が一方入力端に接続された第１の信号出力手段と、
前記第２のＤ型フリップフロップ回路の出力端が一方入
力端に接続された第２の信号出力手段と、入力端に前記
第１、第２のＤ型フリップフロップ回路の反転出力端か
ら出力される信号及び前記スイッチ信号が供給され、出
力端が前記第１、第２の信号出力手段の他方入力端に接
続され、前記スイッチ信号が第２の論理レベルの場合、
前記第１、第２のＤ型フリップフロップ回路の反転出力
端から出力される信号に応じて前記第１、第２のＤ型フ
リップフロップ回路の出力端から出力される信号を前記
第１、第２の信号出力手段から前記比較基準信号の位相
を遅らせる信号及び前記比較基準信号の位相を進める信
号としてそれぞれ出力させ、前記スイッチ信号が第１の
論理レベルの場合、前記第１のＤ型フリップフロップ回
路の出力端から出力される信号を前記第１の信号出力手
段から前記比較基準信号の位相を遅らせる信号として出
力させ、前記第２のＤ型フリップフロップ回路の出力端
から出力される信号を前記第２の信号出力手段から前記
比較基準信号の位相を進める信号として出力させる第２
の切換え手段と具備している。
（作 用） 第１のＤ型フリップフロップ回路は位相比較の基準とな
る比較基準信号に応じてセットされ、第２のフリップフ
ロップ回路はスイッチ信号に応じて、切換え手段から出
力される第１、第２の比較入力信号のうちの一方の信号
に応じてセットされる。
る比較基準信号に応じてセットされ、第２のフリップフ
ロップ回路はスイッチ信号に応じて、切換え手段から出
力される第１、第２の比較入力信号のうちの一方の信号
に応じてセットされる。
第１のリセット手段は、スイッチ信号が第１の論理レベ
ルの場合、比較基準信号及び第２のフリップフロップ回
路の出力端から出力される信号が共に第２の論理レベル
の場合、第１のＤ型フリップフロップ回路をリセット
し、スイッチ信号が第２の論理レベルの場合、第１及び
第２のＤ型フリップフロップ回路の反転出力端から出力
される第２の論理レベルの信号に応じて、第１のＤ型フ
リップフロップ回路をリセットする。
ルの場合、比較基準信号及び第２のフリップフロップ回
路の出力端から出力される信号が共に第２の論理レベル
の場合、第１のＤ型フリップフロップ回路をリセット
し、スイッチ信号が第２の論理レベルの場合、第１及び
第２のＤ型フリップフロップ回路の反転出力端から出力
される第２の論理レベルの信号に応じて、第１のＤ型フ
リップフロップ回路をリセットする。
第２のリセット手段はスイッチ信号が第１の論理レベル
の場合、第１のＤ型フリップフロップ回路の反転出力端
から出力される第２の論理レベルの信号に応じて、第２
のＤ型フリップフロップ回路をリセットし、スイッチ信
号が第２の論理レベルの場合、第１及び第２のＤ型フリ
ップフロップ回路の反転出力端から出力される第２の論
理レベルの信号に応じて、第２のフリップフロップ回路
をリセットする。
の場合、第１のＤ型フリップフロップ回路の反転出力端
から出力される第２の論理レベルの信号に応じて、第２
のＤ型フリップフロップ回路をリセットし、スイッチ信
号が第２の論理レベルの場合、第１及び第２のＤ型フリ
ップフロップ回路の反転出力端から出力される第２の論
理レベルの信号に応じて、第２のフリップフロップ回路
をリセットする。
第１、第２の信号出力手段は、第２の切換え手段に供給
されるスイッチ信号が第２の論理レベルの場合、第１、
第２のＤ型フリップフロップ回路の反転出力端から出力
される信号に応じて第１、第２のＤ型フリップフロップ
回路の出力端から出力される信号を比較基準信号の位相
を遅らせる信号及び比較基準信号の位相を進める信号と
してそれぞれ出力させ、第２の切換え手段に供給される
スイッチ信号が第１の論理レベルの場合、第１のＤ型フ
リップフロップ回路の出力端から出力される信号を第１
の信号出力手段から比較基準信号の位相を遅らせる信号
として出力させ、第２のＤ型フリップフロップ回路の出
力端から出力される信号を第２の信号出力手段から比較
基準信号の位相を進める信号として出力させる。
されるスイッチ信号が第２の論理レベルの場合、第１、
第２のＤ型フリップフロップ回路の反転出力端から出力
される信号に応じて第１、第２のＤ型フリップフロップ
回路の出力端から出力される信号を比較基準信号の位相
を遅らせる信号及び比較基準信号の位相を進める信号と
してそれぞれ出力させ、第２の切換え手段に供給される
スイッチ信号が第１の論理レベルの場合、第１のＤ型フ
リップフロップ回路の出力端から出力される信号を第１
の信号出力手段から比較基準信号の位相を遅らせる信号
として出力させ、第２のＤ型フリップフロップ回路の出
力端から出力される信号を第２の信号出力手段から比較
基準信号の位相を進める信号として出力させる。
このように、スイッチ信号に応じて第１、第２の比較入
力信号を切換え、これらと比較基準信号との位相を比較
している。したがって、従来２つ必要であった位相比較
器が１つで済むと共に、従来必要としたマルチプレクサ
が不要となるため、使用素子数を削減でき、結果として
低消費電力化及びチップ占有面積の縮小化を実現でき
る。
力信号を切換え、これらと比較基準信号との位相を比較
している。したがって、従来２つ必要であった位相比較
器が１つで済むと共に、従来必要としたマルチプレクサ
が不要となるため、使用素子数を削減でき、結果として
低消費電力化及びチップ占有面積の縮小化を実現でき
る。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、位相同期ループを示しており、第３図を参照
して前述した従来の位相同期ループと比べて、第１の位
相比較器31、第２の位相比較器32、マルチプレクサ33に
代えて、第２図に示すような位相比較器10を用いている
点が異なり、その他は同じであるので、第３図中と同一
符号を付してその説明を省略する。
して前述した従来の位相同期ループと比べて、第１の位
相比較器31、第２の位相比較器32、マルチプレクサ33に
代えて、第２図に示すような位相比較器10を用いている
点が異なり、その他は同じであるので、第３図中と同一
符号を付してその説明を省略する。
第２図に示す位相比較器10は、基本回路11と、この基本
回路11に対して切換え接続される周辺回路（論理回路）
とからなり、基本回路11に対する周辺回路の接続を切換
えることにより２つの位相比較特性を切換え選択するこ
とが可能になっており、比較基準信号（VCO出力）が比
較入力信号よりも位相が進んでいる場合には、VCO出力
位相を遅らせるための遅れ制御信号DOWNを出力し、逆
に、VCO出力が比較入力信号よりも位相が遅れている場
合には、VCO出力位相を進めるための進め制御信号UPを
出力するようになっている。
回路11に対して切換え接続される周辺回路（論理回路）
とからなり、基本回路11に対する周辺回路の接続を切換
えることにより２つの位相比較特性を切換え選択するこ
とが可能になっており、比較基準信号（VCO出力）が比
較入力信号よりも位相が進んでいる場合には、VCO出力
位相を遅らせるための遅れ制御信号DOWNを出力し、逆
に、VCO出力が比較入力信号よりも位相が遅れている場
合には、VCO出力位相を進めるための進め制御信号UPを
出力するようになっている。
即ち、第２図において、41は第１のＤ型フリップフロッ
プ回路（以下、第１のFF回路と記す）であり、Ｄ入力と
して“H"レベルが与えられ、VCO出力信号が第１の切換
え回路21を経て入力する。42は第２のＤ型フリップフロ
ップ回路（以下、第２のFF回路と記す）であり、Ｄ入力
として“H"レベルが与えられ、トリガ入力として基準パ
ルス信号または受信データ信号が第２の切換え回路22を
経て入力する。第１のFF回路41のリセット入力Ｒは第３
の切換え回路23から入力し、第２のFF回路42のリセット
入力Ｒは第４の切換え回路24から入力する。OR1は第１
のオア回路であり、第１のFF回路41の反転出力および
第２のFF回路42の反転出力が入力する。OR2は第２の
オア回路であり、第１のオア回路OR1の出力および切換
え信号SWが入力する。第１のアンド回路AN1は、第２の
オア回路OR2の出力および第１のFF回路41の出力Ｑが入
力する。第２のアンド回路AN2は、第２のオア回路OR2の
出力および第２のFF回路42の出力Ｑが入力する。前記第
１、第２のアンド回路AN1、AN2はパルス信号出力手段を
構成する。
プ回路（以下、第１のFF回路と記す）であり、Ｄ入力と
して“H"レベルが与えられ、VCO出力信号が第１の切換
え回路21を経て入力する。42は第２のＤ型フリップフロ
ップ回路（以下、第２のFF回路と記す）であり、Ｄ入力
として“H"レベルが与えられ、トリガ入力として基準パ
ルス信号または受信データ信号が第２の切換え回路22を
経て入力する。第１のFF回路41のリセット入力Ｒは第３
の切換え回路23から入力し、第２のFF回路42のリセット
入力Ｒは第４の切換え回路24から入力する。OR1は第１
のオア回路であり、第１のFF回路41の反転出力および
第２のFF回路42の反転出力が入力する。OR2は第２の
オア回路であり、第１のオア回路OR1の出力および切換
え信号SWが入力する。第１のアンド回路AN1は、第２の
オア回路OR2の出力および第１のFF回路41の出力Ｑが入
力する。第２のアンド回路AN2は、第２のオア回路OR2の
出力および第２のFF回路42の出力Ｑが入力する。前記第
１、第２のアンド回路AN1、AN2はパルス信号出力手段を
構成する。
第１の切換え回路21は、VCO出力および切換え信号SWが
入力する第３のオア回路OR3と、VCO出力および切換え信
号SWが入力する第１のナンド回路NA1と、この第１のナ
ンド回路NA1の出力および第３のオア回路OR3の出力が入
力する第２のナンド回路NA2とからなる。
入力する第３のオア回路OR3と、VCO出力および切換え信
号SWが入力する第１のナンド回路NA1と、この第１のナ
ンド回路NA1の出力および第３のオア回路OR3の出力が入
力する第２のナンド回路NA2とからなる。
ここで、切換え信号SWが“L"レベルの時には、VCO出力
が第３のオア回路OR3および第２のナンド回路NA2を経て
出力し、切換え信号SWが“H"レベルの時には、VCO出力
が第１のナンド回路NA1および第２のナンド回路NA2を経
て出力する。
が第３のオア回路OR3および第２のナンド回路NA2を経て
出力し、切換え信号SWが“H"レベルの時には、VCO出力
が第１のナンド回路NA1および第２のナンド回路NA2を経
て出力する。
第２の切換え回路22は、基準パルス信号および切換え信
号SWが入力する第４のオア回路OR4と、受信データ信号
入力を微分する微分回路51（例えばインバータ52および
アンド回路53からなる）と、この微分回路51の出力およ
び切換え信号SWが入力する第３のナンド回路NA3と、こ
の第３のナンド回路NA3の出力および第４のオア回路OR4
の出力が入力する第４のナンド回路NA4とからなる。
号SWが入力する第４のオア回路OR4と、受信データ信号
入力を微分する微分回路51（例えばインバータ52および
アンド回路53からなる）と、この微分回路51の出力およ
び切換え信号SWが入力する第３のナンド回路NA3と、こ
の第３のナンド回路NA3の出力および第４のオア回路OR4
の出力が入力する第４のナンド回路NA4とからなる。
ここで、切換え信号が“L"レベルの時には、基準パルス
信号が第４のオア回路OR4および第４のナンド回路NA4を
経て出力し、切換え信号SWが“H"レベルの時には、受信
データ信号が微分回路51で微分された信号が第３のナン
ド回路NA3および第４のナンド回路NA4を経て出力するよ
うになる。
信号が第４のオア回路OR4および第４のナンド回路NA4を
経て出力し、切換え信号SWが“H"レベルの時には、受信
データ信号が微分回路51で微分された信号が第３のナン
ド回路NA3および第４のナンド回路NA4を経て出力するよ
うになる。
リセット手段としての第３の切換え回路23は、第１のオ
ア回路OR1の出力および切換え信号SWが入力する第５の
オア回路OR5と、切換え信号SW入力を反転するインバー
タIV1と、このインバータIV1の出力および第１の切換え
回路21の出力（VCO出力）および第２のFF回路42の出力
Ｑが入力する第６のオア回路OR6と、この第６のオア回
路OR6の出力および第５のオア回路OR5の出力が入力する
第５のナンド回路NA5とからなる。
ア回路OR1の出力および切換え信号SWが入力する第５の
オア回路OR5と、切換え信号SW入力を反転するインバー
タIV1と、このインバータIV1の出力および第１の切換え
回路21の出力（VCO出力）および第２のFF回路42の出力
Ｑが入力する第６のオア回路OR6と、この第６のオア回
路OR6の出力および第５のオア回路OR5の出力が入力する
第５のナンド回路NA5とからなる。
ここで、切換え信号SWが“L"レベルの時には、第１のFF
回路41の反転出力または第２のFF回路42の反転出力
が“L"の時に、第５のナンド回路NA5の出力が“H"レベ
ルになる。また、切換え信号SWが“H"レベルの時には、
第１の切換え回路21の出力（VCO出力）および第２のFF
回路42の出力Ｑが共に“L"の時に第５のナンド回路NA5
の出力が“H"レベルになる。
回路41の反転出力または第２のFF回路42の反転出力
が“L"の時に、第５のナンド回路NA5の出力が“H"レベ
ルになる。また、切換え信号SWが“H"レベルの時には、
第１の切換え回路21の出力（VCO出力）および第２のFF
回路42の出力Ｑが共に“L"の時に第５のナンド回路NA5
の出力が“H"レベルになる。
リセット手段としての第４の切換え回路24は、第１のオ
ア回路OR1の出力および切換え信号SWが入力する第７の
オア回路OR7と、切換え信号SW入力を反転するインバー
タIV2と、このインバータIV2の出力および第１のFF回路
41の反転出力が入力する第８のオア回路OR8と、この
第８のオア回路OR8の出力および第７のオア回路OR7の出
力が入力する第６のナンド回路NA6とからなる。
ア回路OR1の出力および切換え信号SWが入力する第７の
オア回路OR7と、切換え信号SW入力を反転するインバー
タIV2と、このインバータIV2の出力および第１のFF回路
41の反転出力が入力する第８のオア回路OR8と、この
第８のオア回路OR8の出力および第７のオア回路OR7の出
力が入力する第６のナンド回路NA6とからなる。
ここで、切換え信号SWが“L"レベルの時には、第１のFF
回路41の反転出力または第２のFF回路42の反転出力
が“L"の時に、第６のナンド回路NA6の出力が“H"レベ
ルになる。また、切換え信号SWが“H"レベルの時には、
第１のFF回路41の反転出力が“L"の時に、第６のナン
ド回路NA6の出力が“H"レベルになる。
回路41の反転出力または第２のFF回路42の反転出力
が“L"の時に、第６のナンド回路NA6の出力が“H"レベ
ルになる。また、切換え信号SWが“H"レベルの時には、
第１のFF回路41の反転出力が“L"の時に、第６のナン
ド回路NA6の出力が“H"レベルになる。
即ち、第２図に示す位相比較器10は、切換え信号SWを
“L"レベルにすると、第４図（ａ）に示したような回路
とほぼ等価になり、第４図（ｂ）に示したように動作
し、第４図（ｃ）に示したような位相比較特性を有する
ようになる。これに対して、切換え信号SWを“H"レベル
にすると、第５図（ａ）に示したような回路とほぼ等価
になり、第５図（ｂ）に示したように動作し、第５図
（ｃ）に示したような位相比較特性を有するようにな
る。
“L"レベルにすると、第４図（ａ）に示したような回路
とほぼ等価になり、第４図（ｂ）に示したように動作
し、第４図（ｃ）に示したような位相比較特性を有する
ようになる。これに対して、切換え信号SWを“H"レベル
にすると、第５図（ａ）に示したような回路とほぼ等価
になり、第５図（ｂ）に示したように動作し、第５図
（ｃ）に示したような位相比較特性を有するようにな
る。
従って、位相比較器10によれば、基本回路11に対する周
辺回路（論理回路）の接続を切換えることにより、所要
の２つの位相比較特性を切換え選択することが可能であ
り、使用素子数が比較的多い基本回路（２つのFF回路4
1、42）が１組で済むと共に従来は必要としたマルチプ
レクサ（第３図中の符号33）が不要になるので、使用素
子数が削減され、結果として低消費電力化およびチップ
占有面積の縮小化が実現される。また、周辺回路を構成
する切換え回路21〜24やオア回路OR1、OR2やアンド回路
AN1、AN2にそれぞれECL回路を用いると、使用素子数は
さらに少なくて済み、消費電力も少なくて済む。
辺回路（論理回路）の接続を切換えることにより、所要
の２つの位相比較特性を切換え選択することが可能であ
り、使用素子数が比較的多い基本回路（２つのFF回路4
1、42）が１組で済むと共に従来は必要としたマルチプ
レクサ（第３図中の符号33）が不要になるので、使用素
子数が削減され、結果として低消費電力化およびチップ
占有面積の縮小化が実現される。また、周辺回路を構成
する切換え回路21〜24やオア回路OR1、OR2やアンド回路
AN1、AN2にそれぞれECL回路を用いると、使用素子数は
さらに少なくて済み、消費電力も少なくて済む。
なお、本発明は上記実施例に限らず、２個のFF回路41、
42の入力信号およびリセット入力および出力信号を切換
え信号に応じて切換える回路を具備する周辺回路は、各
種の変形実施が可能である。
42の入力信号およびリセット入力および出力信号を切換
え信号に応じて切換える回路を具備する周辺回路は、各
種の変形実施が可能である。
［発明の効果］ 上述したように本発明の位相比較器によれば、使用素子
数を削減でき、低消費電力化およびチップ占有面積の縮
小化を実現できるので、磁気ディスクの書込み／読出し
制御用集積回路や通信制御用集積回路などに内蔵して好
適である。
数を削減でき、低消費電力化およびチップ占有面積の縮
小化を実現できるので、磁気ディスクの書込み／読出し
制御用集積回路や通信制御用集積回路などに内蔵して好
適である。
第１図は本発明の位相比較器の一応用例に係る位相同期
ループの一実施例を示すブロック図、第２図は第１図中
の位相比較器の一具体例を示す回路図、第３図は従来の
位相比較器を用いた位相同期ループを示すブロック図、
第４図（ａ）（ｂ）（ｃ）は第３図中の第１の位相比較
器を取出して回路構成および動作波形および位相比較特
性を示す図、第５図（ａ）（ｂ）（ｃ）は第３図中の第
２の位相比較器を取出して回路構成および動作波形およ
び位相比較特性を示す図である。 10……位相比較器、11……基本回路、21〜24……切換え
回路、41……第１のフリップフロップ回路、42……第２
のフリップフロップ回路、OR1,OR2……オア回路、AN1,A
N2……アンド回路。
ループの一実施例を示すブロック図、第２図は第１図中
の位相比較器の一具体例を示す回路図、第３図は従来の
位相比較器を用いた位相同期ループを示すブロック図、
第４図（ａ）（ｂ）（ｃ）は第３図中の第１の位相比較
器を取出して回路構成および動作波形および位相比較特
性を示す図、第５図（ａ）（ｂ）（ｃ）は第３図中の第
２の位相比較器を取出して回路構成および動作波形およ
び位相比較特性を示す図である。 10……位相比較器、11……基本回路、21〜24……切換え
回路、41……第１のフリップフロップ回路、42……第２
のフリップフロップ回路、OR1,OR2……オア回路、AN1,A
N2……アンド回路。
Claims (1)
- 【請求項１】スイッチ信号及び異なるデューティ比を有
する第１、第２の比較入力信号が供給され、前記スイッ
チ信号が第１の論理レベルの場合、前記第１の比較入力
信号を選択し、前記スイッチ信号が第２の論理レベルの
場合、前記第２の比較入力信号を選択する第１の切換え
手段と、 位相比較の基準となる比較基準信号がトリガ入力端に供
給され、このトリガ入力端に供給される比較基準信号に
応じてセットされ、出力端から第１の論理レベルの信号
を出力するとともに、反転出力端から第２の論理レベル
の信号を出力する第１のＤ型フリップフロップ回路と、 前記切換え手段によって選択された第１、第２の比較入
力信号のうちの一方がトリガ入力端に供給され、このト
リガ入力端に供給された信号に応じてセットされ、出力
端から第１の論理レベルの信号を出力するとともに、反
転出力端から第２の論理ベレルの信号を出力する第２の
Ｄ型フリップフロップ回路と、 前記第２のＤ型フリップフロップ回路の出力端及び反転
出力端から出力される信号、前記第１のＤ型フリップフ
ロップ回路の反転出力端から出力される信号、前記スイ
ッチ信号、及び比較基準信号が供給され、前記スイッチ
信号が第１の論理レベルの場合、前記比較基準信号及び
前記第２のフリップフロップ回路の出力端から出力され
る信号が共に第２の論理レベルの場合、前記第１のＤ型
フリップフロップ回路をリセットするリセット信号を出
力し、前記スイッチ信号が第２の論理レベルの場合、前
記第１及び第２のＤ型フリップフロップ回路の反転出力
端から出力される第２の論理レベルの信号に応じて、前
記第１のＤ型フリップフロップ回路をリセットするリセ
ット信号を出力する第１のリセット手段と、 前記第１、第２のＤ型フリップフロップ回路の反転出力
端から出力される信号、及び前記スイッチ信号が供給さ
れ、前記スイッチ信号が第１の論理レベルの場合、前記
第１のＤ型フリップフロップ回路の反転出力端から出力
される第２の論理レベルの信号に応じて、第２のＤ型フ
リップフロップ回路をリセットするためのリセット信号
を出力し、前記スイッチ信号が第２の論理レベルの場
合、前記第１及び第２のＤ型フリップフロップ回路の反
転出力端から出力される第２の論理レベルの信号に応じ
て、第２のＤ型フリップフロップ回路をリセットするた
めのリセット信号を出力する第２のリセット手段と、 前記第１のＤ型フリップフロップ回路の出力端が一方入
力端に接続された第１の信号出力手段と、 前記第２のＤ型フリップフロップ回路の出力端が一方入
力端に接続された第２の信号出力手段と、 入力端に前記第１、第２のＤ型フリップフロップ回路の
反転出力端から出力される信号及び前記スイッチ信号が
供給され、出力端が前記第１、第２の信号出力手段の他
方入力端に接続され、前記スイッチ信号が第２の論理レ
ベルの場合、前記第１、第２のＤ型フリップフロップ回
路の反転出力端から出力される信号に応じて前記第１、
第２のＤ型フリップフロップ回路の出力端から出力され
る信号を前記第１、第２の信号出力手段から前記比較基
準信号の位相を遅らせる信号及び前記比較基準信号の位
相を進める信号としてそれぞれ出力させ、前記スイッチ
信号が第１の論理レベルの場合、前記第１のＤ型フリッ
プフロップ回路の出力端から出力される信号を前記第１
の信号出力手段から前記比較基準信号の位相を遅らせる
信号として出力させ、前記第２のＤ型フリップフロップ
回路の出力端から出力される信号を前記第２の信号出力
手段から前記比較基準信号の位相を進める信号として出
力させる第２の切換え手段と を具備することを特徴とする位相比較器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239203A JPH0736515B2 (ja) | 1989-09-14 | 1989-09-14 | 位相比較器 |
| US07/581,304 US5136253A (en) | 1989-09-14 | 1990-09-12 | Phase comparator having two different phase comparison characteristics |
| DE69025014T DE69025014T2 (de) | 1989-09-14 | 1990-09-14 | Phasenkomparator mit zwei verschiedenen Komparator-Charakteristiken |
| EP90117752A EP0417808B1 (en) | 1989-09-14 | 1990-09-14 | Phase comparator having two different comparison characteristics |
| KR1019900014528A KR940005007B1 (ko) | 1989-09-14 | 1990-09-14 | 위상비교기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239203A JPH0736515B2 (ja) | 1989-09-14 | 1989-09-14 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03101517A JPH03101517A (ja) | 1991-04-26 |
| JPH0736515B2 true JPH0736515B2 (ja) | 1995-04-19 |
Family
ID=17041267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1239203A Expired - Fee Related JPH0736515B2 (ja) | 1989-09-14 | 1989-09-14 | 位相比較器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5136253A (ja) |
| EP (1) | EP0417808B1 (ja) |
| JP (1) | JPH0736515B2 (ja) |
| KR (1) | KR940005007B1 (ja) |
| DE (1) | DE69025014T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04262618A (ja) * | 1991-02-18 | 1992-09-18 | Advantest Corp | 位相検波器 |
| JP2854777B2 (ja) * | 1992-04-27 | 1999-02-03 | 株式会社東芝 | 位相同期ループ回路と信号抽出方法 |
| US5339408A (en) * | 1992-12-30 | 1994-08-16 | Digital Equipment Corporation | Method and apparatus for reducing checking costs in fault tolerant processors |
| US5334951A (en) * | 1993-02-18 | 1994-08-02 | Northern Telecom Limited | Phase lock loops and methods for their operation |
| JPH07193454A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 帯域通過フィルタ |
| EP0665650A1 (en) * | 1994-01-31 | 1995-08-02 | STMicroelectronics S.A. | Low voltage high speed phase frequency detector |
| US5834950A (en) * | 1994-03-17 | 1998-11-10 | 3Com Corporation | Phase detector which eliminates frequency ripple |
| US5583458A (en) * | 1995-05-03 | 1996-12-10 | Intel Corporation | Phase detector with edge-sensitive enable and disable |
| US5744983A (en) * | 1995-05-03 | 1998-04-28 | Intel Corporation | Phase detector with edge-sensitive enable and disable |
| US5635863A (en) * | 1995-05-25 | 1997-06-03 | Vtc, Inc. | Programmable phase comparator |
| KR0151261B1 (ko) * | 1995-07-14 | 1998-12-15 | 문정환 | 펄스폭 변조 회로 |
| JP2001127623A (ja) * | 1999-10-27 | 2001-05-11 | Matsushita Electric Ind Co Ltd | ジッタ検出回路 |
| US6566923B1 (en) | 2001-10-16 | 2003-05-20 | Cypress Semiconductor Corp. | Phase-frequency detector and charge pump with feedback |
| US7269217B2 (en) * | 2002-10-04 | 2007-09-11 | Intersil Americas Inc. | PWM controller with integrated PLL |
| JP4081067B2 (ja) | 2004-11-08 | 2008-04-23 | 富士通株式会社 | 位相比較器及び位相比較器を有する半導体装置 |
| CN106896888B (zh) * | 2015-12-21 | 2020-04-21 | 华为技术有限公司 | 一种恢复出厂设置的装置及方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4419629A (en) * | 1980-06-25 | 1983-12-06 | Sperry Corporation | Automatic synchronous switch for a plurality of asynchronous oscillators |
| US4495468A (en) * | 1981-01-02 | 1985-01-22 | Tau-Tron, Inc. | Controlled phase off-set digital test system |
| AU549343B2 (en) * | 1981-06-08 | 1986-01-23 | British Telecommunications Public Limited Company | Phase locking |
| US4593254A (en) * | 1984-12-14 | 1986-06-03 | International Business Machines Corp. | VCO centering circuit |
| US4651103A (en) * | 1985-12-30 | 1987-03-17 | At&T Company | Phase adjustment system |
| US4804928A (en) * | 1987-05-12 | 1989-02-14 | Texas Instruments Incorporated | Phase-frequency compare circuit for phase lock loop |
| US4853653A (en) * | 1988-04-25 | 1989-08-01 | Rockwell International Corporation | Multiple input clock selector |
| US4942365A (en) * | 1989-07-24 | 1990-07-17 | Teltest Electronics Laboratories, Inc. | Synchronous phase and/or frequency detection system |
| EP0410029B1 (de) * | 1989-07-25 | 1995-01-04 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Nachlaufsynchronisation |
-
1989
- 1989-09-14 JP JP1239203A patent/JPH0736515B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-12 US US07/581,304 patent/US5136253A/en not_active Expired - Lifetime
- 1990-09-14 EP EP90117752A patent/EP0417808B1/en not_active Expired - Lifetime
- 1990-09-14 KR KR1019900014528A patent/KR940005007B1/ko not_active IP Right Cessation
- 1990-09-14 DE DE69025014T patent/DE69025014T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940005007B1 (ko) | 1994-06-09 |
| EP0417808B1 (en) | 1996-01-24 |
| DE69025014T2 (de) | 1996-07-04 |
| EP0417808A2 (en) | 1991-03-20 |
| KR910007285A (ko) | 1991-04-30 |
| US5136253A (en) | 1992-08-04 |
| DE69025014D1 (de) | 1996-03-07 |
| JPH03101517A (ja) | 1991-04-26 |
| EP0417808A3 (en) | 1991-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098027B2 (ja) | 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 | |
| JPH0736515B2 (ja) | 位相比較器 | |
| JP3209943B2 (ja) | 電圧制御遅延回路、直接位相制御型電圧制御発振器、クロック／データ再生回路及びクロック／データ再生装置 | |
| JP3191212B2 (ja) | 周波数倍加回路 | |
| US5771264A (en) | Digital delay lock loop for clock signal frequency multiplication | |
| JP3232351B2 (ja) | デジタル回路装置 | |
| JP2909740B2 (ja) | 位相整合回路 | |
| JP2886407B2 (ja) | デジタル回路位相復元装置 | |
| US20060001464A1 (en) | Digital PLL circuit | |
| SE516301C2 (sv) | N-fraktionell frekvenssyntes med restfelsrättning | |
| US6150855A (en) | Phase-locked loop and resulting frequency multiplier | |
| US5592110A (en) | Phase comparison circuit for maintaining a stable phase locked loop circuit in the absence of the pulse of an input signal | |
| JPH04507333A (ja) | 位相検波器 | |
| US5590163A (en) | Frequency divider circuit, frequency synthesizer comprising such a divider and radio telephone comprising such a synthesizer | |
| JPH1022822A (ja) | ディジタルｐｌｌ回路 | |
| US6249188B1 (en) | Error-suppressing phase comparator | |
| US5910741A (en) | PLL circuit with non-volatile memory | |
| JP3461036B2 (ja) | 周波数位相比較器 | |
| JP3250151B2 (ja) | ジッタ抑圧回路 | |
| US6121845A (en) | Phase-locked loop system and method for modifying an output transition time | |
| JP3479559B2 (ja) | 周波数位相比較器 | |
| JP2663537B2 (ja) | 周波数シンセサイザ | |
| JP3219141B2 (ja) | クロック切替回路 | |
| JPH0653821A (ja) | ディジタルｐｌｌ回路 | |
| JP2830297B2 (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |