JPH0653821A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH0653821A JPH0653821A JP4225122A JP22512292A JPH0653821A JP H0653821 A JPH0653821 A JP H0653821A JP 4225122 A JP4225122 A JP 4225122A JP 22512292 A JP22512292 A JP 22512292A JP H0653821 A JPH0653821 A JP H0653821A
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- deletion
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- phase difference
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Abstract
(57)【要約】
【目的】 ロックアップ時間が短く、ジッタ量の少ない
ディジタルＰＬＬ回路を得る。 【構成】 入力クロックと再生クロックの位相差を測定
する位相差測定回路２、その位相差に応じてクロックの
挿入，削除を行う複数のクロック挿入削除回路、及び複
数の分周器９，１１を用い、位相差測定回路により測定
される位相差に応じてクロックの挿入削除を行うことに
よりＰＬＬの追従速度を切り換える構成とした。
ディジタルＰＬＬ回路を得る。 【構成】 入力クロックと再生クロックの位相差を測定
する位相差測定回路２、その位相差に応じてクロックの
挿入，削除を行う複数のクロック挿入削除回路、及び複
数の分周器９，１１を用い、位相差測定回路により測定
される位相差に応じてクロックの挿入削除を行うことに
よりＰＬＬの追従速度を切り換える構成とした。
Description
【０００１】
【産業上の利用分野】この発明はディジタルＰＬＬ回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】図６は従来のディジタルＰＬＬ回路の一
例を示す構成図であり、図において、６０は位相比較器
であり、入力クロックと、後述する再生クロック分周信
号ｆｒｃｌｋとを位相比較する。６１はアップダウンカ
ウンタであり、上記位相比較器６０の出力の値に応じて
クロックｆｋｃｌｋをアップカウントまたはダウンカウ
ントする。６２はクロック挿入削除回路であり、アップ
ダウンカウンタ６１からのクロック挿入信号６６，クロ
ック削除信号６７に応じて入力されるクロックｆｍｃｌ
ｋに対しクロックを挿入，削除する。６３は１／２n-1
分周器（分周器ａ）であり、クロック挿入削除回路６２
からのクロックを１／２n-1 分周する。６４は１／２分
周器（分周器ｂ）であり、１／２n-1 分周器６３からの
再生クロック６５を１／２分周して上記位相比較器６０
にクロックｆｒｃｌｋとして入力する。
例を示す構成図であり、図において、６０は位相比較器
であり、入力クロックと、後述する再生クロック分周信
号ｆｒｃｌｋとを位相比較する。６１はアップダウンカ
ウンタであり、上記位相比較器６０の出力の値に応じて
クロックｆｋｃｌｋをアップカウントまたはダウンカウ
ントする。６２はクロック挿入削除回路であり、アップ
ダウンカウンタ６１からのクロック挿入信号６６，クロ
ック削除信号６７に応じて入力されるクロックｆｍｃｌ
ｋに対しクロックを挿入，削除する。６３は１／２n-1
分周器（分周器ａ）であり、クロック挿入削除回路６２
からのクロックを１／２n-1 分周する。６４は１／２分
周器（分周器ｂ）であり、１／２n-1 分周器６３からの
再生クロック６５を１／２分周して上記位相比較器６０
にクロックｆｒｃｌｋとして入力する。
【０００３】次に動作について説明する。まず、位相比
較器６０は入力クロックと再生クロック６５を１／２分
周した信号ｆｒｃｌｋの位相比較を行う。具体的な位相
比較回路は図７(a) に示す通り、ＥＸ−ＯＲ回路により
実現される。図７において、(b) ，(e) ，(h) は入力ク
ロックのタイミングを示し、(c) ，(f) ，(i) はｆｒｃ
ｌｋのタイミングを示し、(d) ，(g) ，(j) は位相比較
器の出力タイミングを示している。
較器６０は入力クロックと再生クロック６５を１／２分
周した信号ｆｒｃｌｋの位相比較を行う。具体的な位相
比較回路は図７(a) に示す通り、ＥＸ−ＯＲ回路により
実現される。図７において、(b) ，(e) ，(h) は入力ク
ロックのタイミングを示し、(c) ，(f) ，(i) はｆｒｃ
ｌｋのタイミングを示し、(d) ，(g) ，(j) は位相比較
器の出力タイミングを示している。
【０００４】本位相比較器６０は入力クロックに対し、
ｆｒｃｌｋが９０°進んだ点において位相比較器６０の
出力にデューティ５０％の矩形波（図７(j) に示す）が
現れることとなる。
ｆｒｃｌｋが９０°進んだ点において位相比較器６０の
出力にデューティ５０％の矩形波（図７(j) に示す）が
現れることとなる。
【０００５】図７において、(b) ，(c) ，(d) は入力ク
ロックに対してｆｒｃｌｋが９０°以上進んでいる場合
のタイミングを示しており、(e) ，(f) ，(g) は入力ク
ロックに対してｆｒｃｌｋが９０°以下の進みである場
合のタイミングを示しており、(h) ，(i) ，(j) は入力
クロックに対してｆｒｃｌｋが９０°進んでいる場合の
タイミングを示している。(d) ，(g) ，(j) の位相比較
器出力のタイミングよりそのデューティを５０％に制御
することにより、入力クロックに対してｆｒｃｌｋを９
０°進んだ位相に制御できることがわかる。
ロックに対してｆｒｃｌｋが９０°以上進んでいる場合
のタイミングを示しており、(e) ，(f) ，(g) は入力ク
ロックに対してｆｒｃｌｋが９０°以下の進みである場
合のタイミングを示しており、(h) ，(i) ，(j) は入力
クロックに対してｆｒｃｌｋが９０°進んでいる場合の
タイミングを示している。(d) ，(g) ，(j) の位相比較
器出力のタイミングよりそのデューティを５０％に制御
することにより、入力クロックに対してｆｒｃｌｋを９
０°進んだ位相に制御できることがわかる。
【０００６】次に、図６において、位相比較器６０の出
力はアップダウンカウンタ６１に入力され、クロック挿
入信号６６及びクロック削除信号６７が生成される。ア
ップダウンカウンタ２１の具体的な回路を図８に示す。
力はアップダウンカウンタ６１に入力され、クロック挿
入信号６６及びクロック削除信号６７が生成される。ア
ップダウンカウンタ２１の具体的な回路を図８に示す。
【０００７】図８において、外部より入力されるクロッ
クｆｋｃｌｋは、位相比較器６０の出力に応じてアップ
カウントクロック及びダウンカウントクロックに選択さ
れる。本アップダウンカウンタ６１はこのアップカウン
トクロックとダウンカウントクロックに対し、ローパス
フィルタとして作用し、オーバフロー出力，及びボロー
出力を各々クロック削除信号６７，及びクロック挿入信
号６６として出力する。
クｆｋｃｌｋは、位相比較器６０の出力に応じてアップ
カウントクロック及びダウンカウントクロックに選択さ
れる。本アップダウンカウンタ６１はこのアップカウン
トクロックとダウンカウントクロックに対し、ローパス
フィルタとして作用し、オーバフロー出力，及びボロー
出力を各々クロック削除信号６７，及びクロック挿入信
号６６として出力する。
【０００８】図６において、クロック挿入削除回路６２
は本クロック削除信号６７及びクロック挿入信号６６を
受け、クロックの挿入削除を行う。具体的なタイミング
を図９に示す。図９において、(a) ，(d) は入力クロッ
ク信号ｆｍｃｌｋであり、(b) はクロック挿入信号６６
であり、(e) はクロック削除信号６７であり、(c) ，
(f) はクロック挿入削除回路６２の出力信号６２ａであ
る。なお、このクロック挿入削除回路６２はクロックの
挿入削除をおこなわないフリーランの状態では１／２分
周する構成となっている。
は本クロック削除信号６７及びクロック挿入信号６６を
受け、クロックの挿入削除を行う。具体的なタイミング
を図９に示す。図９において、(a) ，(d) は入力クロッ
ク信号ｆｍｃｌｋであり、(b) はクロック挿入信号６６
であり、(e) はクロック削除信号６７であり、(c) ，
(f) はクロック挿入削除回路６２の出力信号６２ａであ
る。なお、このクロック挿入削除回路６２はクロックの
挿入削除をおこなわないフリーランの状態では１／２分
周する構成となっている。
【０００９】クロック挿入削除回路６２の出力は１／２
n-1 分周器６３及び１／２分周器６４により分周され、
再び位相比較器６０にて入力クロックと位相比較され
る。
n-1 分周器６３及び１／２分周器６４により分周され、
再び位相比較器６０にて入力クロックと位相比較され
る。
【００１０】上述の通り、本帰還回路においては、位相
比較器６０により入力クロックと再生クロックの位相差
成分が抽出され、本位相差成分によりクロックの挿入削
除を行っており、安定状態においては両信号は図７の
(h) ，(i) の位相関係を保つことができる。
比較器６０により入力クロックと再生クロックの位相差
成分が抽出され、本位相差成分によりクロックの挿入削
除を行っており、安定状態においては両信号は図７の
(h) ，(i) の位相関係を保つことができる。
【００１１】
【発明が解決しようとする課題】従来のディジタルＰＬ
Ｌ回路は以上のように構成されており、位相比較出力を
アップダウンカウンタにてフィルタリングし、低域周波
数成分のみを抽出するようにしているため、安定状態に
至るまでの時間（ロックアップ時間）が長くなるという
問題があった。
Ｌ回路は以上のように構成されており、位相比較出力を
アップダウンカウンタにてフィルタリングし、低域周波
数成分のみを抽出するようにしているため、安定状態に
至るまでの時間（ロックアップ時間）が長くなるという
問題があった。
【００１２】また、アップダウンカウンタ６１の分周比
を小さくし、フィルタ時定数を下げた場合にはロックア
ップ時間は短くなるが、安定状態におけるゆらぎ（ジッ
タ）が大きくなるという問題があった。
を小さくし、フィルタ時定数を下げた場合にはロックア
ップ時間は短くなるが、安定状態におけるゆらぎ（ジッ
タ）が大きくなるという問題があった。
【００１３】この発明は上記のような問題点を解消する
ためになされたもので、ロックアップ時間が短く、ジッ
タの少ないディジタルＰＬＬ回路を提供することを目的
とする。
ためになされたもので、ロックアップ時間が短く、ジッ
タの少ないディジタルＰＬＬ回路を提供することを目的
とする。
【００１４】
【課題を解決するための手段】この発明に係るディジタ
ルＰＬＬ回路は、入力クロックのエッジを検出するエッ
ジ検出回路と、該エッジ検出回路からの入力クロックと
最終段の分周器の出力からの再生クロックとの位相差を
測定する位相差測定回路と、該位相差測定回路の出力に
応じて動作を行うクロック挿入削除制御回路、及び複数
のクロック挿入削除回路と、各クロック挿入削除回路の
出力に応じて分周を行う分周器とを設け、上記位相差の
大小に応じてクロック挿入削除量を制御することによ
り、ロックアップ時間が短くジッタの少ないディジタル
ＰＬＬを実現したものである。
ルＰＬＬ回路は、入力クロックのエッジを検出するエッ
ジ検出回路と、該エッジ検出回路からの入力クロックと
最終段の分周器の出力からの再生クロックとの位相差を
測定する位相差測定回路と、該位相差測定回路の出力に
応じて動作を行うクロック挿入削除制御回路、及び複数
のクロック挿入削除回路と、各クロック挿入削除回路の
出力に応じて分周を行う分周器とを設け、上記位相差の
大小に応じてクロック挿入削除量を制御することによ
り、ロックアップ時間が短くジッタの少ないディジタル
ＰＬＬを実現したものである。
【００１５】
【作用】この発明におけるディジタルＰＬＬ回路は、位
相差測定回路により入力クロックと再生クロックの位相
差を測定し、その値の大小によりクロック挿入削除量を
制御するため、位相差が大きい場合には高速にロック
し、位相差が小さい場合にはジッタの少ない追従が可能
となる。
相差測定回路により入力クロックと再生クロックの位相
差を測定し、その値の大小によりクロック挿入削除量を
制御するため、位相差が大きい場合には高速にロック
し、位相差が小さい場合にはジッタの少ない追従が可能
となる。
【００１６】
【実施例】以下、この発明の一実施例を図について説明
する。 実施例１．図１はこの発明の一実施例によるディジタル
ＰＬＬ回路を示し、図において、１は入力クロックのエ
ッジを検出するエッジ検出回路、２はエッジ検出回路１
の出力と再生クロック（ｆｒｃｌｋ）とを２入力とし、
その位相差を出力する位相差測定回路、３は該位相差測
定回路２からの位相差出力に応じてクロックの挿入削除
を制御するクロック挿入削除制御回路、４は該回路３か
らのクロック挿入信号ａ、５はクロック削除信号ａ、６
はクロック挿入信号ｂ、７はクロック削除信号ｂ、８は
細かい（ＦＩＮＥ）クロックの挿入削除を行うクロック
挿入削除回路ａ（ＦＤ／Ｉ）、９は分周器ａであり、１
／２m 分周器、１０は粗い（ＣＯＡＲＳＥ）クロックの
挿入削除を行うクロック挿入削除回路ｂ（ＣＤ／Ｉ）、
１１は分周器ｂであり、１／２l 分周器、１２は再生ク
ロック（ｆｒｃｌｋ）である。
する。 実施例１．図１はこの発明の一実施例によるディジタル
ＰＬＬ回路を示し、図において、１は入力クロックのエ
ッジを検出するエッジ検出回路、２はエッジ検出回路１
の出力と再生クロック（ｆｒｃｌｋ）とを２入力とし、
その位相差を出力する位相差測定回路、３は該位相差測
定回路２からの位相差出力に応じてクロックの挿入削除
を制御するクロック挿入削除制御回路、４は該回路３か
らのクロック挿入信号ａ、５はクロック削除信号ａ、６
はクロック挿入信号ｂ、７はクロック削除信号ｂ、８は
細かい（ＦＩＮＥ）クロックの挿入削除を行うクロック
挿入削除回路ａ（ＦＤ／Ｉ）、９は分周器ａであり、１
／２m 分周器、１０は粗い（ＣＯＡＲＳＥ）クロックの
挿入削除を行うクロック挿入削除回路ｂ（ＣＤ／Ｉ）、
１１は分周器ｂであり、１／２l 分周器、１２は再生ク
ロック（ｆｒｃｌｋ）である。
【００１７】図１の構成をより具体的に図２に示す。図
２に示すように、エッジ検出回路１はＤ入力に入力クロ
ック（ｆｃｌｋ）が入力され、クロック入力ＣＫにシス
テムクロック（Ｍｃｌｋ＝１２８×ｆｃｌｋ）が入力さ
れる２つのＤ−フリップフロップ１ａ，１ｂと排他的論
理和回路１ｃとから構成され、位相差測定回路２はカウ
ンタ２ａと、ＡＮＤ回路２ｂと、３つのＳＲ−フリップ
フロップ２ｃ，２ｄ，２ｅと、３つのＤ−フリップフロ
ップ２ｆ，２ｇ，２ｈとから構成される。ここで、カウ
ンタ２ａの出力Ｑ4,Ｑ5,Ｑ6 は図３に示す信号Ｂ，Ｃ，
Ｄとなっている。クロック挿入削除制御回路３は４つの
ＡＮＤ回路３ａ，３ｂ，３ｃ，３ｄから構成され、クロ
ック挿入削除回路８，１０はそれぞれＦＩＮＥ（密
な），ＣＯＡＲＳＥ（粗い）のクロック挿入削除回路で
あり、分周器ａ９，ｂ１１はそれぞれ１／４，１／８分
周器となっている。
２に示すように、エッジ検出回路１はＤ入力に入力クロ
ック（ｆｃｌｋ）が入力され、クロック入力ＣＫにシス
テムクロック（Ｍｃｌｋ＝１２８×ｆｃｌｋ）が入力さ
れる２つのＤ−フリップフロップ１ａ，１ｂと排他的論
理和回路１ｃとから構成され、位相差測定回路２はカウ
ンタ２ａと、ＡＮＤ回路２ｂと、３つのＳＲ−フリップ
フロップ２ｃ，２ｄ，２ｅと、３つのＤ−フリップフロ
ップ２ｆ，２ｇ，２ｈとから構成される。ここで、カウ
ンタ２ａの出力Ｑ4,Ｑ5,Ｑ6 は図３に示す信号Ｂ，Ｃ，
Ｄとなっている。クロック挿入削除制御回路３は４つの
ＡＮＤ回路３ａ，３ｂ，３ｃ，３ｄから構成され、クロ
ック挿入削除回路８，１０はそれぞれＦＩＮＥ（密
な），ＣＯＡＲＳＥ（粗い）のクロック挿入削除回路で
あり、分周器ａ９，ｂ１１はそれぞれ１／４，１／８分
周器となっている。
【００１８】次に動作について図３の波形図を用いて説
明する。まず、エッジ検出回路１は入力クロック（ｆｃ
ｌｋ）の立上りエッジを検出し、位相差測定回路２は、
入力クロックの立上りエッジと再生クロック（ｆｒｃｌ
ｋ）の立上りエッジの位相差を測定する。図３におい
て、(A) に示すＡは入力クロックであり、(B) 〜(D) に
示すＢ〜Ｄは入力クロックの立上り後、各々異なる一定
の期間“Ｈ”となる信号で、カウンタ２ａの出力Ｑ4,Ｑ
5,Ｑ6 に現れる信号である。Ｂ〜Ｄの信号より入力クロ
ックＡの周期はＴ１，Ｔ２，Ｔ３，Ｔ４の４期間に分割
される。位相差測定回路２は再生クロック１２の立上り
タイミングにおいて、Ｂ〜Ｄの信号を保持することによ
り、入力クロックと再生クロックの位相関係を４通りの
位相関係として測定することができる。
明する。まず、エッジ検出回路１は入力クロック（ｆｃ
ｌｋ）の立上りエッジを検出し、位相差測定回路２は、
入力クロックの立上りエッジと再生クロック（ｆｒｃｌ
ｋ）の立上りエッジの位相差を測定する。図３におい
て、(A) に示すＡは入力クロックであり、(B) 〜(D) に
示すＢ〜Ｄは入力クロックの立上り後、各々異なる一定
の期間“Ｈ”となる信号で、カウンタ２ａの出力Ｑ4,Ｑ
5,Ｑ6 に現れる信号である。Ｂ〜Ｄの信号より入力クロ
ックＡの周期はＴ１，Ｔ２，Ｔ３，Ｔ４の４期間に分割
される。位相差測定回路２は再生クロック１２の立上り
タイミングにおいて、Ｂ〜Ｄの信号を保持することによ
り、入力クロックと再生クロックの位相関係を４通りの
位相関係として測定することができる。
【００１９】また図２において、クロック挿入削除制御
回路３は、位相差測定回路２より出力される位相差信号
より４通りのクロック挿入削除制御信号、即ちクロック
挿入信号ａ(4) ，クロック削除信号ａ(5) ，クロック挿
入信号ｂ(6) ，クロック削除信号ｂ(7) を生成する。
回路３は、位相差測定回路２より出力される位相差信号
より４通りのクロック挿入削除制御信号、即ちクロック
挿入信号ａ(4) ，クロック削除信号ａ(5) ，クロック挿
入信号ｂ(6) ，クロック削除信号ｂ(7) を生成する。
【００２０】図３の(F) 〜(M) において、入力クロック
Ａと４通りの位相関係を持った再生クロックＦ，Ｈ，
Ｊ，Ｌ、及び各々の再生クロックＦ，Ｈ，Ｊ，Ｌに対応
したクロック挿入削除信号Ｇ, Ｉ, Ｋ，Ｍを示す。
Ａと４通りの位相関係を持った再生クロックＦ，Ｈ，
Ｊ，Ｌ、及び各々の再生クロックＦ，Ｈ，Ｊ，Ｌに対応
したクロック挿入削除信号Ｇ, Ｉ, Ｋ，Ｍを示す。
【００２１】図２において、クロック挿入削除回路ａ８
は、クロック挿入信号ａ４（ＦＩ）とクロック削除信号
ａ５（ＦＤ）とを受け、入力クロックの挿入削除を行
う。また、クロック挿入削除回路ｂ１０は、クロック挿
入信号ｂ６（ＣＩ）とクロック削除信号ｂ７（ＣＤ）と
を受け、入力クロックの挿入削除を行う。
は、クロック挿入信号ａ４（ＦＩ）とクロック削除信号
ａ５（ＦＤ）とを受け、入力クロックの挿入削除を行
う。また、クロック挿入削除回路ｂ１０は、クロック挿
入信号ｂ６（ＣＩ）とクロック削除信号ｂ７（ＣＤ）と
を受け、入力クロックの挿入削除を行う。
【００２２】クロック挿入削除回路ａ８，ｂ１０は位相
差測定回路２によって測定された位相差を、より少なく
する方向でクロックの挿入削除を行うため、入力クロッ
クと再生クロックの位相差は次第に０°に収束してい
く。
差測定回路２によって測定された位相差を、より少なく
する方向でクロックの挿入削除を行うため、入力クロッ
クと再生クロックの位相差は次第に０°に収束してい
く。
【００２３】また、クロック挿入削除回路ａ８は、細か
い、即ち周期の短いクロックの挿入削除を行い、クロッ
ク挿入削除回路ｂ１０は粗い、即ち周期の長いクロック
の挿入削除を行うため、入力クロックと再生クロックの
位相差が大きい場合には粗いクロック挿入信号ｂ６（Ｃ
Ｉ）とクロック削除信号ｂ７（ＣＤ）により高速での追
従を行い、入力クロックと再生クロックの位相差が小さ
い場合には細かいクロック挿入信号ａ４（ＦＩ）とクロ
ック削除信号ａ５（ＦＤ）により追従する時間単位を少
なくし、ジッタを低減することができる。
い、即ち周期の短いクロックの挿入削除を行い、クロッ
ク挿入削除回路ｂ１０は粗い、即ち周期の長いクロック
の挿入削除を行うため、入力クロックと再生クロックの
位相差が大きい場合には粗いクロック挿入信号ｂ６（Ｃ
Ｉ）とクロック削除信号ｂ７（ＣＤ）により高速での追
従を行い、入力クロックと再生クロックの位相差が小さ
い場合には細かいクロック挿入信号ａ４（ＦＩ）とクロ
ック削除信号ａ５（ＦＤ）により追従する時間単位を少
なくし、ジッタを低減することができる。
【００２４】このような構成の本実施例回路では、位相
差測定回路で測定した位相差に応じて細かい、または粗
いクロックの挿入削除を行うことにより、位相差の大き
さに応じて追従速度を切り換える構成にしたので、ロッ
クアップ時間が短くかつジッタの少ないＰＬＬを実現す
ることができる。
差測定回路で測定した位相差に応じて細かい、または粗
いクロックの挿入削除を行うことにより、位相差の大き
さに応じて追従速度を切り換える構成にしたので、ロッ
クアップ時間が短くかつジッタの少ないＰＬＬを実現す
ることができる。
【００２５】実施例２．なお、上記実施例１では、２通
りのクロック挿入削除回路ａ８，ｂ１０を用い、各々に
異なるクロック挿入削除信号４，５，６，７を供給する
構成を示したが、これは図４の本発明の第２の実施例に
示す通り、３通り以上のクロック挿入削除回路及び分周
回路４２，４３，４４を用いるようにしてもよく、上記
実施例１と同様の効果が得られる。図中、４０はエッジ
検出回路、４１は位相差測定回路及びクロック挿入削除
制御回路である。
りのクロック挿入削除回路ａ８，ｂ１０を用い、各々に
異なるクロック挿入削除信号４，５，６，７を供給する
構成を示したが、これは図４の本発明の第２の実施例に
示す通り、３通り以上のクロック挿入削除回路及び分周
回路４２，４３，４４を用いるようにしてもよく、上記
実施例１と同様の効果が得られる。図中、４０はエッジ
検出回路、４１は位相差測定回路及びクロック挿入削除
制御回路である。
【００２６】実施例３．また、図５は本発明の第３の実
施例によるディジタルＰＬＬ回路の一部を示し、図にお
いて、５３，５５はクロック挿入削除回路ａ，ｂ、５
４，５６は分周器ａ，ｂ、５４ａ，５４ｂ，５６ａ，５
６ｂは各分周器ａ，ｂの分周比の異なる出力、５７は再
生クロック、５８はロックアップ時間選択スイッチ、５
９ａ，５９ｂ，５９ｄ，５９ｅはＡＮＤゲート、５９
ｃ，５９ｆはＯＲゲートである。５０ａ，５０ｂはそれ
ぞれこれらのゲートよりなり、分周器５４，５６の分周
比の異なる２つの分周出力のいずれを、該分周器の出力
とするかを、ロックアップ時間選択スイッチ５８に応じ
て選択する分周比選択回路である。
施例によるディジタルＰＬＬ回路の一部を示し、図にお
いて、５３，５５はクロック挿入削除回路ａ，ｂ、５
４，５６は分周器ａ，ｂ、５４ａ，５４ｂ，５６ａ，５
６ｂは各分周器ａ，ｂの分周比の異なる出力、５７は再
生クロック、５８はロックアップ時間選択スイッチ、５
９ａ，５９ｂ，５９ｄ，５９ｅはＡＮＤゲート、５９
ｃ，５９ｆはＯＲゲートである。５０ａ，５０ｂはそれ
ぞれこれらのゲートよりなり、分周器５４，５６の分周
比の異なる２つの分周出力のいずれを、該分周器の出力
とするかを、ロックアップ時間選択スイッチ５８に応じ
て選択する分周比選択回路である。
【００２７】本実施例では、分周器ａ５４及び分周器ｂ
５６の分周比を、ロックアップ時間選択スイッチ５９の
オン，オフにより切り換えることにより、用途に応じ、
ロックアップ時間とジッタ量を選択することができる。
即ち、ロックアップ時間選択スイッチ５８がオフのとき
はＡＮＤゲート５９ａがオフ、ＡＮＤゲート５９ｂがオ
ンとなるため分周器５４の分周比の低い出力５４ｂがＯ
Ｒゲート５９ｃを介して出力され、またＡＮＤゲート５
９ｄがオン、ＡＮＤゲート５９ｅがオフとなるため分周
器５６の分周比の高い出力５６ａがＯＲゲート５９ｆを
介して出力され、これが再生クロックとなり、一方ロッ
クアップ時間選択スイッチ５８がオフのときは、上記と
逆に、分周器５４の分周比の高い出力５４ａおよび分周
器５６の分周比の低い出力５６ｂが選択されるようにな
っている。
５６の分周比を、ロックアップ時間選択スイッチ５９の
オン，オフにより切り換えることにより、用途に応じ、
ロックアップ時間とジッタ量を選択することができる。
即ち、ロックアップ時間選択スイッチ５８がオフのとき
はＡＮＤゲート５９ａがオフ、ＡＮＤゲート５９ｂがオ
ンとなるため分周器５４の分周比の低い出力５４ｂがＯ
Ｒゲート５９ｃを介して出力され、またＡＮＤゲート５
９ｄがオン、ＡＮＤゲート５９ｅがオフとなるため分周
器５６の分周比の高い出力５６ａがＯＲゲート５９ｆを
介して出力され、これが再生クロックとなり、一方ロッ
クアップ時間選択スイッチ５８がオフのときは、上記と
逆に、分周器５４の分周比の高い出力５４ａおよび分周
器５６の分周比の低い出力５６ｂが選択されるようにな
っている。
【００２８】従って、両分周器５４，５６を経た出力は
トータルの分周比は常に同じとなるよう構成されるとと
もに、ロックアップ時間選択スイッチ５８がオンのとき
は分周器５４では分周比の高い分周器後段側の出力５４
ａが選択され、分周器５６では分周比の低い分周器前段
側の出力５６ｂが選択されて、より細かいＰＬＬ動作が
選択されてロックアップ時間は長くなってもジッタの少
ないＰＬＬ動作が行われることとなる。
トータルの分周比は常に同じとなるよう構成されるとと
もに、ロックアップ時間選択スイッチ５８がオンのとき
は分周器５４では分周比の高い分周器後段側の出力５４
ａが選択され、分周器５６では分周比の低い分周器前段
側の出力５６ｂが選択されて、より細かいＰＬＬ動作が
選択されてロックアップ時間は長くなってもジッタの少
ないＰＬＬ動作が行われることとなる。
【００２９】一方、ロックアップ時間選択スイッチ５８
がオフのときは、分周器５４では分周比の低い分周器前
段側の出力５４ｂが選択され、分周器５６では分周比の
高い分周器後段側の出力５６ａが選択されて、より粗な
ＰＬＬ動作が選択されてジッタがあってもロックアップ
時間の短いＰＬＬ動作が行われることとなる。
がオフのときは、分周器５４では分周比の低い分周器前
段側の出力５４ｂが選択され、分周器５６では分周比の
高い分周器後段側の出力５６ａが選択されて、より粗な
ＰＬＬ動作が選択されてジッタがあってもロックアップ
時間の短いＰＬＬ動作が行われることとなる。
【００３０】
【発明の効果】以上のように、この発明によれば、位相
差測定回路により入力クロックと再生クロックの位相差
を測定し、その値に応じてクロックの挿入削除を、ＦＩ
ＮＥとＣＯＡＲＳＥを切り換えて行うことによりＰＬＬ
の追従速度を切り換えるようにしたため、ロックアップ
時間が短く、かつジッタの少ないＰＬＬを構成すること
ができる効果がある。
差測定回路により入力クロックと再生クロックの位相差
を測定し、その値に応じてクロックの挿入削除を、ＦＩ
ＮＥとＣＯＡＲＳＥを切り換えて行うことによりＰＬＬ
の追従速度を切り換えるようにしたため、ロックアップ
時間が短く、かつジッタの少ないＰＬＬを構成すること
ができる効果がある。
【図１】本発明の一実施例によるディジタルＰＬＬ回路
を示す構成図。
を示す構成図。
【図２】図１のより詳細な構成図。
【図３】位相差測定回路の動作を説明するタイミングチ
ャート。
ャート。
【図４】本発明の第２の実施例によるディジタルＰＬＬ
回路を示す構成図。
回路を示す構成図。
【図５】本発明の第３の実施例によるディジタルＰＬＬ
回路を示す構成図。
回路を示す構成図。
【図６】従来のディジタルＰＬＬ回路の一例を示す構成
図。
図。
【図７】図６における位相比較回路の動作を示すタイミ
ングチャート。
ングチャート。
【図８】図６におけるアップダウンカウンタを示す構成
図。
図。
【図９】図６におけるクロック挿入削除回路の動作を示
すタイミングチャート。
すタイミングチャート。
１ エッジ検出回路 ２ 位相差測定回路 ３ クロック挿入削除制御回路 ４ クロック挿入信号ａ ５ クロック削除信号ａ ６ クロック挿入信号ｂ ７ クロック削除信号ｂ ８ クロック挿入削除回路ａ ９ 分周器ａ １０ クロック挿入削除回路ｂ １１ 分周器ｂ １２ 再生クロック ２０ 位相比較器 ２１ アップダウンカウンタ ２２ クロック挿入削除回路 ２６ クロック挿入信号 ２７ クロック削除信号 ４０ エッジ検出回路 ４１ 位相差測定回路 ４２，４３，４４ クロック挿入削除回路および分周回
路 ４５ 再生クロック ５３，５５ クロック挿入削除回路 ５４ 分周器ａ ５６ 分周器ｂ ５４ａ，５４ｂ，５６ａ，５６ｂ 分周出力 ５７ 再生クロック ５８ ロックアップ時間選択スイッチ ５９ａ，ｂ，ｄ，ｅ ＡＮＤゲート ５９ｃ，ｆ ＯＲゲート ５０ａ，ｂ 分周比選択回路
路 ４５ 再生クロック ５３，５５ クロック挿入削除回路 ５４ 分周器ａ ５６ 分周器ｂ ５４ａ，５４ｂ，５６ａ，５６ｂ 分周出力 ５７ 再生クロック ５８ ロックアップ時間選択スイッチ ５９ａ，ｂ，ｄ，ｅ ＡＮＤゲート ５９ｃ，ｆ ＯＲゲート ５０ａ，ｂ 分周比選択回路
Claims (2)
- 【請求項１】 入力クロックのエッジを検出するエッジ
検出回路と、 該エッジ検出回路の出力と後述する複数段の分周器の最
終段の分周器の出力である再生クロックとの位相差を測
定する位相差測定回路と、 該位相器測定回路の出力を受け後述する複数のクロック
挿入削除回路の動作を制御するクロック挿入削除制御回
路と、 該クロック挿入削除制御回路により制御され、クロック
の挿入，削除を行う複数のクロック挿入削除回路と、 上記各クロック挿入削除回路の出力をそれぞれ分周しそ
の出力を次段の各クロック挿入削除回路に入力する，あ
るいは再生クロックとする複数段の分周器とを備えたこ
とを特徴とするディジタルＰＬＬ回路。 - 【請求項２】 上記複数段のうちの２以上の分周器に対
し、その分周比の異なる２以上の分周出力のいずれを該
分周器の出力とするかをロックアップ時間選択スイッチ
に応じて選択する分周比選択回路をさらに備えたことを
特徴とする請求項１記載のディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225122A JPH0653821A (ja) | 1992-07-30 | 1992-07-30 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225122A JPH0653821A (ja) | 1992-07-30 | 1992-07-30 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653821A true JPH0653821A (ja) | 1994-02-25 |
Family
ID=16824313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225122A Pending JPH0653821A (ja) | 1992-07-30 | 1992-07-30 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653821A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397882B2 (en) | 2002-09-30 | 2008-07-08 | Fujitsu Limited | Digital phase locked circuit capable of dealing with input clock signal provided in burst fashion |
| WO2009034917A1 (ja) | 2007-09-12 | 2009-03-19 | Nec Corporation | ジッタ抑圧回路及びジッタ抑圧方法 |
| US8382374B2 (en) | 2007-03-29 | 2013-02-26 | Thk Co., Ltd. | Sealing member for rolling device and rolling device |
-
1992
- 1992-07-30 JP JP4225122A patent/JPH0653821A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397882B2 (en) | 2002-09-30 | 2008-07-08 | Fujitsu Limited | Digital phase locked circuit capable of dealing with input clock signal provided in burst fashion |
| US8382374B2 (en) | 2007-03-29 | 2013-02-26 | Thk Co., Ltd. | Sealing member for rolling device and rolling device |
| WO2009034917A1 (ja) | 2007-09-12 | 2009-03-19 | Nec Corporation | ジッタ抑圧回路及びジッタ抑圧方法 |
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