JP2855643B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2855643B2 JP2855643B2 JP1077245A JP7724589A JP2855643B2 JP 2855643 B2 JP2855643 B2 JP 2855643B2 JP 1077245 A JP1077245 A JP 1077245A JP 7724589 A JP7724589 A JP 7724589A JP 2855643 B2 JP2855643 B2 JP 2855643B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- timing pulse
- input timing
- pll circuit
- smoothing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPLL回路に関し、特に２相クロックの各クロ
ックと入力タイミングパルスとを位相比較した２つの信
号を用い、位相比較後の平滑回路の充放電を制御する位
相比較器を有するPLL回路に関する。
ックと入力タイミングパルスとを位相比較した２つの信
号を用い、位相比較後の平滑回路の充放電を制御する位
相比較器を有するPLL回路に関する。
PLL（Phase−Locked Loop）回路はよく知られてい
る。従来のPLL回路では、、第３図に示すように、入力
タイミングパルス101とクロック102の位相差によって充
放電の制御パルスを生成し、VCO4の制御電圧を生成する
平滑回路３へ送っていた。第４図による第３図の動作を
説明する。
る。従来のPLL回路では、、第３図に示すように、入力
タイミングパルス101とクロック102の位相差によって充
放電の制御パルスを生成し、VCO4の制御電圧を生成する
平滑回路３へ送っていた。第４図による第３図の動作を
説明する。
入力タイミングパルス101とクロック102とを位相比較
し、比較信号103と104を得る。平滑回路３は、この比較
信号103がハイレベルの期間で放電され、比較信号104が
ハイレベルの期間に充電され、平滑回路３の出力は平滑
回路出力105として示すような信号となり、これによっ
てVCO4が制御される。
し、比較信号103と104を得る。平滑回路３は、この比較
信号103がハイレベルの期間で放電され、比較信号104が
ハイレベルの期間に充電され、平滑回路３の出力は平滑
回路出力105として示すような信号となり、これによっ
てVCO4が制御される。
上述した従来のPLL回路は、入力タイミングパルス101
の消失時には、第４図に示すように充電のみが行われ、
出力電圧が大きく変化するため、VCO4の発振周波数も同
様に変化し、次に入力タイミングパルス101が入力され
た時、VCO4の発振出力を入力タイミングパルス101の周
波数と位相に一致させるまでに長い時間を必要とする欠
点がある。
の消失時には、第４図に示すように充電のみが行われ、
出力電圧が大きく変化するため、VCO4の発振周波数も同
様に変化し、次に入力タイミングパルス101が入力され
た時、VCO4の発振出力を入力タイミングパルス101の周
波数と位相に一致させるまでに長い時間を必要とする欠
点がある。
本発明によるPLL回路は、VCOの出力から一対の正相お
よび逆相クロックを発生し、これらクロックと入力タイ
ミングパルスとの位相比較を行なって得られる２つの比
較出力で平滑回路の充放電を制御し、入力タイミングパ
ルスの消失時にあっても直前の出力値を保持する手段を
備えて構成される。
よび逆相クロックを発生し、これらクロックと入力タイ
ミングパルスとの位相比較を行なって得られる２つの比
較出力で平滑回路の充放電を制御し、入力タイミングパ
ルスの消失時にあっても直前の出力値を保持する手段を
備えて構成される。
次に、図面を参照して本発明を説明する。
第１図は本発明の一実施例の構成図であり、一対のOR
ゲート1,2、平滑回路３、VCO4およびバッファ５を備え
て成り、これら構成内容中、ORゲート1,2およびバッフ
ァ５が本発明に直接かかわる部分である。
ゲート1,2、平滑回路３、VCO4およびバッファ５を備え
て成り、これら構成内容中、ORゲート1,2およびバッフ
ァ５が本発明に直接かかわる部分である。
次に、第１図の実施例の動作について説明する。
第２図は第１図の実施例の主要波形図である。以下、
第２図を参照しつつ第１図の実施例の動作について説明
する。
第２図を参照しつつ第１図の実施例の動作について説明
する。
VCO4の出力するVCO出力401を正転・反転の両出力を得
るバッファ５に入力し、一対の２相クロックたる正相ク
ロック501と逆相クロック502を発生し、正相クロック50
1はORゲート１に、また逆相クロック502はORゲート２に
供給する。
るバッファ５に入力し、一対の２相クロックたる正相ク
ロック501と逆相クロック502を発生し、正相クロック50
1はORゲート１に、また逆相クロック502はORゲート２に
供給する。
ORゲート１は、入力タイミングパルス101と正相クロ
ック501の論理和による位相比較を行なって充電電流制
御パルス301を得て、これを平滑回路３に供給する。
ック501の論理和による位相比較を行なって充電電流制
御パルス301を得て、これを平滑回路３に供給する。
ORゲート２は、入力タイミングパルス101と逆相クロ
ック502を位相比較し放電電流制御パルス302を得て、こ
れを平滑回路３に供給する。
ック502を位相比較し放電電流制御パルス302を得て、こ
れを平滑回路３に供給する。
第２図に示す波形図において、期間では、逆相クロ
ック502がローレベルの時に入力タイミングパルス101が
ORゲート２に入力されるため、放電電流制御パルス302
のデューティが変化してハイレベルの期間が長くなり、
充電電流制御パルス301による平滑回路３の充電時間よ
りも放電時間の方が長くなり、このため平滑回路出力30
3の平均値が低下特性を示す。
ック502がローレベルの時に入力タイミングパルス101が
ORゲート２に入力されるため、放電電流制御パルス302
のデューティが変化してハイレベルの期間が長くなり、
充電電流制御パルス301による平滑回路３の充電時間よ
りも放電時間の方が長くなり、このため平滑回路出力30
3の平均値が低下特性を示す。
期間では、充電電流制御パルス301と放電電流制御
パルス302のデューティはいずれも変化するがその値は
等しく、従って充放電時間は等しく平滑回路出力303に
示す如くなり、その平均値は一定の特性を示す。
パルス302のデューティはいずれも変化するがその値は
等しく、従って充放電時間は等しく平滑回路出力303に
示す如くなり、その平均値は一定の特性を示す。
期間は、入力タイミングパルス101が消失した期間
状態を示し、この期間では充電電流制御パルス301と放
電電流制御パルス302の時間が一致し、この期間は充放
電の時間が一致して平滑回路出力303の平均値は変化せ
ず、VCO4の出力は一定値を保つ。
状態を示し、この期間では充電電流制御パルス301と放
電電流制御パルス302の時間が一致し、この期間は充放
電の時間が一致して平滑回路出力303の平均値は変化せ
ず、VCO4の出力は一定値を保つ。
こうして入力タイミングパルス101が消失したときで
も、その直前のクロック周波数を発振し続けることによ
り、次のタイミングパルス入力時には短時間で追従可能
となる。
も、その直前のクロック周波数を発振し続けることによ
り、次のタイミングパルス入力時には短時間で追従可能
となる。
以上説明したように本発明は、PLL回路において入力
タイミングパルスが消失した時でもその直前のクロック
の周波数を発振しつづけることにより、次に同一周波数
のタイミングパルスが入力された時にも短時間でそれに
追従することが出来るという効果がある。
タイミングパルスが消失した時でもその直前のクロック
の周波数を発振しつづけることにより、次に同一周波数
のタイミングパルスが入力された時にも短時間でそれに
追従することが出来るという効果がある。
第１図は本発明のPLL回路の一実施例の構成図、第２図
は第１図の実施例の主要波形図、第３図は従来のPLL回
路の構成図、第４図は第３図のPLL回路の主要波形図で
ある。 1,2……ORゲート、３……平滑回路、４……VCO、５……
バッファ、６……位相比較回路。
は第１図の実施例の主要波形図、第３図は従来のPLL回
路の構成図、第４図は第３図のPLL回路の主要波形図で
ある。 1,2……ORゲート、３……平滑回路、４……VCO、５……
バッファ、６……位相比較回路。
Claims (1)
- 【請求項１】VCOの出力から一対の正相および逆相クロ
ックを発生し、これらクロックと入力タイミングパルス
との位相比較を行なって得られる２つの比較出力で平滑
回路の充放電を制御し、入力タイミングパルスの消失時
には充放電の時間を等しくすることで直前の出力値を保
持する手段を備えて成ることを特等とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077245A JP2855643B2 (ja) | 1989-03-28 | 1989-03-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077245A JP2855643B2 (ja) | 1989-03-28 | 1989-03-28 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254818A JPH02254818A (ja) | 1990-10-15 |
| JP2855643B2 true JP2855643B2 (ja) | 1999-02-10 |
Family
ID=13628476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077245A Expired - Lifetime JP2855643B2 (ja) | 1989-03-28 | 1989-03-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855643B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5257760A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Phase lock loop circuit |
| JPS6036908Y2 (ja) * | 1977-11-30 | 1985-11-01 | 三洋電機株式会社 | 自動位相制御方式の位相比較器 |
-
1989
- 1989-03-28 JP JP1077245A patent/JP2855643B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02254818A (ja) | 1990-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3232351B2 (ja) | デジタル回路装置 | |
| US5831483A (en) | PLL frequency synthesizer having circuit for controlling gain of charge pump circuit | |
| JP2795323B2 (ja) | 位相差検出回路 | |
| US5783972A (en) | Power saving PLL circuit | |
| KR940001724B1 (ko) | 위상동기회로 | |
| US4922141A (en) | Phase-locked loop delay line | |
| US7209009B2 (en) | Controlling a voltage controlled oscillator in a bang-bang phase locked loop | |
| JPH03132117A (ja) | 位相周波数比較器 | |
| JP3331115B2 (ja) | 周波数位相同期回路 | |
| JPH0736515B2 (ja) | 位相比較器 | |
| US6757349B1 (en) | PLL frequency synthesizer with lock detection circuit | |
| JPH0681129B2 (ja) | データ検出器 | |
| US6928129B2 (en) | Phase locked loop circuit and method of frequency modulation in phase locked loop circuit | |
| JP2855643B2 (ja) | Ｐｌｌ回路 | |
| JP3250151B2 (ja) | ジッタ抑圧回路 | |
| JP2003338753A (ja) | Ｐｌｌ回路 | |
| JPH0846497A (ja) | 周波数位相比較器 | |
| JP2745787B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| JPH0653821A (ja) | ディジタルｐｌｌ回路 | |
| JPH118552A (ja) | 位相同期発振器 | |
| JPH05199108A (ja) | Ｐｌｌ回路 | |
| JP2921260B2 (ja) | 周波数シンセサイザ | |
| JPS62128211A (ja) | 周波数シンセサイザ | |
| JPH0442617A (ja) | Ｐｌｌ回路 | |
| JP2002158584A (ja) | Ｐｌｌ方式及びｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071127 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081127 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081127 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091127 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091127 Year of fee payment: 11 |