JP2002158584A

JP2002158584A - Ｐｌｌ方式及びｐｌｌ回路

Info

Publication number: JP2002158584A
Application number: JP2000351089A
Authority: JP
Inventors: Taisuke Ikeda; 泰典池田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2000-11-17
Filing date: 2000-11-17
Publication date: 2002-05-31

Abstract

(57)【要約】【課題】フィルタ内蔵であっても出力ジッタ特性が向
上し、同期までのトリガ時間が短縮し、基準周波数の帯
域を広くできるようにしたＰＬＬ回路を実現する。【解決手段】基準周波数信号ｆｒと帰還周波数信号ｆ
ｃの位相差Ｚｎで決まる基本補正値ΔＴにより電圧制御
発振器１４の発振周波数を負帰還制御し、該電圧制御発
振器１４の出力周波数信号を所定の分周比で分周して帰
還周波数信号ｆｃを生成するとき、基本補正値ΔＴに対
しそれと同極性の付加補正値ΔＴｘを加えた総合補正値
により、電圧制御発振器１４の発振周波数を負帰還制御
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、水晶振動子による
発振信号等のような一般的な発振信号を基準信号とし
て、その基準信号に同期したさまざまな周波数信号を生
成する音響信号処理用の周波数シンセサイザ等を実現す
るためのＰＬＬ方式及び回路に関するものである。

【０００２】

【従来の技術】従来のディジタル型のＰＬＬ回路は、図
４に示すように、基準周波数信号ｆｒと帰還周波数信号
ｆｃの位相を比較する位相比較器１１、その位相比較器
１１から出力するＵＰ信号とＤＯＷＮ信号を入力して対
応する信号を出力するチャージポンプ１２、そのチャー
ジポンプ１２の出力信号を平滑して平均電圧に変換する
ループフィルタ１３、そのループフィルタ１３の出力電
圧によって発振周波数が制御される電圧制御発振器１
４、およびその電圧制御発振器１４で発振した信号の周
波数を分周し帰還周波数信号ｆｃとして前記位相比較器
１１に入力させる分周器１５から構成されている。

【０００３】このＰＬＬ回路では、図５(a)に示すよう
に、帰還周波数信号ｆｃの位相が基準周波数信号ｆｒの
位相より遅れると、ＵＰ信号が位相比較器１１から出力
してそのパルス期間だけチャージポンプ１２の出力電圧
が高くなり、ループフィルタ１３のコンデンサが充電さ
れて出力電圧が高くなり、電圧制御発振器１４の発振周
波数が高くなり、帰還周波数ｆｃの位相が進むように制
御される。

【０００４】逆に図５(b)に示すように、帰還周波数信
号ｆｃの位相が基準周波数信号ｆｒの位相より進むと、
ＤＯＷＮ信号が出力してそのパルス期間だけチャージポ
ンプ１２の出力電圧が低くなり、ループフィルタ１３の
コンデンサの電荷が放電されて出力電圧が低くなり、電
圧制御発振器１４の発振周波数が低くなり、帰還周波数
ｆｃの位相が遅れるように制御される。

【０００５】さらに、帰還周波数信号ｆｃの位相が基準
周波数信号ｆｒの位相と一致しているときは両信号Ｕ
Ｐ、ＤＯＷＮともに出力せず、チャージポンプ１２の出
力はハイインピーダンスとなって、ループフィルタ１３
の出力電圧は変化せず、電圧制御発振器１４の発振周波
数は現在の周波数を維持する。

【０００６】ところで、従来のＰＬＬ回路では、基準周
波数信号ｆｒに帰還周波数信号ｆｃが同期するまでのト
リガ時間と出力ジッタ（周波数信号ｆｒと周波数信号ｆ
ｃの周期のずれ）との関係がトレードオフの関係にある
ことが知られている。すなわち、図６に示すように、同
期するまでのトリガ時間を短くすると特性Ａのようにジ
ッタが大きくなって不安定となり、ジッタを少なくする
と特性Ｂのように同期するまでのトリガ時間が長くな
る。このように、同期するまでのトリガ時間を短くする
と同期した後でもジッタが大きくなる（不安定）ところ
から、ループフィルタ１３の部分に比較的大きな容量の
コンデンサを使用して、出力ジッタを小さくすることが
行われている。この場合は、トリガ時間が長くなるもの
のジッタ特性の良好なＰＬＬ回路を実現できる。

【０００７】

【発明が解決しようとする課題】しかし、ＰＬＬ回路を
ＬＳＩ内に組み込むとき、ループフィルタ１３用の大き
なコンデンサは内蔵することが困難であり、内蔵させた
としてもチップコストの増大を招く問題がある。また、
そのコンデンサを外付けとする場合でも、同様にコンデ
ンサ自体のコスト面や実装面積の負担によるコスト増大
の問題がある。

【０００８】また、上記のような理由から従来ではトリ
ガ時間を長く設定しているために、回路を起動した直後
においては出力が不安定になっていた。このため、例え
ば、低消費電力の待ち状態であるスタンバイモードを有
する信号処理システムにおいて、ディジタル回路がＰＬ
Ｌ回路のロック信号を利用している場合、スタンバイ状
態から起動してそのロック信号が到来するまでのしばら
くの間はディジタル回路が処理を開始しないようにしな
ければならない問題がある。

【０００９】さらに、従来のＰＬＬ回路では、トリガ可
能な基準周波数信号ｆｒの周波数帯域幅とジッタ特性も
トレードオフの関係にあることが知られている。そこ
で、ジッタ特性の向上を目的として、ＰＬＬ回路に内蔵
される電圧制御発振器の周波数の可変追従範囲を狭い範
囲に設定することが行われるが、製造上の特性変動によ
って、外部から要求される同期可能な基準周波数範囲を
外れるものが発生し、つまるところ、歩留まりの問題が
発生し易い。

【００１０】本発明の目的は、フィルタ内蔵であっても
出力ジッタ特性が向上し、同時に同期までのトリガ時間
を短縮し、且つ基準周波数の帯域を広くできるようにし
たＰＬＬ方式および回路を提供することである。

【００１１】

【課題を解決するための手段】上記課題を解決するため
の第１の発明は、基準周波数信号と帰還周波数信号の位
相差で決まる基本補正値により電圧制御発振器の発振周
波数を負帰還制御し、該電圧制御発振器の出力周波数信
号を所定の分周比で分周して前記帰還周波数信号を生成
するＰＬＬ方式において、前記基本補正値に対しそれと
同一極性の付加補正値を加えた総合補正値により、前記
電圧制御発振器の発振周波数を負帰還制御するよう構成
した。

【００１２】第２の発明は、第１の発明において、前記
付加補正値は、前記位相差に比例し且つ最大値が規制さ
れているようにした。

【００１３】第３の発明は、第１又は第２の発明におい
て、前記位相差をＺｎとするとき、次回の周期での位相
差Ｚn+1が、Ｚn+1＝（Ｔｎ−ΔＴ−ΔＴｘ）−（Ｔ−Ｚｎ）但し、Ｔ：前記基準周波数信号の周期Ｔｎ：前記帰還周波数信号の周期 ΔＴ：前記Ｚｎに基づく基本補正値で、前記帰還周波数
信号が基準周波数信号に対して遅れ位相のときは正、進
み位相のとは負 ΔＴｘ：前記付加補正値となるよう前記電圧制御発振器の発振周波数を負帰還制
御するよう構成した。

【００１４】第４の発明は、第２又は第３の発明におい
て、前記付加補正値は、前記位相差に比例し、且つ異な
る最大値を有する複数の値を加算した値であるように構
成した。

【００１５】第５の発明は、基準周波数信号と帰還周波
数信号の位相を比較する位相比較器と、該位相比較器の
比較結果に応じた周波数信号を発振する電圧制御発振器
と、該電圧制御発振器で発振した信号の周波数を分周し
前記帰還周波数信号として前記位相比較器に入力させる
分周器とを具備するＰＬＬ回路において、前記位相比較
器の位相比較結果に応じた信号を出力するチャージポン
プと該チャージポンプの出力電圧を平滑して前記電圧制
御発振器に出力するループフィルタからなる基本直列回
路と、同様のチャージポンプとループフィルタからなる
付加直列回路を設け、前記電圧制御発振器は、前記基本
直列回路の出力電圧と前記付加直列回路の出力電圧を加
算した電圧に相当する周波数を発振するように構成し
た。

【００１６】第６の発明は、第５の発明において、前記
付加直列回路は、その出力電圧の最大値が規制されてい
るよう構成した。

【００１７】第７の発明は、第５又は第６の発明におい
て、前記付加直列回路は、出力電圧の最大値が異なる複
数個の付加直列回路が前記位相比較器と前記電圧制御発
振器の間に並列接続されて成るよう構成した。

【００１８】

【発明の実施の形態】［本発明の原理］図７は従来のＰ
ＬＬ回路における基準周波数信号ｆｒと帰還周波数信号
ｆｃの波形を示す図であり、帰還周波数信号ｆｃの位相
が遅れている場合である。基準周波数信号ｆｒの周期は
Ｔで一定しているが、帰還周波数信号ｆｃの周期はＰＬ
Ｌ回路の負帰還作用によってＴｎ（＞Ｔ）、Ｔｎ−Δ
Ｔ、・・・のように、順次小さくなって基準周波数信号
ｆｒの周期Ｔに近づく。このとき両周期の差であるジッ
タ（位相差）はＺｎ、Ｚn+1、・・・のように順次小さ
くなる方向に変化してくる。このとき両信号ｆｒとｆｃ
の周期ＴとＴｎの関係は、Ｔ＝（Ｔｎ−ΔＴ）＋Ｚｎ−Ｚn+1 であり、これを変形すると、Ｚn+1＝（Ｔｎ−ΔＴ）−（Ｔ−Ｚｎ）・・・(1) となる。

【００１９】そこで、本発明では、図７に示したように
帰還周波数信号ｆｃが基準周波数信号ｆｒに対して遅れ
位相にあるとき、ΔＴ（基本補正値）よりも小さな補正
値ΔＴｘ（付加補正値）を更に付加し、Ｚn+1＝（Ｔｎ−ΔＴ−ΔＴｘ）−（Ｔ−Ｚｎ）・・・(2) として、その変化時に(1)式による場合よりも、Ｚn+1が
より小さくなる方向に制御する。

【００２０】補正値ΔＴとΔＴｘはＺｎの値に比例して
変化する値であるが、そのΔＴｘについては最大値を予
め設定しておく。これにより、Ｚｎがある値以下の範囲
ではそのＺｎの変化に比例するが、Ｚｎがある値を超え
ると当該最大値に達して、その後はＺｎに無関係とな
る。なお、ΔＴはΔＴｘと異なり、Ｚｎの変化に比例し
て変化する。

【００２１】したがって、帰還周波数信号ｆｃが基準周
波数信号ｆｒに対して進み位相から遅れ位相に変化した
直後の１周期目では、ΔＴとΔＴｘがともにＺｎの変化
に比例して大きくなるが、このときΔＴｘが前記最大値
に飽和すると、その後の周期ではΔＴのみがＺｎに比例
して変化することになる。よって、帰還周波数信号ｆｃ
が基準周波数信号ｆｒに対して進み位相から遅れ位相に
変化した直後の１周期目では、Ｚｎの変化に対応する負
帰還量が従来に場合よりも大きくなり、それよりも後の
周期では、Ｚｎの変化に対応して変化する従来と同様な
負帰還がかかることになる。以上のように、本発明では
補正値として「ΔＴ＋ΔＴｘ」を使用するので、Ｚｎは
ΔＴのみを補正値として使用する従来の場合に比べて早
期に収束に向かうことになる。

【００２２】なお、以上では帰還周波数信号ｆｃの位相
が遅れた場合であるが、進んだ場合には、(2)式は、Ｚn+1＝（Ｔｎ＋ΔＴ）−（Ｔ−Ｚｎ）・・・(3) となるので、帰還周波数信号ｆｃが基準周波数信号ｆｒ
に対して遅れ位相から進み位相に変化したときに、付加
補正値ΔＴｘを付加し、Ｚn+1＝（Ｔｎ＋ΔＴ＋ΔＴｘ）−（Ｔ−Ｚｎ）・・・(4) とする。

【００２３】以上のように、本発明は、補正値として、
上記した基本補正値ΔＴの他に付加補正値ΔＴｘを使用
してジッタＺｎを早期により小さい値に収束させるもの
である。

【００２４】従来のＰＬＬ回路では、前記のＺn+1は負
帰還補正が進んでも良好な収束は得られない。ΔＴが例
えばディジタル計数回路の出力による一定パルスを受け
ての一定量の帰還による場合であっても、また、アナロ
グのチャージポンプによるＺｎに比例するＫ・Ｚｎのパ
ルスにより係数に従って変化する帰還量による場合であ
っても、また、同期までの時間を高速化する目的で小さ
なＺｎよりも大きなＺｎに対して帰還量を増加させるよ
うな非線形の係数を使用した場合であっても、いずれの
場合も同様に良い収束を得ることはできない。そこで、
従来のＰＬＬ回路はΔＴを相対的に小さく設定すること
により、動作開始の状態（ジッタが１周期以上発生して
位相スリップを繰り返す過程からやがて帰還の符号が反
転する初期の同期状態）において、Ｚｎを小さくするこ
とによって、その後もジッタ低減を図っていた。

【００２５】これに対し、本発明においては、基本補正
値ΔＴに適切な付加補正項ΔＴｘを付加することで、初
期のＺｎが大きくても、その値が収束するようにしたも
のである。本発明においては、符号変化後の初期の総合
補正値が大きくとれて、最大補正値を犠牲にせずに、す
なわち基準周波数帯域を狭めることなく、同期までのト
リガ時間を短縮できる。また、ΔＴｘの最大値を小さく
設定することで、良好なジッタ特性を得ることができ
る。以上により、基準周波数帯域を犠牲にせずに、同期
までのトリガ時間の短縮と低ジッタ特性を実現できる。

【００２６】なお、ここで、ΔＴｘを１個ではなく、複
数個、たとえばΔＴｘ１，ΔＴｘ２，ΔＴｘ３，・・・
のように多数に分けて、それぞれの最大値を異ならせれ
ば、そのときのＺｎの大きさに応じた最適な負帰還制御
ができる。

【００２７】［第１の実施の形態］図１は本発明のＰＬ
Ｌ回路の第１の実施形態のブロック図である。図１にお
いて、１１は基準周波数信号ｆｒと帰還周波数信号ｆｃ
の位相を比較する位相比較器、１２１，１２２はその位
相比較器１１から出力するＵＰ信号とＤＯＷＮ信号を入
力して対応する信号を出力するチャージポンプ、１３
１，１３２はそのチャージポンプ１２１，１２２の出力
信号を平滑して平均電圧に変換するループフィルタ、１
４はそのループフィルタ１３１，１３２の出力電圧によ
って発振周波数が制御される電圧制御発振器、１５はそ
の電圧制御発振器１４で発振した信号の周波数を分周し
帰還周波数信号ｆｃとして前記位相比較器１１に入力さ
せる分周器である。

【００２８】チャージポンプ１２１，１２２は同じ特性
とするが、ループフィルタ１３１，１３２はその特性を
異ならせる。ループフィルタ１３１はその出力電圧変化
範囲が大きな特性とし、ループフィルタ１３２はその逆
に出力変化範囲が小さな特性とする。また、電圧制御発
振器１４は３段の電圧可変遅延素子（基準遅延量はπ
で、遅延制御特性は同じ）１４１、１４２，１４３を直
列接続したリングオシレータで構成し、その内の１個の
可変遅延素子１４３の遅延量をループフィルタ１３２の
出力電圧で制御し、他の２個の可変遅延素子１４１，１
４２の遅延量をループフィルタ１３１の出力電圧で制御
する。

【００２９】以上により、本実施形態のＰＬＬ回路を動
作させたとき、帰還周波数信号ｆｃの位相が基準周波数
信号ｆｒの位相より遅れている場合は、位相比較器１１
から周期的にＵＰ信号が出力してループフィルタ１３
１，１３２のコンデンサを充電する。このとき、ループ
フィルタ１３１の出力電圧は徐々に高くなるが、ループ
フィルタ１３２は１回目（又は複数回）のＵＰ信号を受
けることによりその出力電圧が最大値に達し飽和する。
よって、ループフィルタ１３１のみの場合（従来と同
等）と比較して、ループフィルタ１３２の出力電圧が実
質的に加算される分だけ電圧制御発振器１４の発振周波
数の変化量が大きくなり、ｆｃがｆｒにより早期に近づ
く。

【００３０】この後は、ループフィルタ１３１の出力電
圧の上昇に伴って電圧制御発振器１４の発振周波数が順
次高くなり、位相比較器１１において両信号ｆｒとｆｃ
の位相が一致し、更にオーバーシュートすると、帰還周
波数信号ｆｃの位相が基準周波数信号ｆｒの位相より進
む。今度は、位相比較器１１からＤＯＷＮ信号が出力し
てループフィルタ１３１，１３２のコンデンサの電荷を
放電させる。このＤＯＷＮ信号の出力の１回目（又は複
数回）で、ループフィルタ１３２のコンデンサの電荷は
０になるが、ループフィルタ１３１の出力電圧はそれ以
後も続くＤＯＷＮ信号によって徐々に低くなる。

【００３１】以上のように動作することによって、両信
号ｆｒとｆｃの位相関係が反転する度にその時点或いは
それからしばらくの期間のみ、ループフィルタ１３２に
より変化する負帰還用補正値がループフィルタ１３１に
よる通常の負帰還補正値に加算され、それ以降は位相差
に応じて変化するループフィルタ１３１による負帰還補
正値が作用するので、短い時間で安定した同期状態に達
するようになる。

【００３２】以上の動作を図２にデータで表した。帰還
周波数信号ｆｃの周期Ｔｎの目標値を１０（当然ながら
基準周波数信号ｆｒの周期と同じ）とし、ループフィル
タ１３１によりジッタＺｎが負帰還される基本補正値Δ
Ｔとループフィルタ１３２により同ジッタＺｎが負帰還
される付加補正値ΔＴｘを各々５０％としたが、一方の
ループフィルタ１３２による付加補正値ΔＴｘについて
はその最大値を１に制限している。

【００３３】［第２の実施の形態］図３は本発明のＰＬ
Ｌ回路の第２の実施形態のブロック図である。ここで
は、同一特性の３個のチャージポンプ１２１，１２２，
１２３を使用し、また出力電圧範囲が異なった３個のル
ープフィルタ１３１，１３２，１３３を使用する。ルー
プフィルタ１３１，１３２，１３３の出力電圧は電圧制
御発振器１５の電圧可変遅延素子１５１、１５２，１５
３に印加する。

【００３４】この実施形態では、ループフィルタ１３１
の出力電圧範囲を通常の電圧範囲（最も大きい）とし、
ループフィルタ１３２，１３３の順でその出力電圧範囲
を小さくしている。したがって、この実施形態では、Ｚn+1＝（Ｔｎ−ΔＴ−ΔＴｘ１−ΔＴｘ２）−(Ｔ−Ｚｎ) ・・・(5) を実現できる。ΔＴはループフィルタ１３１の出力電圧
で決まり、ΔＴｘ１はループフィルタ１３２の出力電圧
で決まり、ΔＴｘ２はループフィルタ１３３の出力電圧
で決まる。ΔＴｘ２の最大値はΔＴｘ１の最大値より小
さくする。

【００３５】［その他の実施の形態］なお、以上説明し
た図１，図３のＰＬＬ回路では、チャージポンプ１２
１，１２２，１２３の特性を互いに同じとし、電圧制御
発振器１４の可変遅延素子１４１，１４２，１４３の特
性を互いに同じとし、ループフィルタ１３１，１３２，
１３３の出力電圧範囲を互いに異ならせたが、これに限
られるものではない。要は、図１のＰＬＬ回路ではチャ
ージポンプ１２１とループフィルタ１３１と可変遅延素
子１４１、１４２による周波数可変量（範囲）と、チャ
ージポンプ１２２とループフィルタ１３２と可変遅延素
子１４３による周波数可変量（範囲）とが、同一のＺｎ
によって異なればよい。図３のＰＬＬ回路ではチャージ
ポンプ１２１とループフィルタ１３１と可変遅延素子１
４１による周波数可変量（範囲）と、チャージポンプ１
２２とループフィルタ１３２と可変遅延素子１４２によ
る周波数可変量（範囲）と、チャージポンプ１２３とル
ープフィルタ１３３と可変遅延素子１４３による周波数
可変量（範囲）とが異なればよい。

【００３６】また、図１，図３のＰＬＬ回路では、電圧
制御発振器１４を可変遅延素子を奇数段直列接続したリ
ングオシレータで構成したが、そこに固定遅延素子を加
え奇数段とすることもできる。また、１個の制御電圧を
入力して発振周波数が制御される一般的な構成の電圧制
御発振器で構成することもでき、この場合は、複数のル
ープフィルタの出力電圧をオペアンプ等で構成した加算
器で加算して１個の電圧信号としてからその電圧制御発
振器に入力させればよい。

【００３７】

【発明の効果】以上から本発明によれば、フィルタのコ
ンデンサ容量を小さくできるのでＬＳＩにフィルタ内蔵
が可能であり、しかも出力ジッタ特性の向上と同期まで
のトリガ時間の短縮を同時に実現でき、さらに基準周波
数の帯域を広くできるという利点がある。例えば、ジッ
タ１ｎsecを実現する場合、従来ではフィルタのコンデ
ンサ容量がμＦのオーダが必要で、同期までのトリガ時
間がｍsecであったものが、本発明ではｐＦ、μsecのオ
ーダに小さくできる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路の第１の実施形態のブロ
ック図である。

【図２】図１のＰＬＬ回路の動作説明図である。

【図３】本発明のＰＬＬ回路の第２の実施形態のブロ
ック図である。

【図４】従来のＰＬＬ回路のブロック図である。

【図５】図４のＰＬＬ回路の動作波形図である。

【図６】図４のＰＬＬ回路の立ち上がり特性図であ
る。

【図７】図４のＰＬＬ回路の動作説明図である

【符号の説明】

１１：位相比較器１２、１２１，１２２，１２３：チャージポンプ１３，１３１，１３２，１３３：ループフィルタ１４：電圧制御発振器、１４１，１４２，１４３：可変
遅延素子１５：分周器

Claims

【特許請求の範囲】

【請求項１】基準周波数信号と帰還周波数信号の位相差
で決まる基本補正値により電圧制御発振器の発振周波数
を負帰還制御し、該電圧制御発振器の出力周波数信号を
所定の分周比で分周して前記帰還周波数信号を生成する
ＰＬＬ方式において、前記基本補正値に対しそれと同一極性の付加補正値を加
えた総合補正値により、前記電圧制御発振器の発振周波
数を負帰還制御することを特徴とするＰＬＬ方式。
【請求項２】請求項１に記載のＰＬＬ方式において、前記付加補正値は、前記位相差に比例し且つ最大値が規
制されていることを特徴とするＰＬＬ方式。
【請求項３】請求項１又は２に記載のＰＬＬ方式におい
て、前記位相差をＺｎとするとき、次回の周期での位相差Ｚ
n+1が、Ｚn+1＝（Ｔｎ−ΔＴ−ΔＴｘ）−（Ｔ−Ｚｎ）但し、Ｔ：前記基準周波数信号の周期Ｔｎ：前記帰還周波数信号の周期 ΔＴ：前記Ｚｎに基づく基本補正値で、前記帰還周波数
信号が基準周波数信号に対して遅れ位相のときは正、進
み位相のとは負 ΔＴｘ：前記付加補正値となるよう前記電圧制御発振器の発振周波数を負帰還制
御することを特徴とするＰＬＬ方式。
【請求項４】請求項２又は３に記載のＰＬＬ方式におい
て、前記付加補正値は、前記位相差に比例し、且つ異なる最
大値を有する複数の値を加算した値であることを特徴と
するＰＬＬ方式。
【請求項５】基準周波数信号と帰還周波数信号の位相を
比較する位相比較器と、該位相比較器の比較結果に応じ
た周波数信号を発振する電圧制御発振器と、該電圧制御
発振器で発振した信号の周波数を分周し前記帰還周波数
信号として前記位相比較器に入力させる分周器とを具備
するＰＬＬ回路において、前記位相比較器の位相比較結果に応じた信号を出力する
チャージポンプと該チャージポンプの出力電圧を平滑し
て前記電圧制御発振器に出力するループフィルタからな
る基本直列回路と、同様のチャージポンプとループフィ
ルタからなる付加直列回路を設け、前記電圧制御発振器は、前記基本直列回路の出力電圧と
前記付加直列回路の出力電圧を加算した電圧に相当する
周波数を発振するようにしたことを特徴とするＰＬＬ回
路。
【請求項６】請求項５に記載のＰＬＬ回路において、前記付加直列回路は、その出力電圧の最大値が規制され
ていることを特徴とするＰＬＬ回路。
【請求項７】請求項５又は６に記載のＰＬＬ回路におい
て、前記付加直列回路は、出力電圧の最大値が異なる複数個
の付加直列回路が前記位相比較器と前記電圧制御発振器
の間に並列接続されて成ることを特徴とするＰＬＬ回
路。