JP2809144B2 - フェーズロックループ回路 - Google Patents
フェーズロックループ回路Info
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- JP2809144B2 JP2809144B2 JP7208895A JP20889595A JP2809144B2 JP 2809144 B2 JP2809144 B2 JP 2809144B2 JP 7208895 A JP7208895 A JP 7208895A JP 20889595 A JP20889595 A JP 20889595A JP 2809144 B2 JP2809144 B2 JP 2809144B2
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Description
【０００１】
【発明の属する技術分野】本発明はフェーズロックルー
プ回路（以下、ＰＬＬ回路と称す）に関する。
プ回路（以下、ＰＬＬ回路と称す）に関する。
【０００２】
【従来の技術】従来、この種のＰＬＬ回路は、入力とし
て与えられるリファレンスクロックの位相に同期したク
ロックを各種回路へ供給するために用いられている。
て与えられるリファレンスクロックの位相に同期したク
ロックを各種回路へ供給するために用いられている。
【０００３】図４は従来の一例を示すＰＬＬ回路のブロ
ック図である。図４に示すように、従来のＰＬＬ回路
は、入力に与えられるリファレンスクロックｆR とカウ
ンタ出力ｆC との位相を比較する位相比較器１と、この
位相比較器１のＵＰ出力およびＤＷＮ出力により駆動さ
れるＭＯＳトランジスタを直列に接続してなるチャージ
ポンプ回路２と、このチャージポンプ回路２の中間電位
を入力して低域を通過させるフィルタ３と、フィルタ３
の出力を入力し制御電圧を出力する可変制御発振器（Ｖ
ＣＯ）４と、このＶＣＯ出力を１／Ｎし、その出力を前
述したカウンタ出力ｆC として供給する１／Ｎカウンタ
５とを有している。ここで、１／Ｎカウンタ５は、リフ
ァレンスクロックｆR の周波数と合わせるために、ＶＣ
Ｏ４の出力クロックを１／Ｎし、位相比較を容易にする
ために用いられる。
ック図である。図４に示すように、従来のＰＬＬ回路
は、入力に与えられるリファレンスクロックｆR とカウ
ンタ出力ｆC との位相を比較する位相比較器１と、この
位相比較器１のＵＰ出力およびＤＷＮ出力により駆動さ
れるＭＯＳトランジスタを直列に接続してなるチャージ
ポンプ回路２と、このチャージポンプ回路２の中間電位
を入力して低域を通過させるフィルタ３と、フィルタ３
の出力を入力し制御電圧を出力する可変制御発振器（Ｖ
ＣＯ）４と、このＶＣＯ出力を１／Ｎし、その出力を前
述したカウンタ出力ｆC として供給する１／Ｎカウンタ
５とを有している。ここで、１／Ｎカウンタ５は、リフ
ァレンスクロックｆR の周波数と合わせるために、ＶＣ
Ｏ４の出力クロックを１／Ｎし、位相比較を容易にする
ために用いられる。
【０００４】このように、リファレンスクロックｆ
R と、１／ＮされたクロックｆC とは、位相比較器１で
比較され、各々の位相の差を出力する。その位相差が、
前述したチャージポンプ回路２に供給される。
R と、１／ＮされたクロックｆC とは、位相比較器１で
比較され、各々の位相の差を出力する。その位相差が、
前述したチャージポンプ回路２に供給される。
【０００５】図５は図４に示す位相比較器の動作タイミ
ング図である。図５に示すように、カウンタ５の出力周
波数ｆC がリファレンス周波数ｆR より進んでいる場
合、位相比較器１の出力はＤＷＮ側にその位相差に応じ
たパルスを出力し、逆により遅れている場合は、ＵＰ側
にパルスを出力する。これらのパルスは、チャージポン
プ回路２に入力されるが、チャージポンプ回路２におい
ては、フィルタ３の内部に存在する容量に対してＵＰ側
にパルスが来たときにはチャージし、ＤＷＮ側にパルス
が来たときにはディスチャージする。このため、フィル
タ３の出力は、上述したＵＰパルス，ＤＷＮパルスのパ
ルス幅に応じてＶＣＯ４に与える電圧を変化させてい
る。
ング図である。図５に示すように、カウンタ５の出力周
波数ｆC がリファレンス周波数ｆR より進んでいる場
合、位相比較器１の出力はＤＷＮ側にその位相差に応じ
たパルスを出力し、逆により遅れている場合は、ＵＰ側
にパルスを出力する。これらのパルスは、チャージポン
プ回路２に入力されるが、チャージポンプ回路２におい
ては、フィルタ３の内部に存在する容量に対してＵＰ側
にパルスが来たときにはチャージし、ＤＷＮ側にパルス
が来たときにはディスチャージする。このため、フィル
タ３の出力は、上述したＵＰパルス，ＤＷＮパルスのパ
ルス幅に応じてＶＣＯ４に与える電圧を変化させてい
る。
【０００６】また、ＶＣＯ４は入力として与えられた電
圧により出力としての発振周波数を変化させる動作をす
る。このＶＣＯ４からの発振周波数は、１／Ｎカウンタ
５で１／Ｎされ、その出力に基いて位相比較器１で位相
比較される。
圧により出力としての発振周波数を変化させる動作をす
る。このＶＣＯ４からの発振周波数は、１／Ｎカウンタ
５で１／Ｎされ、その出力に基いて位相比較器１で位相
比較される。
【０００７】要するに、位相比較器１は、ＶＣＯ４の発
振周波数の１／Ｎで位相比較を行い、その比較のたびご
とにＵＰ信号，ＤＷＮ信号のいずれかを出力する。
振周波数の１／Ｎで位相比較を行い、その比較のたびご
とにＵＰ信号，ＤＷＮ信号のいずれかを出力する。
【０００８】
【発明が解決しようとする課題】上述したＰＬＬ回路
は、ＶＣＯ４の発振周波数を１／Ｎした周波数ｆC によ
りリファレンスクロックｆR との位相比較を行ってい
る。しかし、この位相比較を行う周波数ｆC を低くした
場合、ＶＣＯの制御電圧が高くなる時間が長くなってし
まう〔図２の点線Ｂ参照〕。つまり、ＶＣＯの出力とリ
ファレンスクロックｆR との位相が合う時間が長くなる
ことになる。
は、ＶＣＯ４の発振周波数を１／Ｎした周波数ｆC によ
りリファレンスクロックｆR との位相比較を行ってい
る。しかし、この位相比較を行う周波数ｆC を低くした
場合、ＶＣＯの制御電圧が高くなる時間が長くなってし
まう〔図２の点線Ｂ参照〕。つまり、ＶＣＯの出力とリ
ファレンスクロックｆR との位相が合う時間が長くなる
ことになる。
【０００９】また、例えば、特開昭６１−２６９５３３
号公報で提案されているように、ＶＣＯの起動時に高い
周波数で発振させ、リファレンスクロックｆR も高い周
波数にすると、位相の合う時間は短かくなるが、周波数
のゆれが大きくなる。
号公報で提案されているように、ＶＣＯの起動時に高い
周波数で発振させ、リファレンスクロックｆR も高い周
波数にすると、位相の合う時間は短かくなるが、周波数
のゆれが大きくなる。
【００１０】図６は一般的なＶＣＯ出力としての周波数
のゆれを説明するためのダンピングファクタ特性図であ
る。図６に示すように、時間とＶＣＯの出力のゆれ幅と
の関係で表わされるダンピングファクタは悪くなり、位
相が一致するまでのゆれが長時間続くことになる。
のゆれを説明するためのダンピングファクタ特性図であ
る。図６に示すように、時間とＶＣＯの出力のゆれ幅と
の関係で表わされるダンピングファクタは悪くなり、位
相が一致するまでのゆれが長時間続くことになる。
【００１１】さらに、ＶＣＯの発振周波数を高くするに
しても、現在の通信装置等で要求される１５５ＭＨｚ，
３１１ＭＨｚ，６２２ＭＨｚ等の高い周波数を実現する
ことは、デバイス的にも製造不可能である。
しても、現在の通信装置等で要求される１５５ＭＨｚ，
３１１ＭＨｚ，６２２ＭＨｚ等の高い周波数を実現する
ことは、デバイス的にも製造不可能である。
【００１２】本発明の目的は、かかる位相同期するまで
の時間を短かくするとともに、高い周波数で位相比較す
る場合にもダンピングファクタが最適になり、周波数の
ゆらぎの少ないＰＬＬ回路を提供することにある。
の時間を短かくするとともに、高い周波数で位相比較す
る場合にもダンピングファクタが最適になり、周波数の
ゆらぎの少ないＰＬＬ回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明のＰＬＬ回路は、
リファレンスクロックの周波数を偶数倍に上げる整数倍
手段と、前記リファレンスクロックの周波数および前記
整数倍手段の出力を切替える第１のセレクタと、第１お
よび第２の周波数の位相を比較するために前記第１のセ
レクタの出力を前記第１の周波数とし出力側にアップパ
ルスあるいはダウンパルスのいずれかを出力する位相比
較器と、前記アップパルスあるいはダウンパルスにより
駆動されるチャージポンプ回路と、前記チャンージポン
プ回路の出力をフィルタリングして制御電圧を作成する
フィルタと、前記フィルタの出力電圧により発振周波数
を変化させる可変制御発振器と、前記可変制御発振器の
出力を１／Ｎにし且つ通常の出力および整数倍された出
力を供給する１／Ｎカウンタと、前記１／Ｎカウンタの
２つの出力を切替える第２のセレクタと、前記フィルタ
の出力を監視し且つ目標の周波数に近ずくと前記第１，
第２のセレクタを切替え制御する電圧比較器とを有して
構成される。
リファレンスクロックの周波数を偶数倍に上げる整数倍
手段と、前記リファレンスクロックの周波数および前記
整数倍手段の出力を切替える第１のセレクタと、第１お
よび第２の周波数の位相を比較するために前記第１のセ
レクタの出力を前記第１の周波数とし出力側にアップパ
ルスあるいはダウンパルスのいずれかを出力する位相比
較器と、前記アップパルスあるいはダウンパルスにより
駆動されるチャージポンプ回路と、前記チャンージポン
プ回路の出力をフィルタリングして制御電圧を作成する
フィルタと、前記フィルタの出力電圧により発振周波数
を変化させる可変制御発振器と、前記可変制御発振器の
出力を１／Ｎにし且つ通常の出力および整数倍された出
力を供給する１／Ｎカウンタと、前記１／Ｎカウンタの
２つの出力を切替える第２のセレクタと、前記フィルタ
の出力を監視し且つ目標の周波数に近ずくと前記第１，
第２のセレクタを切替え制御する電圧比較器とを有して
構成される。
【００１４】また、本発明のＰＬＬ回路は、その整数倍
手段を位相遅延器とエクスクルーシブオアゲートで構成
している。
手段を位相遅延器とエクスクルーシブオアゲートで構成
している。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態を示すＰＬＬ回路図である。図１に示すように、
本実施の形態のＰＬＬ回路は、リファレンスクロックの
周波数ｆ／Ｎ（Ｎは正の整数）を整数倍（以下では２倍
を例にとって説明する。）に上げるために、１／４位相
遅延器７とエクスクルーシブオア（ＥＸ−ＯＲ）８から
なる整数倍手段を設け、２倍のクロック２ｆ／Ｎを作成
する。このＥＸ−ＯＲ８から出力される２ｆ／Ｎは第１
のセレクタ９Ａに入力され、リファレンスクロックの通
常の周波数ｆ／Ｎと選択される。
て図面を参照して説明する。図１は本発明の第１の実施
の形態を示すＰＬＬ回路図である。図１に示すように、
本実施の形態のＰＬＬ回路は、リファレンスクロックの
周波数ｆ／Ｎ（Ｎは正の整数）を整数倍（以下では２倍
を例にとって説明する。）に上げるために、１／４位相
遅延器７とエクスクルーシブオア（ＥＸ−ＯＲ）８から
なる整数倍手段を設け、２倍のクロック２ｆ／Ｎを作成
する。このＥＸ−ＯＲ８から出力される２ｆ／Ｎは第１
のセレクタ９Ａに入力され、リファレンスクロックの通
常の周波数ｆ／Ｎと選択される。
【００１６】また、位相比較器１は、２つの周波数の位
相を比較するが、１つは第１のセレクタ９Ａの出力周波
数ｆR であり、他の１つは後述する第２のセレクタ９Ｂ
の出力周波数ｆC である。前述した従来例と同様、この
位相比較器１は、比較結果として出力側にアップパルス
（Ｕ）あるいはダウンパルス（Ｄ）のいずれかを出力す
る。これらのパルスＵあるいはＤは、ＭＯＳトランジス
タを直列接続して構成されるチャージポンプ回路２に与
えられ、フィルタ３により制御電圧が作成される。
相を比較するが、１つは第１のセレクタ９Ａの出力周波
数ｆR であり、他の１つは後述する第２のセレクタ９Ｂ
の出力周波数ｆC である。前述した従来例と同様、この
位相比較器１は、比較結果として出力側にアップパルス
（Ｕ）あるいはダウンパルス（Ｄ）のいずれかを出力す
る。これらのパルスＵあるいはＤは、ＭＯＳトランジス
タを直列接続して構成されるチャージポンプ回路２に与
えられ、フィルタ３により制御電圧が作成される。
【００１７】かかる制御電圧は、発振周波数を変化させ
るＶＣＯ４に与えられるとともに、ＭＯＳトランジスタ
および抵抗素子からなる電圧比較器６に供給される。こ
の電圧比較器６のＭＯＳトランジスタのゲートに供給さ
れる電圧が所定のスレッショルド電圧になると、電圧比
較器６が動作し、″０″出力から″１″出力に反転す
る。
るＶＣＯ４に与えられるとともに、ＭＯＳトランジスタ
および抵抗素子からなる電圧比較器６に供給される。こ
の電圧比較器６のＭＯＳトランジスタのゲートに供給さ
れる電圧が所定のスレッショルド電圧になると、電圧比
較器６が動作し、″０″出力から″１″出力に反転す
る。
【００１８】一方、１／Ｎカウンタ５は、ＶＣＯ４から
の発振周波数をカウントし、２ｆ／Ｎあるいはｆ／Ｎを
出力する。本実施の形態では、この１／Ｎカウンタ５の
出力側にもセレクタ９Ｂを設けている。この第２のセレ
クタ９Ｂはこれらの周波数２ｆ／Ｎあるいはｆ／Ｎを電
圧比較器６の″０″出力あるいは″１″出力によって選
択し、いずれかを前述した位相比較器１の他方の入力ｆ
C として供給する。また、電圧比較器６は第２のセレク
タ９Ｂだけでなく、前述した第１のセレクタ９Ａも同様
の出力で同様に制御する。
の発振周波数をカウントし、２ｆ／Ｎあるいはｆ／Ｎを
出力する。本実施の形態では、この１／Ｎカウンタ５の
出力側にもセレクタ９Ｂを設けている。この第２のセレ
クタ９Ｂはこれらの周波数２ｆ／Ｎあるいはｆ／Ｎを電
圧比較器６の″０″出力あるいは″１″出力によって選
択し、いずれかを前述した位相比較器１の他方の入力ｆ
C として供給する。また、電圧比較器６は第２のセレク
タ９Ｂだけでなく、前述した第１のセレクタ９Ａも同様
の出力で同様に制御する。
【００１９】要するに、本実施の形態においては、位相
比較を行うリファレンスクロックｆ／ＮをＰＬＬ回路の
始動時に通常の使用時よりも高い周波数２ｆ／Ｎを作成
し、ＶＣＯ４の制御電圧（入力電圧）を電圧比較器６に
よって検出するものであり、その結果目標周波数に近ず
くと、リファレンスクロックを２つのセレクタ９Ａ，９
Ｂで通常の周波数ｆ／Ｎに切替えるものである。
比較を行うリファレンスクロックｆ／ＮをＰＬＬ回路の
始動時に通常の使用時よりも高い周波数２ｆ／Ｎを作成
し、ＶＣＯ４の制御電圧（入力電圧）を電圧比較器６に
よって検出するものであり、その結果目標周波数に近ず
くと、リファレンスクロックを２つのセレクタ９Ａ，９
Ｂで通常の周波数ｆ／Ｎに切替えるものである。
【００２０】図２は図１に示す電圧比較器の電圧特性図
である。図２に示すように、電圧比較器６の入力電圧と
なるＶＣＯ制御電圧は実線で示す特性Ａのようになり、
点線で示す前述した従来例の特性Ｂに対して、安定した
電圧に早く達することができる。例えば、時刻ｔ０にお
いて電圧比較器６の出力がスレッショルド電圧に達し、
出力″０″が出力″１″に反転している。すなわち、こ
の電圧比較器６は起動時に″０″を出力しており、その
値が第１，第２のセレクタ９Ａ，９Ｂに入力される。こ
のため、起動時には、位相比較器１において２ｆ／Ｎの
周波数で位相比較することになり、ＶＣＯ４に与える制
御電圧が所望の電圧になるまでの時間が早くなる。
である。図２に示すように、電圧比較器６の入力電圧と
なるＶＣＯ制御電圧は実線で示す特性Ａのようになり、
点線で示す前述した従来例の特性Ｂに対して、安定した
電圧に早く達することができる。例えば、時刻ｔ０にお
いて電圧比較器６の出力がスレッショルド電圧に達し、
出力″０″が出力″１″に反転している。すなわち、こ
の電圧比較器６は起動時に″０″を出力しており、その
値が第１，第２のセレクタ９Ａ，９Ｂに入力される。こ
のため、起動時には、位相比較器１において２ｆ／Ｎの
周波数で位相比較することになり、ＶＣＯ４に与える制
御電圧が所望の電圧になるまでの時間が早くなる。
【００２１】図３は図１における各セレクタの出力波形
図である。図３に示すように、各セレクタ９Ａ，９Ｂは
周波数２ｆ／Ｎあるいはｆ／Ｎを入力するが、前述した
電圧比較器６によって時刻ｔ０に同時に切替えられ、そ
の結果それぞれｆR あるいはｆC を出力する。
図である。図３に示すように、各セレクタ９Ａ，９Ｂは
周波数２ｆ／Ｎあるいはｆ／Ｎを入力するが、前述した
電圧比較器６によって時刻ｔ０に同時に切替えられ、そ
の結果それぞれｆR あるいはｆC を出力する。
【００２２】このため、位相比較は従来例と比べて、２
倍の回数比較され、その結果をチャージポンプ回路２に
へ出力される。つまり、フィルタ３を構成する容量に２
倍の速度で電圧を与えることができる。その電圧が所定
の電圧（＝スレッショルド電圧）に達すると、電圧比較
器６の出力は″１″となり、セレクタ９Ａ，９Ｂを切替
え、ｆ／Ｎを位相比較器１に入力する。その後、位相比
較器１は通常と同一のスピードで位相比較を行う。
倍の回数比較され、その結果をチャージポンプ回路２に
へ出力される。つまり、フィルタ３を構成する容量に２
倍の速度で電圧を与えることができる。その電圧が所定
の電圧（＝スレッショルド電圧）に達すると、電圧比較
器６の出力は″１″となり、セレクタ９Ａ，９Ｂを切替
え、ｆ／Ｎを位相比較器１に入力する。その後、位相比
較器１は通常と同一のスピードで位相比較を行う。
【００２３】このように、本実施の形態によれば、ＶＣ
Ｏに与える電圧が所定の電圧（スレッショルド電圧）に
達した後、セレクタ９Ａ，９Ｂを切替えて通常と同一ス
ピードで位相比較を行うため、ダンピングファクタが最
適になり、周波数のゆらぎが少なくなる。
Ｏに与える電圧が所定の電圧（スレッショルド電圧）に
達した後、セレクタ９Ａ，９Ｂを切替えて通常と同一ス
ピードで位相比較を行うため、ダンピングファクタが最
適になり、周波数のゆらぎが少なくなる。
【００２４】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、従来の位相比較器，チャージポンプ回路，フィル
タ，ＶＣＯおよび１／Ｎカウンタに加え、リファレンス
クロックの周波数を自動的に２倍等にあげる回路と、フ
ィルタの出力電圧を監視し、所定の電圧に達すると出力
を″０″から″１″へ反転する電圧比較器と、２倍等の
周波数および通常の周波数を切替える２つのセレクタと
を備えることにより、回路の起動時に急速にＶＣＯの電
圧を上げ、位相が近ずくと通常のクロックでの位相比較
に戻すことができるので、位相同期するまでの時間を短
かくするとともに、従来の高い周波数で位相比較するも
のと比べても、ダンピングファクタが最適になり、周波
数のゆらぎを少なくできるという効果がある。このこと
は、ＬＳＩ等のデバイスも開発し易くなる点で貢献する
ことができる。
路は、従来の位相比較器，チャージポンプ回路，フィル
タ，ＶＣＯおよび１／Ｎカウンタに加え、リファレンス
クロックの周波数を自動的に２倍等にあげる回路と、フ
ィルタの出力電圧を監視し、所定の電圧に達すると出力
を″０″から″１″へ反転する電圧比較器と、２倍等の
周波数および通常の周波数を切替える２つのセレクタと
を備えることにより、回路の起動時に急速にＶＣＯの電
圧を上げ、位相が近ずくと通常のクロックでの位相比較
に戻すことができるので、位相同期するまでの時間を短
かくするとともに、従来の高い周波数で位相比較するも
のと比べても、ダンピングファクタが最適になり、周波
数のゆらぎを少なくできるという効果がある。このこと
は、ＬＳＩ等のデバイスも開発し易くなる点で貢献する
ことができる。
【図１】本発明の一実施の形態を示すＰＬＬ回路のブロ
ック図である。
ック図である。
【図２】図１に示す電圧比較器の電圧特性図である。
【図３】図１に示す各セレクタの出力波形図である。
【図４】従来の一例を示すＰＬＬ回路のブロック図であ
る。
る。
【図５】図４に示す位相比較器の動作タイミング図であ
る。
る。
【図６】一般的なＶＣＯ出力としての周波数のゆれを説
明するためのダンピングファクタ特性図である。
明するためのダンピングファクタ特性図である。
１ 位相比較器 ２ チャージポンプ回路 ３ フィルタ ４ ＶＣＯ ５ １／Ｎカウンタ ６ 電圧比較器 ７ １／４位相遅延器 ８ ＥＸ−ＯＲ ９Ａ，９Ｂ セレクタ
Claims (2)
- 【請求項１】 リファレンスクロックの周波数を偶数倍
に上げる整数倍手段と、前記リファレンスクロックの周
波数および前記整数倍手段の出力を切替える第１のセレ
クタと、第１および第２の周波数の位相を比較するため
に前記第１のセレクタの出力を前記第１の周波数とし出
力側にアップパルスあるいはダウンパルスのいずれかを
出力する位相比較器と、前記アップパルスあるいはダウ
ンパルスにより駆動されるチャージポンプ回路と、前記
チャンージポンプ回路の出力をフィルタリングして制御
電圧を作成するフィルタと、前記フィルタの出力電圧に
より発振周波数を変化させる可変制御発振器と、前記可
変制御発振器の出力を１／Ｎ（Ｎは正の整数）にし且つ
通常の出力および整数倍された出力を供給する１／Ｎカ
ウンタと、前記１／Ｎカウンタの２つの出力を切替える
第２のセレクタと、前記フィルタの出力を監視し且つ目
標の周波数に近ずくと前記第１，第２のセレクタを切替
え制御する電圧比較器とを有することを特徴とするフェ
ーズロックループ回路。 - 【請求項２】 前記整数倍手段は、位相遅延器とエクス
クルーシブオアゲートで構成した請求項１記載のフェー
ズロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208895A JP2809144B2 (ja) | 1995-08-16 | 1995-08-16 | フェーズロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208895A JP2809144B2 (ja) | 1995-08-16 | 1995-08-16 | フェーズロックループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955655A JPH0955655A (ja) | 1997-02-25 |
| JP2809144B2 true JP2809144B2 (ja) | 1998-10-08 |
Family
ID=16563915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208895A Expired - Fee Related JP2809144B2 (ja) | 1995-08-16 | 1995-08-16 | フェーズロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809144B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4667525B2 (ja) * | 2007-06-22 | 2011-04-13 | 富士通セミコンダクター株式会社 | Ｐｌｌ制御回路、ｐｌｌ装置及びｐｌｌ制御方法 |
| CN103051333B (zh) * | 2013-01-15 | 2015-07-01 | 苏州磐启微电子有限公司 | 一种快速锁定的锁相环 |
-
1995
- 1995-08-16 JP JP7208895A patent/JP2809144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0955655A (ja) | 1997-02-25 |
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