JPH03174816A

JPH03174816A - Ｐｌｌ回路

Info

Publication number: JPH03174816A
Application number: JP1312274A
Authority: JP
Inventors: Hiroshi Horie; 弘堀江
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-02
Filing date: 1989-12-02
Publication date: 1991-07-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、例えば周波数変調器を構成するために使用さ
れるＰＬＬ回路に関する。

（従来の技術）一般にＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　１ｏｃｋｅｄ　ｔｏ
ｏｐ）回路は、例えば第１Ｏ図に示す如く電圧制御発振
器（Ｖ　ＣＯ）４を有し、このＶＣＯ４の発振出力信号
ＭＳをプログラマブル分周器５で分周して位相比較器（
ＰＤ）２に帰還し、この位相比較器２で上記帰還された
発振出力信号ＦＳの位相を基準発振器１から発生された
基準信号ＢＳの位相と比較している。そして、その比較
出力に応じてループフィルタ３から制御電圧Ｃｖを発生
し、この制御電圧Ｃｖを上記ＶＣＯ４に供給することに
より、このＶＣＯ４から上記制御電圧値に応じた周波数
の信号ＭＳを発振するように構成されている。ここで上
記ループフィルタ３は、例えば第１１図に示す如く抵抗
Ｒ１，Ｒ２とコンデンサＣとから構成される。制御電圧
Ｃｖは、このコンデンサＣの両端間に生じる電圧値であ
り、この電圧値は上記比較出力に応じてコンデンサＣに
対し電荷の注入および除去が行なわれることにより変化
する。

ところで、最近この様なＰＬＬ回路を用いて周波数変調
回路を構成する試みがなされている。この回路は、例え
ばループフィルタ３から出力される制御ｌ電圧Ｃｖに外
部から変調信号を加算し、この加算後の電圧をＶＣＯ４
に供給することにより実現される。

（発明が解決しようとする課８）しかし、従来のこの種の回路には次のような改善すべき
課題があった。すなわち、ＰＬＬ回路はループフィルタ
３の時定数等により決まる固有周波数を有しており、こ
の固有周波数よりも低い変調信号を加算すると、ループ
の帰還作用により変調を打ち消す方向に回路が動作する
ため、ＶＣＯ４からは変調波が得られなくなる。すなわ
ち、ＰＬＬ回路を用いて周波数変調回路を構成した場合
、その変調周波数特性は高域通過特性となる。そこで、
変調周波数特性を低域まで伸ばすために、ＰＬＬ回路の
固有周波数を低くすることが考えられている。しかし、
この様にするとＰＬＬループの応答速度が遅くなり、電
源投入時や発振周波数の切換時にループが安定するまで
の時間が長くなってしまう。すなわち、変調周波数特性
と過渡応答特性とは互いに相反するものであり、周波数
レンジが広くかつ応答特性が優れた周波数変調を行なう
ことはできなかった。

そこで本発明は上記事情に着目し、周波数変調特性を低
域まで広げることができしかも応答特性の優れたＰＬＬ
回路を提供することを目的とする。

また本発明の他の目的は、周波数変調特性および応答特
性の両立を図った上で、さらに固有周波数の可変による
発振周波数の変動を低く抑えて安定性を高めたＰＬＬ回
路を提供することにある。

［発明の構成］（課題を解決するための手段）本発明は上記目的を達成するために、電圧制御発振器の
発振出力を分周器を介して位相比較器に帰還し、この位
相比較器で上記帰還信号と基準信号とを位相比較してそ
の比較出力に応じてループフィルタから制御電圧を発生
し上記電圧制御発振器に供給するＰＬＬ回路において、
固有周波数可変手段を設け、ＰＬＬループの引込み動作
に応じて、この固有周波数可変手段によりＰＬＬループ
の固ａ周波数を所定の値から時間経過に従って低下させ
るようにしたものである。

また他の本発明は上記他の目的を達成するために、電圧
制御発振器の発振出力を分周器を介して位相比較器に帰
還し、この位相比較器で上記帰還信号と基準信号とを位
相比較してその比較出力に応じてループフィルタから制
御電圧を発生し上記電圧制御発振器に供給するＰＬＬ回
路において、上記ループフィルタの時定数を異なる３種
類以上の値に各々設定するための複数の時定数設定素子
と、これらの時定数設定素子に対応して設けられた複数
のスイッチ手段と、これらのスイッチ手段を制御するス
イッチ制御手段とを備える。そして、ＰＬＬループの引
込み動作に応じて、上記スイッチ制御手段により、時間
経過に従って上記ループフィルタの時定数を増加させる
べく上記複数のスイッチ素子を選択的に導通制御するよ
うにしたものである。

（作　用）この結果本発明によれば、電源投入時や周波数切換時等
のようなＰＬＬループの引込み動作時には、固有周波数
は所定の高い値に設定されるので、ループの引込み動作
は高速に行なわれる。つまり良好な応答特性が得られる
。これに対し、ループの引込みが終了した後には固有周
波数は低下して低い値になる。このため、それに応じて
変調可能な周波数も低くすることができ、これにより変
調周波数を低域側に伸ばすことが可能となる。

すなわち、応答特性と変調周波数特性とを両立させるこ
とができる。

また他の本発明によれば、ループフィルタの時定数とし
て３種類以上の値が設定され、これらの値が時間経過に
従って切換えられ、これによりＰＬＬループの固有周波
数が可変される。このため、固有周波数を徐々にスムー
ズに変化させることができ、これにより固有周波数の変
化に伴う発振周波数の変動を小さな値に抑制して、回路
の安定性を高めることが可能となる。

（実施例）第１図は、本発明の一実施例におけるＰＬＬ回路の要部
構成を示す回路図である。尚、同図において前記第１Ｏ
図と同一部分には同一符号を付して詳しい説明は省略す
る。

ループフィルタ３０には、叉なるｎ種類の時定数を設定
するためのｎ個の抵抗Ｒ１１〜Ｒ１ｎが並列に設けられ
ている。また、ループフィルタ３０の入力側には、上記
抵抗Ｒ１１−Ｒｌｎに対応して位相比較出力回路６１〜
６ｎが設けられている。これらの位相比較出力回路６１
〜６ｎは、それぞれ電源端子（Ｖ　ＤＤ）と接地端子と
の間に２個のスイッチ索子６Ｈ，６Ｌを直列に接続した
もので、これらのスイッチ素子６）１．６Ｌは位相比較
器２の２つの比較出力ＰＨ，ＰＬによりそれぞれ開閉制
御される。上記スイッチ素子６Ｈ，６Ｌとしては、例え
ばＰＬＬ回路をＣ−ＭＯＳの集積回路により構成してい
る場合には、ＭＯＳ型のＦＥＴが用いられる。

尚、上記比較出力ＰＨは、位相比較器２で制御電圧ＣＶ
を増加させようとする位相差が検出されている期間に′
Ｈ”レベル、その他の期間に“Ｌ＃レベルとなるように
設定され、一方比較出力ＰＬは、位相比較器２で制御ｌ
電圧Ｃｖを減少させようとする位相差が検出された期間
に“Ｈ”レベル、その他の期間に“Ｌ″レベルなるよう
に設定されている。

また、位相比較器２の出力側には、上記各位相比較出力
回路６１〜６ｎに各々対応してｎ個のゲート回路７１〜
７ｎが設けである。これらのゲート回路７１〜７ｎは、
それぞれ上記２つの比較出力ＰＨ，ＰＬに対応して２個
のアンドゲート７Ｈ。

７Ｌを有している。これらのゲート回路７１〜７ｎのう
ち、ゲート回路７１は２個のアンドゲート７Ｈ，７Ｌが
常時ゲート開状態になるように設定されている。したが
って、位相比較出力回路６１には位相比較器２の比較出
力ＰＨ，ＰＬが常時供給される。一方他のゲート回路７
２〜７ｎは、２個のアンドゲート７Ｈ，７Ｌが選択制御
信号発生回路８から発生される選択制御信号Ｃ８２〜Ｃ
３ｎのレベルに応じてゲート制御されるようになってい
る。したがって、各位相比較出力回路６２〜６ｎには、
対応するゲート回路７２〜７ｎがゲート開成状態になっ
ている期間のみ比較器カフＨ，７Ｌが供給される。

ところで、上記選択制御信号発生回路８は例えば次のよ
うに構成される。第２図はその回路構成を示すもので、
分周器８１と、シフトレジスタ８２とから構成される。

分周器８１は、基準発振器１から発生された基準信号Ｂ
Ｓを所定の分周比（１／Ｌ）で分周してシフトクロック
ＤＳを生成する。シフトレジスタ８２は、クリア信号Ｃ
ＬＨにより記憶内容がクリアされる。そして、その後上
記分周器８１から供給されるシフトクロックＤＳに同期
して′Ｈ”レベルをシフトし、その並列出力を選択制御
信号Ｃ８２〜Ｃ５ｎとして前記各ゲート回路７２〜７ｎ
へ供給する。

尚、上記クリア信号ＣＬＲは、例えばＰＬＬループの同
期外れが検出された時点で図示しないクリア信号発生回
路により発生される。

このような構成であるから、先ず電源投入時や発振周波
数の切換時等のＰＬＬループの引き込み時には、図示し
ないクリア信号発生回路からクリア信号ＣＬＲが発生さ
れる。そうすると、このクリア信号ＣＬＨの立上がりエ
ツジに同期して選択制御信号発生回路８のシフトレジス
タ８２がクリアされる。このとき、シフトレジスタ８２
の出力端子は反転出力端子となっているため、選択制御
信号Ｃ３２〜ＣＳｎは全て“Ｈ＃レベルとなる。

このため、ゲート回路７１〜７ｎは全てゲート開状態と
なり、位相比較器２から出力された比較出力ＰＨ，ＰＬ
は、上記各ゲート回路７１〜７ｎを介して比較出力回路
６１〜６ｎにそれぞれ供給される。

したがって、いま仮に位相比較器２から出力される各比
較出力ＰＨ，ＰＬのうち、比較出力ＰＨが“Ｈ”レベル
になっていたとすると、各位相比較出力回路６１〜６ｎ
ではそれぞれスイッチ素子６Ｈがオン状態となる。この
ためループフィルタ３０には、各位相比較出力回路６１
〜６ｎから電源電流が供給され、これによりコンデンサ
Ｃが充電される。ところで、このときループフィルタ３
０内において、上記各位相比較出力回路６１〜６ｎから
の電流は人力抵抗Ｒ１１〜Ｒ１ｎを各々介してコンデン
サＣに供給される。すなわち、このときコンデンサＣは
、見掛上は上記各入力抵抗Ｒ１１〜Ｒ１ｎの並列合成抵
抗を介して、つまり低い入力抵抗により充電されること
になる。したがって、コンデンサＣに単位時間当りに充
電される電荷量は多くなり、この結果制御電圧Ｃｖの値
は高速に増加する。すなわち、ＰＬＬループは高速度の
過渡応答特性により位相引き込みが行なわれる。

さて、そうしてＰＬＬループの引込みが開始され、選択
制御信号発生回路８の分周器８１から１つ目のシフトク
ロックＤＳが出力されると、このシフトクロックに同期
して選択制御信号ＣＳ２〜Ｃ８ｎのうちのＣ８２が第３
図に示す如く　“Ｌ”レベルになる。このため、各ゲー
ト回路７１〜７ｎのうちゲート回路７２はゲート閉状態
となり、これにより位相比較出力回路６２に対する比較
出力ＰＨ，ＰＬの供給は断たれる。したがってこの状態
では、上記位相比較出力回路６２を除いた他の各位相比
較出力回路６１．６３〜６ｎによりループフィルタ３０
のコンデンサＣは充電されることになる。すなわち、こ
のときコンデンサＣは、抵抗Ｒ１２が除かれた分だけ高
くなった並列合成抵抗を介して充電されることになる。

したがって、制御電圧ＣＶの増加速度は若干遅くなり、
このためＰＬＬループの応答速度は前記すべての位相比
較出力回路６１〜６ｎを用いた場合に比べて遅くなる。

さらに、選択制御信号発生回路８において２つ目のシフ
トクロックＤＳが発生されると、今度は第３図に示す如
く選択制御信号ＣＳ３〜ＣＳｎのうちＣ３３が“Ｌ″レ
ベルなる。このため、各ゲート回路７１〜７ｎは前記ゲ
ート回路７２に加えてゲート回路７３もゲート閉状態と
なり、これにより位相比較出力回路６１．６４〜６ｎが
動作状態となる。したがって、この場合にはこれらの位
相比較出力回路６１．６４〜６ｎによりコンデンサＣの
充電が行なわれることになり、この結果制御電圧ＣＶの
増加速度、つまりＰＬＬループの応答速度はさらに遅く
なる。

以下同様に、分周器８１からシフトクロックＤＳが１つ
出力される毎に選択制御信号０４〜Ｃ３ｎが順次“Ｌ゛
レベルなり、これによりゲート回路７４〜７ｎが順次ゲ
ート閉状態になって、ループフィルタ３０のコンデンサ
Ｃに電荷を供給する位相比較出力回路６４〜６ｎの数は
減少する。

すなわち、ループフィルタ３０の入力抵抗値は徐々に高
くなり、それに応じてＰＬＬループの応答速度は遅くな
る。

そして、最終的にはゲート回路７１のみがゲート開状態
となって、コンデンサＣへの電荷の注入および除去は位
相比較出力回路６１のみにより行なわれる。そして、以
後再び電源の投入または発振周波数の切換えに伴う位相
引込みが行なわれるまでこの状態が保持される。すなわ
ち、位相引込み終了後の定常状態においては、応答速度
は遅いが固有周波数が低く設定された状態でＰＬＬ回路
は動作することになる。したがって、例えば制御電圧に
変調信号を加算して周波数変調を行おうとすれば、上記
固有周波数に応じて低周波の変調信号を供給することが
可能となり、これにより変調周波数特性の低周波域を拡
大することができる。

この様に本実施例であれば、位相引込み時にはループフ
ィルタ３０の時定数を小さく設定し、この時定数を時間
経過に従って徐々に増加させて定常時には最大値となる
ように構成したので、位相引込み時にはループの応答速
度を速くして高速度の位相引込み動作を可能にすること
ができ、しかも定常時にはループの固有周波数を低く設
定してこれにより変調周波数特性の低域を伸ばすことが
可能となる。したがって、Ａ渡応答特性と変調周波数特
性とを両立させたＰＬＬ回路を提供することができる。

また、本実施例であれば、ループフィルタ３０の時定数
を細かい間隔で多数（ｎ）設定し、これらの時定数を時
間経過に従って小さい値から大きい値に順次切換えるよ
うにしたので、応答特性の可変をスムーズに行なうこと
ができ、これにより上記応答特性の可変に伴うＶＣＯ４
の発振周波数の変動を極力少なくすることができる。

尚、第１図の回路では、ゲートの開閉を必要としない位
相比較出力回路６１にも、他の位相比較出力回路６２〜
６ｎと同様にゲート回路７１を設けている。このゲート
回路７１は一見必要ないように思われるが、この回路を
設けることにより位相比較出力回路６１の動作タイミン
グを他の位相比較出力回路６２〜６ｎの動作タイミング
と等しくすることができる。ちなみに、ゲート回路７１
を除去すると、位相比較出力回路６１の動作タイミング
だけが他の位相比較出力回路６２〜６ｎの動作タイミン
グに比べて早くなるため、この時間差により不必要な時
定数の切換えが発生し、この結果発振周波数が大きく変
動することになる。

ところで、上記第２図の選択制御信号発生回路８では、
各選択制御信号ＣＳ２〜ＣＳｎのパルス出力時間を時間
経過に従って１倍、２倍、３倍。

・・・のように正比例に増加させたが、他に例えば１倍
、２倍、４倍、８倍、・・・のように指数関数的に増加
させるように設定してもよい。

第４図はこの動作を実現するための選択制御信号発生回
路の構成の一例を示すものである。この回路は、基準発
振器１から発生された基準信号ＢＳを所定の分周比１／
Ｌで分周してカウントパルスＣＰを出力する分周器８１
と、この分周器８１から出力されたカウントパルスＣＰ
をカウントしてそのカウント値を出力する２進カウンタ
８３と、前記ゲート回路（第１図７１〜７ｎ）に対応し
て設けられた複数のＤフリップフロップ８４２〜８４ｎ
とから構成される。これらのＤフリップフロップ８４２
〜８４ｎは、上記２進カウンタ８３のカウント出力の各
ビットをホールドする。

このような構成であるから、クリア信号ＣＬＲにより２
進カウンタ８３および各Ｄフリップフロップ８４２〜８
４ｎがクリアされた直後の状態では、各Ｄフリップフロ
ップ８４２〜８４ｎの出力Ｑは全て“Ｈ°レベルに設定
され、これにより全て“Ｈ”レベルの選択制御信号ＣＳ
２〜Ｃ３ｎが出力される。

そして、２進カウンタ８３でカウント動作が開始され、
そのカウント出力端子の各ビットＱｌ。

Ｑ２．Ｑ３．・・・から各々最初の“Ｈ”レベルが出力
されると、その各立上がりエツジに同期して対応する各
Ｄフリッププロップ８４２〜８４ｎのＱ出力、つまり選
択制御信号ＣＳ２〜Ｃ８ｎが第５図に示す如く順次“Ｈ
”レベルから“Ｌ”レベルに変化する。ここで、上記２
進カウンタ８３のカウント出力の各ビットＱｌ、Ｑ２．
Ｑ３．・・・は、それぞれカウントパルスＣＰの人力数
が１．２゜４．８．・・・の時に”Ｈ”レベルになる。

したがって、各Ｄフリップフロップ８４２〜８４ｎから
出力される選択制御信号ＣＳ２〜Ｃ８ｎのパルス出力時
間は、時間経過に従って１倍、２倍、４倍。

８倍、・・・のように指数関数的に増加することになる
。

また、選択制御信号Ｃ８２〜Ｃ８ｎのパルス出力時間は
、上記第４図の回路とは逆に例えば１倍。

１　＋　１／２倍、　　１　＋１／２　＋１／４倍、　
　１　＋１／２　＋１／４＋　１／８倍、・・・のよう
に対数的に増加するように設定してもよい。

第６図はこの動作を実現するための回路の一例を示すも
のである。この回路は、分周器８１と、２進カウンタ８
３と、この２進カウンタ８３のカウント出力Ｑｎ　、　
Ｑｎ−１、・・・Ｑｌをクロックとして人力する複数の
Ｄフリップフロップ８５２〜８５ｎとから構成される。

これらのＤフリップフロップ８５２〜８５ｎのうち、最
上位に位置するＤフリップフロップ８５ｎのＤ人力端子
は電源端子（Ｖ　ＤＤ）に接続されている。また、他の
Ｄフリップフロップ８５２〜８５　ｎ−１のＤ人力端子
は、それぞれ隣接する上位のＤフリップフロップ８５３
〜８５ｎのＱ出力端子が接続されている。

このような構成であるから、クリア直後の初期状態では
各Ｄフリップフロップ８５２〜８５ｎのＱ出力端子から
はそれぞれ“Ｈ°レベルの選択制御信号ＣＳ２〜Ｃ８ｎ
が出力される。そして、２進カウンタ８３でカウント動
作が行なわれ、Ｑｎが“Ｈ°レベルになった時点で先ず
最上位のＤフリップフロップ８５ｎのＱ出力が“Ｌ”レ
ベルに変化する。そして、以後２進カウンタ８３のＱｎ
−１、Ｑｎ−２、・・・が“Ｈ”レベルになった時点で
、それぞれ上位のＤフリップフロップ８５　ｎ−１から
順にそのＱ出力が“Ｌ″レベル変化する。

したがって、この様な選択制御信号発生回路からは、パ
ルス出力時間が１倍、１＋ｌ／２倍、１＋１７２＋１７
４倍、　　１　＋１／２　＋１／４　＋１／８倍、・・
・のように対数的に増加する選択制御信号Ｃ８２〜ＣＳ
ｎが出力されることになる。

一方、前記実施例ではクリア信号をＰＬＬ回路の外部に
設けた回路から発生するようにしたが、ＰＬＬ回路内で
作成するようにしてもよい。第８図はその構成の一例を
示すものである。

この回路は、一般にＰＬＬ回路に設けられているロック
検出回路を利用したもので、図示しない位相比較器から
出力された比較出力ＰＨ，ＰＬはオア回路９１で論理和
処理され、その出力がロック検出信号ＬＤとなる。ここ
で、ＰＬＬループがロックされている定常状態では、理
論上上記ロック検出信号ＬＤのデユーティ比は略０であ
る。したがって、このロック検出信号ＬＤをクリア信号
ＣＬＲとして用いることが考えられる。しかし、一般に
ＰＬＬ回路は、ルーフフィルタのコンデンサのリーク等
により、定常状態においても定常位相誤差を発生するた
め、ロック検出信号ＬＤのデユーティ比は０にならない
。このため、上記ロック検出信号ＬＤをそのままクリア
信号ＣＬＲとして使用することは不可能である。

そこで第８図に示す如く、ダイオードＤ　９１．抵抗Ｒ
９１，Ｒ９２，Ｒ９３，Ｒ９４，Ｒ９５、コンデンサＣ
９１およびトランジスタＴ「からなる回路を設け、この
回路により上記ロック検出信号ＬＤのデユーティ比を判
定する。そして、デユーティ比が一定値以上になったと
きのみインバータ回路９２からクリア信号ＣＬＲを発生
するようにしている。上記デユーティ比の判定しきい値
は、コンデンサＣ９１の容量および抵抗Ｒ９１，Ｒ９２
の値を適宜設定することにより任意に設定することがで
きる。

このような回路であれば、ＰＬＬ回路内の既存の回路に
簡単な回路を付加するだけで極めて簡単にクリア信号Ｃ
ＬＲを発生することができる。

し力にるに、この第８図の回路は抵抗およびコンデンサ
による時定数を利用したものであるため、集積化には不
向きである。そこで、集積化に適した回路を第９図に示
す。この回路は、一般にＰＬＬでは基準発振器１′から
発生される高周波クロックＡＳを分周器１１で分周して
基準信号ＢＳを作成していることに着目したもので、ロ
ック検出信号ＬＤのパルス幅を上記高周波クロックＡＳ
をカウンタ９３で計数することにより計測している。そ
して、このカウンタ９３の計数値をコンパレータ９４で
しきい値ＥＤと比較し、上記計数値がしきい値ＥＤより
も大きくなったときにクリア信号ＣＬＲを発生するよう
にしている。

こめような構成であれば、ロック検出信号ＬＤのデユー
ティ比がしきい値を超えたときにクリア信号ＣＬＲを発
生することができ、しかも回路をカウンタ９３およびコ
ンパレータ９４により構成することができるので、容易
に集積化することができる。

尚、本発明は上記各実施例に限定されるものではない。

例えば、第１図の回路では各位相比較出力回路６１〜６
ｎの前段にゲート回路７１〜７ｎを設け、これらのゲー
ト回路７１〜７ｎによりループフィルタ３０の時定数を
切換えるようにしたが、第７図に示す如く位相比較出力
回路６１〜６ｎの後段にスイッチ素子６０を設け、この
スイッチ素子６０を選択制御信号によりオンオフ制御す
ることにより時定数の切換えを行なってもよい。

また、前記実施例ではループフィルタ３０に位相比較出
力回路６１〜６ｎに各々対応して抵抗Ｒ１１−Ｒｌｎを
設けたが、位相比較出力回路６１〜６ｎのスイッチ素子
６Ｈ，６ＬがＭＯＳＦＥＴにより構成されている場合に
は、このスイッチ素子の導通抵抗によりループフィルタ
の時定数を設定するようにしてもよい。この様にすれば
、上記抵抗ＲＩＬ〜Ｒ１ｎを不要にすることができ、回
路構成の簡単化を図ることができる。

さらにクリア信号を発生する手段は次のように構成して
もよい。すなわち、ＰＬＬループの分周器５にＰＬＬ回
路の発振周波数を指定するために供給する制御データの
１ビツトをクリア信号用ビットとし、このビットをＨ”
レベルに設定してこの信号ビットをクリア信号ＣＬＲと
して試用するようにしてもよい。

また、分周器への制御データの設定を、クロック、デー
タおよびストローブ信号からなる３種類の信号により行
っている場合には、ストローブ信号をそのままクリア信
号として使用するようにしてもよい。すなわち、この種
のデータ設定方式は、クロックに同期してシリアルにデ
ータの読み込みを行なわせ、全てのデータの読み込みが
終了した時点でストローブ信号を“Ｈ″レベルして上記
読み込んだデータを分周器内部に設定させるものもので
ある。ここで、電源投入時や発振周波数の切換え時には
、分周器５に対し必ず上記した制御データの設定動作が
行われる。つまり、過渡応答動作時には必ずストローブ
信号が使用されることになる。したがって、このストロ
ーブ信号をクリア信号として兼用しても、過渡応答動作
時には必ず時定数の切換え動作が行われることになる。

さらに、前記実施例ではループフィルタの時定数をステ
ップ的に切換えることによりＰＬＬの固有周波数を可変
するようにしたが、例えば可変抵抗器の抵抗値またはＦ
ＥＴの導通抵抗を連続的に可変することにより、ＰＬＬ
の固有周波数を連続的に可変するようにしてもよい。こ
の様にすれば、固有周波数の可変による発振周波数の変
動を極めて小さく抑えることができる。

その他、固有周波数可変手段の構成や可変特性等につい
ても、本発明の要旨を逸脱しない範囲で種々変形して実
施できる。

［発明の効果］以上詳述したように本発明は、固有周波数可変手段を設
け、ＰＬＬループの引込み動作に応じて、この固有周波
数可変手段によりＰＬＬループの固有周波数を所定の値
から時間経過に従って低下させるようにしたものである
。

したがって本発明によれば、周波数変調特性を低域まで
広げることができしかも応答特性の優れたＰＬＬ回路を
提供することができる。

また他の本発明は、ループフィルタの時定数を異なる３
種類以上の値に各々設定するための複数の時定数設定素
子と、これらの時定数設定素子に対応して設けられた複
数のスイ・ソチ手段と、これらのスイッチ手段を制御す
るスイッチ制御手段とを備える。そして、ＰＬＬループ
の引込み動作に応じて、上記スイッチ制御手段により、
時間経過に従って上記ループフィルタの時定数を増加さ
せるべく上記複数のスイッチ素子を選択的に導通制御す
るようにしたものである。

したがってこの他の本発明によれば、周波数変調特性お
よび応答特性の両立を図った上で、さらに固有周波数の
可変による発振周波数の変動を低く抑えて安定性を高め
たＰＬＬ回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＰＬＬ回路の要部構
成を示す回路ブロック図、第２図は同回路の選択制御信
号発生回路の構成を示す回路ブロック図、第３図は同回
路の動作説明に使用するタイミング図、第４図および第
６図はそれぞれ他の異なる選択制御信号発生回路の構成
を示す回路ブロック図、第５図は第４図の回路の動作説
明に使用するタイミング図、第７図はゲート回路の他の
構成を示す回路図、第８図および第９図はそれぞれクリ
ア信号発生回路の構成の一例を示す回路図、第１Ｏ図は
ＰＬＬ回路の基本構成を示す回路ブロック図、第１１図
は同回路のループフィルタの構成の一例を示す回路図で
ある。１・・・基準発振器、２・・・位相比較器、３゜３０・
・・ループフィルタ、４・・・電圧制御発振器（ＶＣＯ
）　、５，１１．８１−・・分周器、６１〜６ｎ・・・
位相比較出力回路、７１〜７ｎ・・・ゲート回路、８・
・・選択制御信号発生回路、８２・・・シフトレジスタ
、８３．９３・・・２進カウンタ、８４２〜８４ｎ、８
５２〜８５ｎ−Ｄフリップフロップ、９４・・・コンパ
レータ。

Claims

【特許請求の範囲】

（１）電圧制御発振器の発振出力を分周器を介して位相
比較器に帰還し、この位相比較器で上記帰還信号と基準
信号とを位相比較してその比較出力に応じてループフィ
ルタから制御電圧を発生し前記電圧制御発振器に供給す
るＰＬＬ回路において、ＰＬＬループの引込み動作に応
じて、ＰＬＬループの固有周波数を所定の高い値から時
間経過に従って低下させる固有周波数可変手段を備えた
ことを特徴とするＰＬＬ回路。
（２）電圧制御発振器の発振出力を分周器を介して位相
比較器に帰還し、この位相比較器で上記帰還信号と基準
信号とを位相比較してその比較出力に応じてループフィ
ルタから制御電圧を発生し前記電圧制御発振器に供給す
るＰＬＬ回路において、前記ループフィルタの時定数を
異なる３種類以上の値に各々設定するための複数の時定
数設定素子と、これらの時定数設定素子に対応して設けられた複数のス
イッチ手段と、ＰＬＬループの引込み動作に応じて、前記複数のスイッ
チ素子を時間経過に従って前記ループフィルタの時定数
を増加させるべく選択的に導通させるスイッチ制御手段
とを具備したことを特徴とするＰＬＬ回路。