JP2019201343A

JP2019201343A - Ｐｌｌ回路

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Publication number: JP2019201343A
Application number: JP2018095348A
Authority: JP
Inventors: 北村　智満; Tomomitsu Kitamura; 智満北村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-05-17
Filing date: 2018-05-17
Publication date: 2019-11-21
Anticipated expiration: 2038-05-17
Also published as: JP7230341B2

Abstract

【課題】動作電源電圧が低電圧となったとしても回路規模を極力抑制しながらループフィルタのループ帯域を可変にできるようにしたＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路は、制御電圧に応じた周波数の信号を出力信号とするＶＣＯ２と、基準信号生成器による基準信号とＶＣＯ２の出力信号との位相を比較しＶＣＯ２の出力信号の周波数誤差をパルス信号として出力段５ａから出力する位相比較器５と、パルス信号の高域をカットし制御電圧としてＶＣＯに入力させるループフィルタ６と、を備える。位相比較器５の出力段５ａは、出力電流可変機能を備える。ループフィルタ６は、ループ帯域の可変機能を備える。出力段５ａとループフィルタ６との間に介在するトランジスタスイッチＭepa〜Ｍepd、Ｍena〜Ｍendは、出力段５ａの出力電流を切り替える。スイッチＳＷａ〜ＳＷｄは、ループ帯域を切り替える。【選択図】図１

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路に関する。

ＰＬＬ回路は、基準信号生成器、位相比較器、ループフィルタ、及びＶＣＯ（Voltage Controlled Oscillator）を主に備え、ＶＣＯの出力周波数をフィードバック制御する。本願に関連する文献として特許文献１が挙げられる。この特許文献１記載の技術によれば、駆動回路の負荷駆動能力の変更を可能にしており、半導体チップ形成後におけるクロックスキューを低減化できるようにしている。

特開平８−３３５６７０号公報

ところで近年、電源電圧が低電源電圧化しているため、一般的なバリキャップダイオードを用いてＶＣＯの制御電圧を生成することが困難になってきており、回路規模を極力抑制しつつ構成することが望まれている。発明者は、この低電源電圧化に対応するため、位相比較器がＶＣＯの出力信号の周波数誤差をパルス信号のデューティとして検出し、ループフィルタがこのパルス信号の高域をカットして直流電圧に変換し、ＶＣＯの制御電圧として出力する構成を採用することを検討している。

このとき位相比較器は、周波数誤差に応じたパルス幅のパルス信号を出力する。このため、ＶＣＯは、ループフィルタを介して当該周波数誤差に対応した制御電圧を入力することで出力周波数を変化させることができる。このＰＬＬ回路のループフィルタは、そのループ帯域を可変にする構成とすることで法規上の要請を満たしながら、様々な状況に応じてスプリアスなどの性能を調整することが望まれている。

本開示の目的は、動作電源電圧が低電圧となったとしても回路規模を極力抑制しながらループフィルタのループ帯域を可変にできるようにしたＰＬＬ回路を提供することにある。

請求項１記載の発明は、制御電圧に応じた周波数の信号を出力信号とするＶＣＯ（Voltage Controlled Oscillator）と、基準信号生成器による基準信号とＶＣＯの出力信号との位相を比較しＶＣＯの出力信号の周波数誤差をパルス信号として出力段から出力する位相比較器と、パルス信号の高域をカットし制御電圧としてＶＣＯに入力させるループフィルタと、を備える。位相比較器の出力段は出力電流可変機能を備えると共に、ループフィルタがループ帯域の可変機能を備える。切替部は、出力段とループフィルタとの間に介在する１つのトランジスタスイッチを用いて出力段の出力電流を切り替えると同時にループ帯域を切り替える。位相比較器が、ＶＣＯの出力信号の周波数誤差をパルス信号として出力するようにしているため、たとえ低電源電圧を用いたとしても周波数誤差を正確に検出できるようになる。１つのトランジスタスイッチを用いて出力段の出力電流を切り替えると同時にループ帯域を切り替えるように構成されているため、回路規模を極力抑制しながらループフィルタのループ帯域を可変にできる。

第１実施形態における位相比較器の出力段及びループフィルタを示す電気的構成図ＰＬＬ回路の電気的構成図位相比較器の出力段とループフィルタの前段回路を示す等価回路図ループフィルタ入力前の信号電圧波形と、ループフィルタ出力後のスペクトラム特性図比較例のその１ＲＣフィルタの入出力信号波形ＲＣフィルタ入力前の信号電圧波形と、ＲＣフィルタ出力後のスペクトラム特性図（比較例のその１）比較例のその２第２実施形態における位相比較器の出力段及びループフィルタを示す電気的構成図第３実施形態において時間変化に伴うＰＬＬ回路のロック周波数の変化と各種設定変化の説明図第４実施形態におけるミリ波レーダシステムの電気的構成図時間変化に伴うＰＬＬ回路のロック周波数の変化と各種設定変化の説明図

以下、ＰＬＬ回路の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。なお、下記の実施形態において同一又は類似する構成には、符号の十の位と一の位とに同一符号を付して説明を行っている。

（第１実施形態）
図１から図８は、第１実施形態の説明図を示している。図２は、ＰＬＬ回路１の電気的構成図を示している。ＰＬＬ回路１は、電圧制御発振器（以下、ＶＣＯと称す）２、分周器３、ＭＭＤ（Multi Modulus Divider）４、位相比較器５、ループフィルタ６、小数点演算ロジック部７、及び、切替部としてのロジック回路８を備え、外部の基準信号生成器（図示せず）により生成された基準信号Reference Clockを位相比較器５に入力して動作する。ロジック回路８は、制御主体を構成するものであり、必要に応じて、非遷移的実体的記録媒体としてのメモリを備える。

ＶＣＯ２は、例えばループフィルタ６を通じて入力される制御電圧に応じた（例えば比例した）周波数の信号を出力信号とするように構成されている。このＶＣＯ２は、例えばＬＣ共振型発振回路により構成されている。分周器３は、ＶＣＯ２の例えば４０ＧＨｚ程度の周波数の出力信号を分周し、例えば数ＧＨｚ帯に周波数変換してＭＭＤ４に出力する。小数点演算ロジック部７は、ＭＭＤ４の分周比を決定するための分周比設定モジュールであり、必要とする動作周波数に応じて外部から与えられる変調信号を変更してＭＭＤ４に与える値、すなわち分周比を変更してＭＭＤ４に出力する。

ＭＭＤ４は、ＶＣＯ２から分周器３を経て得られる出力を再度分周するためのマルチモジュラスディバイダであり、小数点演算ロジック部７から与えられる分周比に応じて分周器３の出力信号を再度分周し、位相比較器５に出力する。位相比較器５は、基準信号Reference ClockとＭＭＤ４の出力との位相を比較し、位相差に応じた信号を検出するものであり、ＶＣＯ２の出力信号の周波数誤差をパルス信号として検出する。ループフィルタ６は、この検出されたパルス信号の高域をカットすることでローパスフィルタ処理し、制御電圧としてＶＣＯ２に出力する。

図１は、位相比較器５の出力段５ａの構成と、ループフィルタ６の構成とを合わせて示している。位相比較器５及びループフィルタ６は、２本の電源線間に与えられている例えば１．１Ｖ程度の低電源電圧に基づいて動作する。位相比較器５の前段（図１には図示せず）は、基準信号Reference ClockとＭＭＤ４の出力との位相を比較することで、ＶＣＯ２の出力信号の周波数誤差をパルス信号のパルス幅の大小により検出する。パルス信号のパルス幅の大小により周波数誤差を検出する方法を用いているため、たとえ低電源電圧を用いたとしても周波数誤差を正確に検出できる。

位相比較器５の出力段５ａは、第１段目のインバータ１１、その後段の第２段目の複数のインバータ１２ａ〜１２ｄ、及びイネーブルスイッチ１３ａ〜１３ｄを備える。ループフィルタ６は、抵抗（並列抵抗相当）Ｒａ〜Ｒｄ、及びコンデンサ（並列コンデンサ相当）Ｃａ〜Ｃｄを備える。

第１段目のインバータ１１は、２本の電源線間にＰチャネル型のＭＯＳトランジスタＭｐ１のソースドレイン間とＮチャネル型のＭＯＳトランジスタＭｎ１のドレインソース間とを直列接続すると共にこれらのゲートを互いに共通接続して構成され、その入力が互いに並列接続されている。この第１段目のインバータ１１は、位相比較器５の前段にて検出されたパルス信号を入力して波形成形する。

第２段目の複数のインバータ１２ａ〜１２ｄは、その入力が位相比較器５の出力段５ａの後段に位置して並列接続されている。これらの第２段目の複数のインバータ１２ａ〜１２ｄは、Ｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｍpa〜Ｍpd、及び、Ｎチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｍna〜Ｍndを備える。

これらの第２段目の複数のインバータ１２ａ〜１２ｄは、２本の電源線間にＰＭＯＳトランジスタＭpa〜Ｍpdのソースドレイン間とＮＭＯＳトランジスタＭna〜Ｍndのドレインソース間とをそれぞれ直列接続して構成されている。また、これらの第２段目の複数のインバータ１２ａ〜１２ｄのＰＭＯＳトランジスタＭpa〜Ｍpd及びＮＭＯＳトランジスタＭna〜Ｍndは、その全てのゲートが共通接続されている。ＰＭＯＳトランジスタＭpa〜Ｍpd及びＮＭＯＳトランジスタＭna〜Ｍndのドレイン間には、それぞれイネーブルスイッチ１３ａ〜１３ｄが介在して構成されている。

イネーブルスイッチ１３ａ〜１３ｄは、第２段目の複数のインバータ１２ａ〜１２ｄのうち１又は複数個を有効／無効に選択切替えするために設けられた選択スイッチであり、それぞれＮＯＴゲートＧａ〜Ｇｄ、Ｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｍepa〜Ｍepd、及びＮチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタと称す）Ｍena〜Ｍendを備える。これらのＰＭＯＳ／ＮＭＯＳトランジスタＭepa〜Ｍepd、Ｍena〜Ｍendは、トランジスタスイッチを構成する。

各ＮＯＴゲートＧａ〜Ｇｄ、及び、各ＮＭＯＳトランジスタＭena〜Ｍendのゲートには、ロジック回路８からイネーブル信号EN1〜EN4が入力されるようになっており、ＰＭＯＳトランジスタＭepa〜ＭepdのゲートにはＮＯＴゲートＧａ〜Ｇｄを介してロジック回路８からイネーブル信号EN1〜EN4が入力されている。ここではロジック回路８が、イネーブル信号EN1〜EN4の制御ビット数を４としたときの例を挙げている。

これらのイネーブルスイッチ１３ａ〜１３ｄを構成するＰＭＯＳトランジスタＭepa及びＮＭＯＳトランジスタＭenaのソースドレイン間は、２つの電源線間において、インバータ１２ａ〜１２ｄを構成するＰＭＯＳトランジスタＭpa及びＮＭＯＳトランジスタＭnaのドレイン間に介在して構成されている。ＰＭＯＳトランジスタＭepa及びＮＭＯＳトランジスタＭenaは、そのドレインが共通接続されており、後段の抵抗Ｒｄ〜Ｒａの一端に接続されている。

このため、例えばイネーブル信号EN1が「Ｈ」となれば、ＰＭＯＳトランジスタＭepaがオンすると共にＮＭＯＳトランジスタＭenaがオンするようになり、逆にイネーブル信号EN1が「Ｌ」となれば、ＰＭＯＳトランジスタＭepaがオフすると共にＮＭＯＳトランジスタＭenaがオフする。他のイネーブル信号EN2〜EN4がＨ／Ｌとなっても同様に動作する。

このため、ロジック回路８が、イネーブル信号EN1〜EN4をＨ／Ｌに切替えることで第２段目の複数のインバータ１２ａ〜１２ｄの何れか１又は複数の出力を選択し、当該選択されたインバータ１２ａ〜１２ｄの出力電流をそれぞれ抵抗Ｒａ〜Ｒｄに出力できるようになる。

これらの２段目の複数のインバータ１２ａ〜１２ｄは、電流駆動能力が互いに異なるように構成されている。複数のインバータ１２ａ〜１２ｄは、それぞれのＰＭＯＳ／ＮＭＯＳトランジスタＭpa〜Ｍpd、Ｍna〜Ｍndのサイズを電流駆動能力に比例するように調整することで、イネーブルスイッチ１３ａ〜１３ｄによりそれぞれ有効とされたときに、所定の基準電流の「×１」倍、「×２」倍、「×４」倍、「×８」倍（図１中記載参照）、すなわち、２のｎ乗倍（ｎは０，…，ｋ−１，ｋ；ｋは所定数（本形態ではｋ＝３））の電流を抵抗Ｒａ〜Ｒｄ側に出力するように構成されている。

またイネーブルスイッチ１３ａ〜１３ｄのＰＭＯＳトランジスタＭepa〜Ｍepd及びＮＭＯＳトランジスタＭena〜Ｍendもまた電流駆動能力が互いに異なるように構成され、それぞれＰＭＯＳ／ＮＭＯＳトランジスタＭepa〜Ｍepd、Ｍena〜Ｍendのサイズを電流駆動能力に比例するように調整することで、イネーブルスイッチ１３ａ〜１３ｄにより有効にされたときに、所定の基準電流の「×１」倍、「×２」倍、「×４」倍、「×８」倍（図１中記載参照）、すなわち、２のｎ乗倍（ｎは０，…，ｋ−１，ｋ；ｋは所定の自然数（本形態ではｋ＝３））の電流を抵抗Ｒａ〜Ｒｄ側に出力するように構成されている。

第２段目の複数のインバータ１２ａ〜１２ｄ及びイネーブルスイッチ１３ａ〜１３ｄの電流駆動能力は、２の０乗倍、２の１乗倍、２の２乗倍、２の３乗倍に対応したものを示したが、これに限定されるものではなく、第２段目の複数のインバータ１２ａ〜１２ｄ及びイネーブルスイッチ１３ａ〜１３ｄは、２の４乗倍以上に対応した電流駆動能力を備える構成であっても良い。

複数の抵抗Ｒａ〜Ｒｄは互いに並列接続されており、その一方の端子がイネーブルスイッチ１３ａ〜１３ｄのＰＭＯＳトランジスタＭepa〜Ｍepd及びＮＭＯＳトランジスタＭena〜Ｍendの共通接続点Ｎａ〜Ｎｄにそれぞれ接続されており、その他方の端子が共通接続点Ｎinにおいて共通接続されている。

これらの複数の抵抗Ｒａ〜Ｒｄは、それぞれ基準抵抗値をＲとした「８×Ｒ」「４×Ｒ」「２×Ｒ」「１×Ｒ」の抵抗値、すなわち、２のｍ乗（ｍはｋ，ｋ−１，…，０）に設定されている。

複数の並列コンデンサＣａ〜Ｃｄは、この共通接続点Ｎinとグランドとの間に並列接続されており、それぞれのコンデンサＣａ〜Ｃｄの通電経路にはスイッチＳＷａ〜ＳＷｄが構成されている。このスイッチＳＷａ〜ＳＷｄは、ロジック回路８によりオン・オフ制御可能になっている。これにより、コンデンサＣａ〜Ｃｄの接続を切り替えることができ、ループフィルタ６のループ帯域を切り替えることができる。

複数の抵抗Ｒａ〜Ｒｄ及び複数のコンデンサＣａ〜Ｃｄの間の共通接続点Ｎinは、ＶＣＯ２の制御電圧の入力端子に接続され、ＶＣＯ２は、このループフィルタ６の出力電圧を制御電圧とした周波数の信号を出力信号とする。

図３は、第２段目のインバータ１２ａ〜１２ｄと抵抗Ｒａ〜Ｒｄとの接続関係を理解しやすく図示した等価回路を示している。この図３に示すように、第１段目のインバータ１１が所定の基準電流の「×８」の電流駆動能力を備えており、この後段に位置して第２段目のインバータ１２ａ〜１２ｄが並列接続されている。これらの第２段目のインバータ１２ａ〜１２ｄは、所定の基準電流の「×１」「×２」「×４」「×８」の比率、すなわち２のｎ乗（但し、ｎは０，…，ｋ−１，ｋ）の比率の電流値を出力する電流駆動能力を備えている。

すなわち位相比較器５は、パルス信号を出力する出力段５ａに出力電流可変機能を備えている。また、これらに対応するように、第２段目のインバータ１２ａ〜１２ｄが、それぞれ、基準抵抗値をＲとした抵抗値「×８」「×４」「×２」「×１」の比率の抵抗値、すなわち、２のｍ乗（但し、ｍはｋ，ｋ−１，…，０）の比率の抵抗Ｒａ〜Ｒｄに直列接続されている。

したがって、ロジック回路８が、イネーブル信号EN1〜EN4を各イネーブルスイッチ１３ａ〜１３ｄに入力させると、出力段５ａは第２段目のインバータ１２ａ〜１２ｄを選択して出力電流を切り替えることができ、このとき同時に複数の並列抵抗Ｒａ〜Ｒｄの通電経路も切り替えることができる。このとき、イネーブル信号EN1〜EN4が各イネーブルスイッチ１３ａ〜１３ｄにどのように入力されたとしても、（第２段目のインバータ１２ａ〜１２ｄの出力電流）×（抵抗Ｒａ〜Ｒｄの抵抗値）＝電圧を一定にできるようになり、この結果、原理的に低域側の電圧振幅を一定に制御できるようになる。

実質的には、インバータ１２ａ〜１２ｄの電流駆動能力が異なると、ＭＯＳトランジスタＭpa〜Ｍpd、Ｍna〜Ｍndの各トランジスタサイズも変化し、このトランジスタサイズに比例して各インバータ１２ａ〜１２ｄを構成するＭＯＳトランジスタＭpa〜Ｍpd、Ｍna〜Ｍndがオンした時の出力インピーダンス（所謂、オン抵抗）が互いに変化する。

このため、例えば、ＭＯＳトランジスタＭpa〜Ｍpd、Ｍna〜Ｍndの出力インピーダンスが、ループフィルタ６を構成する抵抗Ｒａ〜Ｒｄのｋ分の１（例えば１０分の１）であるときには、ループフィルタ６の入力端において電圧振幅が降下することになる。したがって、インバータ１２ａ〜１２ｄが出力する電流の抵抗Ｒａ〜Ｒｄに対する入力経路毎に、このインバータ１２ａ〜１２ｄを構成するＭＯＳトランジスタＭpa〜Ｍpd、Ｍna〜Ｍndの出力インピーダンスを考慮に入れて電圧振幅を一定に制御することが望ましい。また複数の並列抵抗Ｒａ〜Ｒｄの抵抗値がＭＯＳトランジスタＭpa〜Ｍpd、Ｍna〜Ｍndの出力インピーダンスに基づいて設定されていることが望ましい。

上記構成の作用、動作について図４及び図５を参照しながら説明する。図４は、その上側にループフィルタ６の入力前の信号電圧波形を示し、その下側にループフィルタ６の出力後のスペクトラム特性を合わせて示している。なお、実線がカットオフ周波数ｆｃを比較的狭帯域ｆｃ１とした場合の特性、破線がカットオフ周波数ｆｃを比較的広帯域ｆｃ２とした場合の特性、を示している。

この図４に示すように、ＰＬＬ回路１の位相比較器５は、出力信号の周波数誤差をパルス幅として検出するため、その出力が原理的に矩形波となる。ここでロジック回路８が、イネーブル信号EN1〜EN4に応じてインバータ１２ａ〜１２ｄの出力から抵抗Ｒａ〜Ｒｄへの通電経路を選択することで、ループフィルタ６を構成する抵抗Ｒａ〜Ｒｄを選択できる。ループフィルタ６が、その入力電圧をフィルタリングするため出力電圧は平滑化される。このとき、パルス信号のキャリアがリークし、そのパルス信号の周波数成分が残りスプリアスとなる。

しかしロジック回路８が、ループフィルタ６のカットオフ周波数ｆｃの高低をどのように設定したとしても、この図１に示す回路構成を用いると、インバータ１２ａ〜１２ｄの出力電流及び抵抗Ｒａ〜Ｒｄの組合せの単位駆動能力を均一化できるようになる。このため、狭帯域特性、広帯域特性の何れにおいてもループフィルタ６への入力電圧波形を同等にできる。図４の下段のスペクトラム特性に示すように、カットオフ周波数ｆcをｆc1からｆc2に高くして広帯域化したとしても、矩形波に基づくスプリアスをＹｄＢからＺｄＢ（但しＺｄＢ＞ＹｄＢ）に抑制でき、周波数特性の劣化を最小限に抑制できる。

（比較例のその１）
図５から図７は、比較例のその１の構成及びその対応する特性を示している。
図５に示すように、位相比較器５の出力段５ａａが、インバータ１１ａ、１１ｂを複数段縦続接続して構成されており、ループフィルタ６ａａが複数の並列抵抗Ｒａ〜Ｒｄ及び複数の並列コンデンサＣａ〜ＣｄをそれぞれスイッチＳＷaa〜ＳＷda、ＳＷa〜ＳＷdにより選択可能な構成を考える。

一般に、この種のループフィルタ６ａａは時定数を調整するため、抵抗Ｒａ〜Ｒｄ、コンデンサＣａ〜Ｃｄのそれぞれの値を変更可能にするスイッチＳＷａ〜ＳＷｄを付加して構成されることが多い。図５に示すような出力段５ａａ、ループフィルタ６ａａによる回路構成を採用すると、図６にループフィルタ６ａａの入力電圧Ｖin、出力電圧Ｖoutの波形を示すように、位相比較器５の出力段５ａａからパルス信号を出力することで、ループフィルタ６ａａがローパスフィルタ処理し高周波成分をカットする。このとき位相比較器５が、デューティ比の大きいパルス信号を出力すると、当該パルス信号が平滑化されることで低周波成分（ＤＣ成分）が大きくなり、逆に、デューティ比の小さいパルス信号を出力すると、当該パルス信号が平滑化されることで低周波成分（ＤＣ成分）がより小さくなる。

図７は、その上段に、ループフィルタ６ａａの時定数が、大、小、すなわち狭帯域、広帯域となるそれぞれの場合の入力電圧波形を示し、その下段に出力のスペクトラム特性を図４に対応して示している。

この図７に示すように、ループフィルタ６ａａの時定数を調整することでカットオフ周波数ｆｃを比較的狭いカットオフ周波数ｆｃ１にも比較的広いカットオフ周波数ｆｃ２にも調整できる。
しかし、ループフィルタ６ａａが、抵抗Ｒａ〜Ｒｄ、コンデンサＣａ〜Ｃｄの組合せにより高調波成分をカットしたとしても、特に広帯域のカットオフ周波数ｆｃ２を適用したときにスプリアス＋ＸｄＢが大きくなってしまうことが確認されている。すなわち、ループフィルタ６ａａの時定数が小さく、カットオフ周波数ｆｃ２が高くなると、スルーレートが高くなるため、パルス信号のキャリアリークのスプリアスが大きくなると同時にフィルタの抑圧度も低下する。この結果、スプリアスが悪化する傾向にある。図７のスプリアスＹ［ｄＢ］＜Ｘ［ｄＢ］参照。
これに比べて、本形態の図１に示すように構成すると、図４に示した狭帯域特性のスプリアス＋Ｙ［ｄＢ］＞広帯域特性のスプリアス＋Ｚ［ｄＢ］とすることができ、たとえカットオフ周波数ｆｃを広帯域化としたとしてもスプリアスの悪化を低減できる。

（比較例のその２）
図８は、比較例のその２の構成を示している。この図８に示す構成は、前述の比較例のその１の課題を解決するため、ループフィルタ６ａａのカットオフ周波数ｆcが高いときに、位相比較器５の出力段５ａａの電流駆動能力をイネーブル信号EN1〜EN4に応じて選択調整するためのループフィルタ６ａｂの構成を示している。

ロジック回路８は、イネーブル信号EN1〜EN4によりイネーブルスイッチ１３ａ〜１３ｄをオン・オフ制御することで、インバータ１２ａ〜１２ｄの出力を有効（Enable）にしたり、又は、位相比較器５の出力段５ａの出力をハイインピーダンス状態（Hi-Z）にするように切り替える。
この図８に示す比較例のその２では、ロジック回路８が、イネーブルスイッチ１３ａ〜１３ｄにより電流駆動能力「×１」「×２」「×４」「×８」のインバータ１２ａ〜１２ｄの何れか一つ以上を選択したときに、抵抗値「１×Ｒ」「２×Ｒ」「４×Ｒ」「８×Ｒ」の抵抗Ｒｄ〜Ｒａを、それぞれスイッチＳＷdb〜ＳＷabにより選択してＶＣＯ２の入力に制御電圧として出力可能に構成されている。

特にロジック回路８が、イネーブルスイッチ１３ａにより電流駆動能力「×１」のインバータ１２ａを有効として選択したときに、抵抗値「１×Ｒ」の抵抗ＲｄをスイッチＳＷdbにより選択してＶＣＯ２の入力に制御電圧として出力することを考える。また逆に、ロジック回路８が、イネーブルスイッチ１３ｄにより電流駆動能力「×８」のインバータ１２ｄを有効として選択したときに、抵抗値「８×Ｒ」の抵抗Ｒａを選択してＶＣＯ２の入力に制御電圧として出力することを考える。

この場合、ループフィルタ６ａｂの抵抗Ｒａを大きくコンデンサＣａの容量を大きく選択した場合の条件に合わせて位相比較器５の出力段５ａの電流駆動能力を基準設定した場合に対し、ループフィルタ６ａｂの抵抗Ｒｄを小さくコンデンサＣｄの容量を小さく選択した場合には過剰に電流駆動しスプリアスが悪化してしまう懸念を生じる。

また、この比較例のその２においては、位相比較器５の出力段５ａのイネーブルスイッチ１３ａ〜１３ｄと、ループフィルタ６ａｂの抵抗Ｒａ〜Ｒｄとを切替えるスイッチＳＷab〜ＳＷdbとが個別に設けられており、これらのスイッチ１３ａ〜１３ｄ、ＳＷab〜ＳＷdbが直列接続されている。このため、スイッチ１３ａ〜１３ｄ及びＳＷab〜ＳＷdbが少なくとも２つ以上直列接続されることになり、これらを加算したインピーダンスがチャージ動作に影響を及ぼすことが懸念され、この影響を抑えるにはスイッチ１３ａ〜１３ｄ、ＳＷab〜ＳＷdbのサイズを十分大きく確保することが望まれる。なお、これらのスイッチ１３ａ〜１３ｄ、ＳＷab〜ＳＷdbのサイズを大きくすることは素子面積の拡大につながり回路規模の拡大につながることになる。

これに対し、本実施形態によれば、以下に示すような作用効果を奏する。
＜本実施形態の概念的な構成、作用効果のまとめ＞
本実施形態によれば、位相比較器５が、パルス信号を出力する出力段５ａに出力電流可変機能を備え、ループフィルタ６がループ帯域の可変機能を備えており、位相比較器５の出力段５ａとループフィルタ６との間に介在する１つのトランジスタスイッチ（１３ａ〜１３ｄを構成するＭepa〜Ｍepd、Ｍena〜Ｍendのうち一つ）を用いて位相比較器５の出力段５ａの出力電流を切り替えると同時にループ帯域を切り替えるように構成されている。本実施形態の構成によれば、１つのトランジスタスイッチを用いてインバータ１２ａ〜１２ｄを切り替えることができるため、図８に示した複数のスイッチ１３ａ〜１３ｄ、ＳＷab〜ＳＷdbの機能を統合して必要な機能を達成できる。また、トランジスタスイッチのサイズを大きくすることなく、回路規模を極力抑制しながら、ループフィルタ６のループ帯域を可変にできる。

特に、ロジック回路８が、イネーブル信号EN1〜EN4を調整することで、ループフィルタ６の時定数、カットオフ周波数ｆｃを可変調整できると同時に、位相比較器５の出力段５ａの電流駆動能力も最適値に可変調整できる。このため、使用用途に合わせてこれらのパラメータを調整できるようになる。

またロジック回路８は、位相比較器５の出力段５ａの複数の出力電流を切り替えると同時に複数の並列抵抗Ｒａ〜Ｒｄの通電経路を切り替えるように構成され、出力段５ａの出力電流を切り替えて複数の並列抵抗Ｒａ〜Ｒｄに電流を出力するときにループフィルタ６の低域側の電圧振幅を一定に制御するように切り替えるようにしている。これにより、スプリアスを極力少なくできる。

また、複数の並列抵抗Ｒａ〜Ｒｄの抵抗値は、ＭＯＳトランジスタＭpa〜Ｍpd、Ｍna〜Ｍndがオンした時の出力インピーダンスに基づいて設定されていれば、スプリアスをさらに少なくできる。

また複数の並列抵抗Ｒａ〜Ｒｄは、それぞれ２のｍ乗（但し、ｍはｋ，…，１，０）の比率の抵抗値に設定されると共に、これらに対応して、出力段５ａの出力電流は、それぞれ２のｎ乗（但し、ｎは０，…，ｋ−１，ｋ）の比率の電流値に設定されているため、スプリアスを極力少なくできる。

（第２実施形態）
図９は、第２実施形態の追加説明図を示している。図９は、位相比較器２０５の出力段２０５ａと、ループフィルタ２０６との構成を示している。第１実施形態では、抵抗Ｒａ〜Ｒｄの抵抗値、及びインバータ１２ａ〜１２ｄの出力電流をいわゆるバイナリーウェイトにより重み付けして設定した例を示したが、本実施形態に示すように、回路構成としては必ずしも重み付けしなくても良く、均等割りしても良い。

この図９に示すように、複数の並列抵抗Ｒａ〜Ｒｄは、互いに同一の比率「×４」の抵抗値に設定されると共に、出力段５ａの出力電流は、互いに同一の比率「×４」の電流値に設定されている。その他の構成は、前述実施形態と同様であるため説明を省略する。本実施形態においても、（出力段５ａのインバータ１２ａ〜１２ｄの出力電流）×（抵抗Ｒａ〜Ｒｄの抵抗値）＝電圧を一定にできるようになる。この結果、前述実施形態と同様の作用効果を奏する。

（第３実施形態）
図１０は、第２実施形態の追加説明図を示している。本実施形態では実用例を説明する。ＰＬＬ回路１のハードウェア上の構成は、第１実施形態で説明した図１及び図２の構成を用いて説明する。

ＰＬＬ回路１は、ＶＣＯ２の出力周波数を安定して保持するときに当該出力信号を用いて高精度に周波数をフィードバック制御するため、ループフィルタ６のループ帯域を保持し続けることが重要である。しかし、このループフィルタ６のループ帯域が、例えば狭帯域の所定周波数ｆｃ１に設定されていると、ロック周波数を例えば第１周波数ｆ１から第２周波数ｆ２にステップ状に変化させるときに、ＰＬＬ回路１の位相ロック速度が必要以上に遅くなる虞がある。

このためＰＬＬ回路１が、そのロック周波数を第１周波数ｆ１から第２周波数ｆ２にステップ状に変化させるときには、ＰＬＬ回路１の位相ロック速度を向上するため、図１０に示すように、ループフィルタ６のループ帯域を広帯域にすることが望ましい。

すなわち、図１０のタイミングＴ１からＴ２に示すように、ＰＬＬ回路１の出力信号の周波数を第１周波数ｆ１から第２周波数ｆ２にステップ状に変化させるときには、ロジック回路８が、イネーブル信号EN1〜EN4を変更したりコンデンサＣａ〜ＣｄのスイッチＳＷａ〜ＳＷｄを切替制御することで、ループフィルタ６のループ帯域を所定周波数ｆｃ１よりも広帯域の周波数ｆｃ２にすることで、位相ロック速度を加速できるようになる。

特に、この位相ロック期間において、法規制上などのリミット要請（図１０のlimit参照）からスプリアス放射を抑制しなければならない場合、第１及び第２実施形態にて説明した構成を採用することでスプリアス放射を特に有効に抑制できるようになる。すなわち、インバータ１２ａ〜１２ｄの電流駆動能力を調整することで抵抗Ｒａ〜Ｒｄの通電経路も同時に選択できるようになり、スプリアスの放射を大幅に抑制できる。

また、ＰＬＬ回路１の出力信号の周波数が一定の周波数ｆ２に時間Ｔ３にて収束したときには、その後の余裕時間Ｔ３〜Ｔ２の最中にループフィルタ６のループ帯域を狭帯域の所定周波数ｆｃ１に戻すようにすると良い。この余裕時間Ｔ３〜Ｔ２は、フィルタ定数変更により、ＰＬＬ回路１のロックが再度揺らぐ影響を考慮した時間になっている。すると、周波数ｆ２に戻した後においても、ＰＬＬ回路１の位相ロックの制御処理を継続的に精度良く実施できるようになる。

以上説明したように、本実施形態によれば、ロジック回路８は、ＶＣＯ２の出力信号の周波数を安定して保持するときにはループ帯域を所定周波数ｆc1に保持するように切替え、ＶＣＯの出力信号の周波数をステップ状に切り替えるときにループ帯域を所定周波数ｆc1より拡大するように切り替えるようにしている。このため、ＰＬＬ回路１の出力信号の周波数を第１周波数ｆ１から第２周波数ｆ２にステップ状に変化させるときにも位相ロック速度を加速できるようになる。しかも、周波数を安定して保持するときには、ＰＬＬ回路１の位相ロック処理を精度良く実施できる。

（第４実施形態）
図１１及び図１２は、第３実施形態の説明図を示している。本実施形態では、ミリ波レーダシステム３１に適用した形態を示す。図１１は、ミリ波レーダシステム３１の構成を概略的に示している。

このミリ波レーダシステム３１は、１チップ型の送受信機搭載ＩＣ３２、送信アンテナ３３、受信アンテナ３４、制御器３５、及び、基準発振回路３６を備える。送受信機搭載ＩＣ３２と制御器３５とは１チップ化して構成しても良いし別体で構成しても良い。送受信機搭載ＩＣ３２には、制御器３５と、水晶発振器による基準発振回路３６と、が接続されている。基準発振回路３６は、ある基準周波数のリファレンスクロックを生成し、送受信機搭載ＩＣ３２の内部の変復調信号生成部３７にこのリファレンスクロックを出力する。

送受信機搭載ＩＣ３２は、変復調信号生成部３７、送信部３８、受信部３９、及び、回路制御レジスタ４０を備える。制御器３５は、回路制御レジスタ４０に最初周波数ｆstaなどの周波数指令、及び、中間周波数増幅器４９の増幅度などのパラメータを書き込むことにより、送受信機搭載ＩＣ３２内への指令処理及び回路制御処理を行う。送受信機搭載ＩＣ３２は、半導体集積回路装置により構成されている。

変復調信号生成部３７は、制御指令出力部としてのランプ波生成器４１、及び、ＰＬＬ回路３０１を備える。ランプ波生成器４１は、回路制御レジスタ４０に入力される周波数指令に応じて、例えば時間的に周波数を漸増／漸減するための指令信号（最初周波数ｆsta→最終周波数ｆsto）を生成しＰＬＬ回路３０１に出力する。

変復調信号生成部３７は、基準発振回路３６のリファレンスクロックを入力すると、ＦＣＭ（Fast-Chirp Modulation）変調方式により漸増／漸減して生成し、高精度のローカル信号として出力する。このローカル信号は、その周波数がＦmod／Ｎ（Ｎは、後述のＮ逓倍器４３、４７等による逓倍数）に調整され、送信部３８、及び、受信部３９に出力される。ここでは、変復調信号生成部３７は、所定の変調方式により漸増／漸減して周波数Ｆmod／Ｎのローカル信号を生成する形態を示すが、周波数Ｆmodのローカル信号を生成しても良いし、この信号形態は限られない。

送信部３８は、ローカル信号をＮ逓倍するＮ逓倍器４３、このＮ逓倍器４３が出力する信号を移相する移相器４４、及び、移相器４４の出力を増幅する増幅器４５、を備え、増幅器４５の増幅信号を出力する。Ｎ逓倍器４３は、変復調信号生成部３７の出力をＮ逓倍するため、Ｎ逓倍器４３の出力信号の周波数は変調周波数Ｆmodになり、この信号が移相器４４により移相され増幅器４５により増幅される。したがって、送信部３８の送信信号の周波数は変調周波数Ｆmodとなる。

この送信部３８の送信信号は、送信アンテナ３３を通じて外部にレーダ送信波として出力される。移相器４４は、Ｎ逓倍器４３から出力される信号の位相を変化させるために設けられる。図１１には模式的に示しているが、送信アンテナ３３は、例えばパッチアンテナによる平面型アンテナなどの複数のアンテナ素子により構成される。また移相器４４は、例えば送信アンテナ３３を構成する複数のアンテナ素子の各々に１つずつ接続されており、それぞれのアンテナ素子に対応して位相を変化させる。これによりビームフォーミング技術により送信方向を調整できる。

図１１に示すように、送信アンテナ３３が出力するレーダ送信波は対象物Ｔに反射し反射信号を生じる。この反射信号は受信アンテナ３４に入力される。受信アンテナ３４もまた例えばパッチアンテナによる平面型アンテナなどにより構成されレーダ波を受信する。これらの送信アンテナ３３及び受信アンテナ３４のアンテナ素子は、図示していないが互いに隣接するアンテナ素子との間隔が等距離となるように平行に配置されている。

他方、受信部３９は、低雑音増幅器４６、Ｎ逓倍器４７、混合器４８、中間周波数増幅器４９、及び、Ａ／Ｄ変換器５０を備える。受信部３９は、受信アンテナ３４を通じて信号を受信する。低雑音増幅器４６は、所定の増幅度により受信信号を増幅し、この増幅信号を混合器４８に出力する。Ｎ逓倍器４７は、変復調信号生成部３７により出力される信号をＮ逓倍し混合器４８に出力する。

混合器４８は周波数変換部として構成され、低雑音増幅器４６の出力信号とＮ逓倍器４７が出力する変調信号とを混合し、この混合され周波数変換された信号を中間周波数増幅器４９に出力する。中間周波数増幅器４９は、例えば可変増幅器により構成され、回路制御レジスタ４０に設定された増幅度により増幅し、この増幅された信号をＡ／Ｄ変換器５０に出力する。Ａ／Ｄ変換器５０は、この増幅されたアナログ信号をデジタル変換し制御器３５に出力する。制御器３５は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ等を有するマイクロコンピュータ（何れも図示せず）により構成され、受信部３９にて変換されたデジタルデータを取得する。

このミリ波レーダシステム３１は、このような構成を採用することで例えば車両前方にレーダ波を送信可能に搭載され、ミリ波（例えば８０ＧＨｚ帯：７６．５ＧＨｚ）帯のレーダ波を送受信し、制御器３５が受信部３９から取得したデジタルデータに基づく信号処理を実行することで対象物Ｔに関する情報を算出する。この対象物Ｔは、例えば先行車両等の他車両や路上の路側物等である。この対象物Ｔに関する情報としては、例えば、距離や相対速度、方位等による情報である。

このようなミリ波レーダシステム３１において、ＰＬＬ回路３０１は、図２に示すＰＬＬ回路１と同様の構成を備えており、ロジック回路３０８は、ロジック回路８と同様の機能を備え、回路制御レジスタ４０の制御レジスタの内容を入力して制御するように構成されている。

このＰＬＬ回路３０１は、ランプ波生成器４１から指令信号を入力し、図１２のタイミング〜Ｔ１１に示すように、この指令信号に応じて漸減する周波数の出力信号を出力する。このときＰＬＬ回路３０１は、そのＶＣＯ２の出力信号の周波数を最初周波数ｆstaから漸減し最終周波数ｆstoまで変化させる。そして、その後、ＰＬＬ回路３０１は、図１２のタイミングＴ１１〜Ｔ１２に示すように、ランプ波生成器４１から入力される指令信号に応じてステップ的に最初周波数ｆstaに戻して信号を出力する。

この場合、ロジック回路３０８は、図１２に示すように、ＶＣＯ２の出力信号の周波数を漸減するときにはループフィルタ６のループ帯域を所定周波数ｆｃ１に保持するように切替え、ＶＣＯ２の出力信号の周波数を最終周波数ｆstoから最初周波数ｆstaに戻すときにループ帯域を所定周波数ｆｃ１より拡大した周波数ｆｃ２にするように切り替えることが望ましい。すると、前述実施形態と同様に、最終周波数ｆstoから最初周波数ｆstaに戻すときに位相ロック速度を加速できるようになる。

特に、この位相ロック期間において、法規制上などのリミット要請（図１２のlimit参照）からスプリアス放射を抑制しなければならない場合、第１及び第２実施形態にて説明した構成を採用することでスプリアス放射を特に有効に抑制できるようになる。すなわち、インバータ１２ａ〜１２ｄの電流駆動能力を調整することで抵抗Ｒａ〜Ｒｄの通電経路も同時に選択できるようになり、スプリアスの放射を大幅に抑制できる。

また、ＰＬＬ回路３０１の出力周波数が最初周波数ｆstaに時間Ｔ１３にて収束したときには、その後の余裕時間Ｔ１３〜Ｔ１２の最中にループフィルタ６のループ帯域を狭帯域の所定周波数ｆｃ１に戻すようにすると良い。この余裕時間Ｔ１３〜Ｔ１２は、フィルタ定数変更により、ＰＬＬ回路３０１のロックが再度揺らぐ影響を考慮した時間になっている。すると、最初周波数ｆstaに戻した後においても、ＰＬＬ回路３０１の位相ロックの制御処理を精度良く実施できる。その他の作用効果は、第１〜第３実施形態と同様であるため説明を省略する。

（他の実施形態）
本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。

ＰＬＬ回路３０１は、ＦＣＭ変調方式により漸減する信号を出力する場合について例示したが、採用する変調方式に応じて、漸増する信号を出力する場合でも同様であり、例えば時間的に漸増／漸減する信号を出力する方式であれば変調方式は限られない。

前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。

本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

図面中、１，３０１はＰＬＬ回路、２はＶＣＯ、５は位相比較器、５ａは出力段、６はループフィルタ、８、３０８はロジック回路（切替部）、１２ａ〜１２ｄはインバータ、Ｒａ〜Ｒｄは抵抗（並列抵抗）、Ｍpa〜Ｍpd、Ｍna〜Ｍndは出力段５ａのＭＯＳトランジスタ、ｆstaは最初周波数、ｆstoは最終周波数、を示す。

Claims

制御電圧に応じた周波数の信号を出力信号とするＶＣＯ（Voltage Controlled Oscillator）（２）と、
基準信号生成器による基準信号と前記ＶＣＯの出力信号との位相を比較し前記ＶＣＯの出力信号の周波数誤差をパルス信号として出力段（５ａ）から出力する位相比較器（５）と、
前記パルス信号の高域をカットし前記制御電圧として前記ＶＣＯに入力させるループフィルタ（６）と、を備え、
前記位相比較器の出力段が出力電流可変機能を備えると共に、前記ループフィルタがループ帯域の可変機能を備え、
前記出力段と前記ループフィルタとの間に介在する１つのトランジスタスイッチ（Ｍepa〜Ｍepd、Ｍena〜Ｍend）を用いて前記出力段の出力電流を切り替えると同時に前記ループ帯域を切り替える切替部（８）を備えるＰＬＬ回路。
前記ループフィルタは、複数の並列抵抗（Ｒａ〜Ｒｄ）及び並列コンデンサ（Ｃａ〜Ｃｄ）によるローパスフィルタにより構成されると共に、前記複数の並列抵抗及び前記並列コンデンサの間の共通接続点（Ｎin）を前記ＶＣＯの制御電圧の入力に接続して構成され、
前記切替部は、前記出力段の複数の出力電流を切り替えると同時に前記複数の並列抵抗の通電経路を切り替えるように構成され、前記出力段の出力電流を切り替えて前記複数の並列抵抗に電流を出力するときに前記ループフィルタの低域側の電圧振幅を一定に制御するように切り替える請求項１記載のＰＬＬ回路。
前記位相比較器の出力段は、ＭＯＳトランジスタ（Ｍpa〜Ｍpd、Ｍna〜Ｍnd）を用いたインバータ（１２ａ〜１２ｄ）を用いて構成され、
前記複数の並列抵抗の抵抗値は、前記ＭＯＳトランジスタがオンした時の出力インピーダンスに基づいて設定されている請求項２記載のＰＬＬ回路。
前記複数の並列抵抗は、それぞれ２のｍ乗（但し、ｍはｋ、…，２，１，０：ｋは所定の自然数）の比率の抵抗値に設定されると共に、これらに対応して、前記出力段の出力電流は、それぞれ２のｎ乗（但し、ｎは０，…，ｋ−１，ｋ）の比率の電流値に設定されている請求項２または３記載のＰＬＬ回路。
前記複数の並列抵抗は、互いに同一の比率の抵抗値に設定されると共に、前記出力段の出力電流は、互いに同一の比率の電流値に設定されている請求項２または３記載のＰＬＬ回路。
前記切替部は、前記ＶＣＯの出力信号の周波数を安定して保持するときには前記ループ帯域を所定周波数（ｆc1）に保持するように切替え、前記ＶＣＯの出力信号の周波数をステップ状に切り替えるときに前記ループ帯域を前記所定周波数より拡大するように切り替える請求項１または２記載のＰＬＬ回路。
前記ＶＣＯが、その出力信号の周波数を最初周波数（ｆsta）から漸増又は漸減し最終周波数（ｆsto）まで変化させると共にさらに前記最初周波数に戻して信号を出力するＦＣＭ変調方式による周波数の信号を出力するときに、
前記切替部は、前記ＶＣＯの出力信号の周波数を漸増又は漸減するときには前記ループ帯域を所定周波数（ｆc1）に保持するように切替え、前記ＶＣＯの出力信号の周波数を前記最終周波数から前記最初周波数に戻すときに前記ループ帯域を前記所定周波数より拡大するように切り替える請求項１または２記載のＰＬＬ回路。