KR101246962B1 - 3분주 직교 주파수 분주기 - Google Patents

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Abstract

로컬 발진기는 VCO의 출력에 커플링되는 프로그램가능한 주파수 분주기를 포함한다. 주파수 분주기는 3분주로 주파수 분주되도록 설정될 수 있다. 분주하는 제수와 관계없이, 주파수 분주기는 상호 90도 위상차를 갖는 직교 신호 (I, Q)를 출력한다. 3분주하기 위해, 주파수 분주기는 3분주 주파수 분주기를 포함한다. 3분주 주파수 분주기는 3분주 회로, 지연 회로, 및 피드백 회로를 포함한다. 3분주 회로는 VCO로부터의 신호를 주파수 분주하고 그로부터 상호 120도 위상차를 갖는 3개의 신호 C, A' 및 B를 발생시킨다. 지연 회로는 신호 A'를 지연시켜 신호 A'의 지연된 버전인 A를 발생시킨다. 피드백 회로는 지연 회로를 제어하여 지연된 버전 A (I) 가 신호 C (Q) 에 대해 90도 위상일탈(out of phase)되도록 한다.

Description

3분주 직교 주파수 분주기{DIVIDE-BY-THREE QUADRATURE FREQUENCY DIVIDER}
본 명세서에 개시된 실시형태는 주파수 분주기에 관한 것이다.
도 1 (종래 기술) 은 로컬 발진기 (1) 의 한 예시에 대한 도식이다. 이를테면, 셀룰라폰에 있는 무선 (radio) 수신기 및 무선 송신기는 종종 다수의 그러한 로컬 발진기를 포함한다. 이러한 타입의 로컬 발진기는 일반적으로 레퍼런스 클럭 소스 (reference clock source) (2), 위상-고정 루프 (3), 및 주파수 분주기 (4) 를 포함한다. 도시된 예시에서, 위상 검출기 (5) 는 레퍼런스 클럭 소스 (2) 로부터 레퍼런스 클럭 신호 REF를 수신하고 또한 주파수 분주기 (6) 로부터 피드백 신호를 수신한다. 위상 검출기 (5) 는 전하 펌프 (7) 로 공급되는 위상 오차 신호를 출력한다. 전하 펌프 (7) 의 출력은 루프 필터 (8) 에 의해 필터링되어 전압 레벨 신호를 생성한다. 전압 레벨 신호는 전압 제어 발진기 (VCO) (9) 의 제어 입력 리드 (lead) 에 공급된다. VCO (9) 의 제어 입력 리드 상의 전압은 VCO (9) 에 의해 출력되는 신호 VCO_OUT 의 주파수를 결정한다. 주파수 분주기 (6) 는 VCO_OUT 을 주파수 분주하고 얻어지는 주파수 분주된 신호를 위상 검출기 (5) 에 피드백 신호로서 공급한다. 위상-고정 루프가 고정될 때, 피드백 신호와 REF 신호가 동위상이 되고, VCO_OUT의 주파수는 제수(divisor number)에 의해 결정되고 그 제수에 의하여 주파수 분주기 (6) 가 분주한다. VCO_OUT의 주파수는 제수와 레퍼런스 클럭 REF의 주파수의 곱이다. VCO_OUT 신호는 보통 로컬 발진기 출력 신호 (LO) 로서의 출력이 아니라, VCO_OUT 신호는 제 2 주파수 분주기 (4) 에 의해 더 낮은 주파수로 주파수 분주된다. 주파수 분주기 (4) 는, 예를 들어, 2, 4 또는 8 과 같은 상대적으로 작은 정수에 의해 주파수 분주되도록 설정될 수도 있다.
셀룰라폰 내부의 통합 송수신기 집적회로의 경우에, 동일한 집적회로 디자인이 다수의 상이한 주파수 대역들 중 임의의 하나에서 통신하는데 사용될 수 있도록 송수신기 집적회로를 제조하는 것이 종종 바람직하다. 도 2 (종래 기술)는 단일 수신기 (셀룰라폰의 송수신기 집적회로 내부의) 가 통신하는데 요구될 수도 있는 다양한 주파수 밴드의 예들을 제시한다. 도 2의 최우측 2열은 생성되어야 하는 필요한 로컬 발진기 (LO) 신호출력 주파수를 나타낸다. "LO 분주기"로 지정된 열은 주파수 분주기 (4) 가 분주하는 수를 나타낸다. "VCO 출력 최소" 및 "VCO 출력 최대" 라고 지정된 2 개의 열은, LO 분주기 열에 있는 특정 제수가 주어지면, 대응하는 VCO 출력 주파수들이 희망하는 LO 최소 및 LO 최대 주파수를 발생시킬 필요가 있다는 것을 제시한다. 희망하는 주파수의 요구되는 로컬 발진기 출력 신호를 발생시키기 위하여, VCO 출력 주파수가 2950 MHz 로부터 5380 MHz 까지의 범위가 될 수 있어야 한다는 점에 주목해야 한다. 이는 상대적으로 광역의 VCO 튜닝 범위이다. 광역의 튜닝 범위를 갖는 VCO를 실현하는 것은 어려울 수도 있고, 또는 다른 이유로 인하여 그러한 광역의 VCO 튜닝 범위를 제공해야하는 것이 바람직하지 않을 수도 있다.
만일 주파수 분주기 (4) 가 3분주 하도록 설정될 수 있다면, VCO 튜닝 범위를 감소시키는 것이 가능할 수도 있다. 3분주로 주파수 분주하는 주파수 분주기가 공지되어 있다 하더라도, 희망하는 로컬 발진기 출력 신호가 종종 실제로 단지 하나의 신호 (LO) 가 아니라, 한 쌍의 신호들로서, 이 신호들 중 하나의 위상은 다른 하나의 위상에 대하여 90도의 위상일탈 (out of phase) 이 되기 때문에, 그러한 주파수 분주기는 일반적으로 이용가능하지 않다. 그러한 LO 신호들은 직교 신호들로 지칭되고, 또는 그러한 로컬 발진기 신호는 "직교 상태에 있다" 고 한다. I 및 Q 라는 문자는 종종 그러한 직교 신호를 지정하는데 사용된다. 직교 신호는, 예를 들어, 위상 편이 방식 (phase shift keying) 변조 및/또는 영상 소거를 수행하기 위해 다른 수신기 회로에 의해 요구될 수도 있다.
도 3 (종래 기술) 은 종래 기술에 의한 3분주 주파수 분주기 (10) 의 예시로서, H. Oguey 와 C. Vittoz 에 의해 1973년 8월 23일에 "Electronics Letters" 의 17호 9권에 "저전력 소비 및 고주파 (Low Power Consumption And High Frequency"라는 제목으로 출간된 문헌에서 1973년에 발표된 것이다. 도 4 (종래 기술) 는 이 회로의 동작을 도시하는 파형도이다. 주파수 3F의 입력 클럭 신호 CLK가 입력 리드 (11) 에 공급될 때, 이 회로는 주파수 F의 3 개의 신호들 A, B 및 C 를 노드 (node) 12, 13 및 14에서 각각 발생시킨다. 신호 A, B 및 C 중 어느 2 개라도 서로에 대하여 90도 위상일탈이 되지 않으므로, 직교 로컬 발진기 출력 신호가생성되도록 하려면 그러한 주파수 분주기는 도 1의 로컬 발진기 (1) 내의 주파수 분주기 (4) 로 사용되지 않는다.
요약
로컬 발진기는 전압-제어 발진기 (VCO) 의 출력과 커플링되는 프로그램가능한 주파수 분주기를 포함한다. 프로그램가능한 주파수 분주기는 3분주로 설정될 수 있다. 프로그램가능한 주파수 분주기가 분주하는 수와 무관하게, 프로그램가능한 주파수 분주기는 50 퍼센트의 듀티 사이클(duty cycle) 직교 신호(I, Q)를 출력하고, 이 직교 신호(I, Q)는 상호 90도 위상차가 난다. 3분주를 위해, 주파수 분주기는 3분주 주파수 분주기를 포함한다. 3분주 주파수 분주기는 3분주 회로, 지연 회로, 및 피드백 회로를 포함한다. 3분주 회로는 VCO로부터 수신된 입력 신호를 주파수 분주하고 그로부터 상호 120도 위상차인 3 개의 신호 C, A', 및 B를 발생시킨다. 지연 회로는 제 2 신호 A'를 지연시켜 제 2 신호의 지연된 버전 A를 발생시킨다. 피드백 회로는 지연된 버전 A가 제 1 신호 C에 대해 90도 위상일탈되도록 지연 회로를 제어한다. 지연된 버전 A는 직교 신호 I로서 이용가능하고 제 1 신호 C는 직교 신호 Q로서 이용가능하다. 피드백 루프는 온도 변화, 전원 전압 변화 및/또는 반도체 제조 처리 (semiconductor fabrication processing) 상의 변이에 기인한 회로 동작상 변화 및/또는 변이를 자동으로 보정한다.
프로그램가능한 주파수 분주기는 셀룰라폰 내의 RF 송수신기 집적회로에 구현될 수도 있다. 디지털 베이스밴드 집적회로에서 명령 (instruction) 을 실행하는 프로세서는 계수를 설정할 수 있고 그 계수에 의해 프로그램 가능 주파수 분주기는 디지털 베이스밴드 집적회로로부터 RF 송수신기 집적회로로 연결되는 버스를 통해 적절한 제어 정보를 통신함으로써 분주한다.
일 특정 예시에서, 피드백 회로는 디지털 로직부와 평균 및 비교 회로부를 포함한다. 디지털 로직부는 신호 A 및 C를 수신하고 신호 A의 제 1 에지(edge)와 신호 C의 에지 간 시간 T1의 양을 표시하는 디지털 신호를 발생시킨다. 디지털 로직부는 또한 신호 C의 에지와 신호 A의 제 2 에지 간 시간 T2의 양을 표시하는 디지털 신호를 발생시킨다. 시간 T1의 양을 표시하는 디지털 신호는 시간 T1의 양을 표시하는 전압 레벨 신호로 변환된다. 시간 T2의 양을 표시하는 디지털 신호는 시간 T2의 양을 표시하는 전압 레벨 신호로 변환된다. 두 전압 레벨 신호는 연산 증폭기의 입력으로 공급되어 연산 증폭기가 제어 신호를 발생시키도록 한다. 제어 신호는 바이어스 전압 제어 신호로 변환되고 이 바이어스 전압 제어 신호는 지연 회로로 공급된다. 이러한 피드백 루프를 통해, 피드백 회로가 지연 회로의 지연을 제어하도록 동작하여 신호 C와 신호 A 간 위상차는 90도가 되도록 한다.
전술한 것은 요약이고 따라서 필요에 의해 세부 내용의 단순화, 일반화 및 생략을 포함하고; 결과적으로 당업자는 본 요약이 단순히 예시적이고 어떤 식으로든 제한하려는 취지가 아님을 이해할 것이다. 청구 범위에 의해서만 정의되는, 본 명세서에서 기술된 장치 및/또는 방법의 다른 양태, 발명적 특징 및 이점은, 본 명세서에서 제시되는 제한되지 않은 상세한 설명에서 분명해질 것이다.
도 1 (종래 기술) 은 셀룰라 폰에서 사용 가능한 로컬 발진기의 일례의 도식이다.
도 2 (종래 기술) 는 도 1의 로컬 발진기의 VCO가 얼마나 바람직하지 않은 광역의 VCO 튜닝 범위를 갖는지를 예시하는 차트이다.
도 3 (종래 기술) 은 종래 기술의 3분주 주파수 분주기 회로의 도식이다.
도 4 (종래 기술) 는 도 3의 종래 기술의 3분주 주파수 분주기 회로의 동작을 예시하는 파형도이다.
도 5는 하나의 신규한 양태에 따른 이동 통신 장치 (100) 의 하이레벨 블럭도이다.
도 6은 도 5의 RF 송수신 집적 회로 (103) 의 더 상세한 블럭도이다.
도 7은 도 6의 로컬 발진기 (111) 의 더 상세한 도식이다.
도 8은 도 7의 로컬 발진기 (111) 의 프로그램가능한 주파수 분주기 (202) 의 더 상세한 도식이다.
도 9는 도 7의 로컬 발진기 (111) 의 VCO가 도 1의 종래 기술의 회로의 VCO 보다 얼마나 더 협소한 VCO 튜닝 범위를 갖는지를 예시하는 차트이다.
도 10은 도 8의 신규한 3분주 주파수 분주기 (300) 의 회로도이다.
도 11은 도 10의 신규한 3분주 주파수 분주기 (300) 의 동작을 예시하는 파형도이다.
도 11A는 신호 A&Cb 와 A&C 가 대응하는 전압 레벨 신호 A&Cb(AVE) 와 A&C(AVE) 로 변환되는 방식을 예시하는 파형도이다.
도 12는 도 10의 3분주 주파수 분주기 (300) 의 피드백 회로 (402) 와 지연 회로 (401) 의 다른 실시형태의 회로도이다.
도 13은 하나의 신규한 양태에 따른 방법 (500) 의 플로우차트이다.
도 5는 신규한 일 양태에 따른 일 특정 형태의 이동 통신 장치 (100) 의 매우 단순화된 하이레벨 블럭도이다. 이 특정 예시에서, 이동 통신 장치 (100) 는 코드 분할 다중 접속 (CDMA) 셀룰라폰 통신 프로토콜 또는 GSM (Global System for Mobile Communications) 셀룰라폰 통신 프로토콜에 따라 동작가능한 3G 셀룰라폰이다. 셀룰라폰은 (도시되지 않은 몇가지 다른 부품들 중에서) 안테나 (102) 와 2 개의 집적회로 (103, 104) 를 포함한다. 집적회로 (104) 는 "디지털 베이스밴드 집적회로" 또는 "베이스밴드 프로세서 집적회로"로 지칭된다. 디지털 베이스밴드 집적회로 (104) 는 도시되지 않은 다른 부품들 중에서 프로세서-판독가능 매체 (106) 에 저장된 명령들을 실행하는 디지털 프로세서 (105) 를 포함한다. 프로세서 (105) 는 정보가 버스 (107), 버스 인터페이스 (108A) 및 버스 컨덕터 (109) 를 통해 그리고 집적회로 (103) 의 버스 인터페이스 (108B) 로 통신되도록 할 수 있다. 집적회로 (103) 는 RF 송수신기 집적회로이다. RF 송수신기 집적회로 (103) 는 수신기뿐 아니라 송신기도 포함하므로 "송수신기"로 지칭된다.
도 6은 도 5의 RF 송수신기 집적회로 (103) 의 더 상세한 블럭도이다. 수신기는 로컬 발진기 (111) 뿐만 아니라 이른바 "수신 체인" (110) 을 포함한다. 셀룰라폰이 수신할 때, 고주파 RF 신호 (112) 가 안테나 (102) 상에서 수신된다. 신호 (112) 로부터의 정보는 듀플렉서 (113) 를 통과하여 수신 체인 (110) 으로 보내진다. 신호 (112) 는 저잡음 증폭기 (LNA) (115) 에 의해 증폭되고 믹서 (116) 에 의해 주파수 다운 컨버팅된다. 얻어지는 다운 컨버팅된 신호는 베이스밴드 필터 (117) 에 의해 필터링되고 디지털 베이스밴드 집적회로 (104) 로 보내진다. 디지털 베이스밴드 집적회로 (104) 내 아날로그-디지털 변환기 (118) 는 이 신호를 디지털 형태로 변환하고 얻어지는 디지털 정보는 디지털 베이스밴드 집적회로 (104) 내 디지털 회로에 의해 처리된다. 디지털 베이스밴드 집적회로 (104) 는 로컬 발진기 (111) 에 의해 컨덕터 (127, 128) 상의 믹서 (116) 로 공급되는 직교 로컬 발진기 신호 I 및 Q 의 주파수를 제어함으로써 수신기를 튜닝한다.
셀룰라폰이 송신하면, 송신되는 정보는 디지털 베이스밴드 집적회로 (104) 내 디지털-아날로그 변환기 (119) 에 의해 아날로그 형태로 변환되어 "송신 체인" (120) 으로 공급된다. 베이스밴드 필터 (121) 는 디지털-아날로그 변환 과정에 기인한 잡음을 걸러낸다. 다음 로컬 발진기 (123) 의 제어 하에 있는 믹서 블럭 (122) 은 이 신호를 고주파 신호로 업컨버팅한다. 드라이버 증폭기 (124) 및 외부 전력 증폭기 (125) 는 드라이브 안테나 (102) 에 대해 고주파 신호를 증폭하여 고주파 RF 신호 (126) 가 안테나 (102) 로부터 송신되도록 한다. 디지털 베이스밴드 집적회로 (104) 는 로컬 발진기 (123) 에 의해 믹서 (122) 로 공급되는 로컬 발진기 직교 신호 I 및 Q 의 주파수를 제어함으로써 송신기를 튜닝한다. 화살표 (130) 는 정보를 표시하고 이 정보는 디지털 베이스밴드 집적회로 (104) 로부터 버스 인터페이스 (108A) 를 통해, 버스 컨덕터 (109) 를 지나, 버스 인터페이스 (108B) 를 통해, 그리고 컨덕터 (131, 132) 를 통해 로컬 발진기 (111) 로 통신되어 제수를 설정하고 그 제수에 의해, 로컬 발진기 (111) 내 주파수 분주기가 분주하는데, 이에 대해서는 아래에서 보다 상세히 설명된다.
도 7은 로컬 발진기 (111) 의 더욱 상세한 도식이다. 로컬 발진기 (111) 는 레퍼런스 클럭 소스 (200) (컨덕터에 의해 여기서 식별되는), 주파수 합성기 (201) 및 신규한 프로그램가능한 주파수 분주기 (202) 를 포함한다. 주파수 합성기 (201) 는, 도시된 예시에서, 아날로그 위상-고정 루프 (PLL) 이고, PLL은 위상 검출기 (203), 전하 펌프 (204), 루프 필터 (205), 전압 제어 발진기 (VCO) (206) 및 주파수 분주기 (207) 를 포함한다. 수신 체인 (110) 의 수신기는 로컬 발진기 출력 직교 신호 I 및 Q의 주파수를 컨덕터 (127 및 128) 상에 각각 설정함으로써 튜닝된다. 직교 신호 I 및 Q의 주파수는 주파수 분주기 (207) 가 분주하는 제수와 프로그램가능한 주파수 분주기 (202) 가 분주하는 제수에 의해 결정된다. 레퍼런스 클럭 (REF) 의 주파수는 고정된다. 주파수 분주기 (207) 가 분주하는 제수는 제어 컨덕터 (131) 로 공급되는 값에 의해 설정된다. 주파수 분주기 (202) 가 분주하는 제수는 제어 컨덕터 (132) 로 공급되는 값에 의해 설정된다. 이 예시에서, 도 5의 디지털 베이스밴드 집적회로 (104) 는 이러한 제수값들을 버스 (109) 를 통해 제어한다.
도 8은 도 7의 신규한 프로그램가능한 주파수 분주기 (202) 의 더 상세한 도식이다. 프로그램가능한 주파수 분주기 (202) 는 신규한 3분주 주파수 분주기 (300), 리플 (ripple) 분주기 (301), 및 멀티플렉싱 회로 (302) 를 포함한다. VCO (206) 로부터의 VCO_OUT 신호는 컨덕터 (208) 를 통해 주파수 분주기 (202) 의 입력 리드 (303) 상에 수신된다. 리플 분주기 (301) 는 수 개의 스테이지를 가진 2진 (binary) 분주기이다. 제 1 스테이지는 신호 VCO_OUT 의 주파수의 1/2 주파수를 갖는 한 세트의 직교 신호를 출력한다. 이러한 신호들은 도 8에서 DIV2 로 나타내어진다. 제 2 스테이지는 신호 VCO_OUT 의 주파수의 1/4 주파수를 갖는 한 세트의 직교 신호를 출력한다. 이러한 신호들은 도 8에서 DIV4 로 나타내어진다. 신규한 3분주 주파수 분주기 (300) 는 신호 VCO_OUT 을 3으로 주파수 분주하고 주파수가 VCO_OUT 의 주파수의 1/3 인 한 세트의 직교 신호를 출력한다. 이 신호들은 도 8에서 DIV3 로 나타내어진다. 직교 신호들의 3 세트 중 어느 하나가 주파수 분주기 (202) 로부터 출력 리드 (304, 305) 로의 출력인지는 제어 컨덕터 (132) 상의 디지털 값에 의해 결정된다. 멀티플렉서 심볼이 멀티플렉싱 기능을 표시하기 위하여 예시되었지만, 멀티플렉서가 사용될 필요는 없다. 일례에서, 블럭 (300, 301) 로부터의 3 개의 I 출력 컨덕터가 함께 커플링되고, 블럭 (300, 301) 로부터의 3 개의 Q 출력 컨덕터가 함께 커플링된다. 제어 컨덕터 (132) 상의 제어 값은 블럭들 (300, 301) 중 적절한 하나로 하여금 I 및 Q 신호들의 적절한 세트를 출력 리드 (304, 305) 상으로 몰아갈 수 있도록 한다. 따라서 출력 리드 (304, 305) 각각은 일종의 유선-OR (wired-OR) 출력으로 기능한다.
도 9는 신규한 주파수 분주기 (202) 에 의해 실현되는 이점을 예시하는 차트이다. 주파수 분주기 (202) 는 2, 3, 또는 4 중 어느 하나로 주파수 분주할 수 있다. 3 개의 제수 모두에 대해, 주파수 분주기 (202) 는 직교 신호 I 및 Q를 출력한다. 도 9의 차트에서 동일한 주파수 대역과 동일한 "LO 최소" 및 "LO 최대" 주파수가 도 2의 종래 기술 차트에서 나타나 있으나, 도 9의 차트에서 "LO 분주기" 열이 VCO_OUT 은 2가지 경우에서 3으로 주파수 분주됨을 나타낸다는 점에 주목할 것이다. 결과적으로, VCO 튜닝 범위는 도 2의 광역의 범위로부터 도 9의 경우의 3610MHz 로부터 5380 MHz 까지의 더 협소한 범위로 감소된다. VCO_OUT 주파수의 설정 및 "LO 분주기" 값의 설정은, 각 주파수 대역 동작 상황 하에, 상기에서 설명한 바와 같이 디지털 베이스밴드 집적회로 (104) 의 프로세서 (105) 의 제어 하에 있다. 한가지 이로운 양태에서, VCO_OUT의 주파수 및 주파수 분주기 (202) 가 분주하는 제수는 주파수 합성기 (201) 가 상대적으로 협소한 VCO 튜닝 범위를 갖는 형태가 될 수 있도록 설정된다.
도 10은 도 8의 신규한 3분주 주파수 분주기 (300) 를 구현하는 한 방법을 보다 상세히 나타낸 도식이다. 주파수 분주기 (300) 는 3분주 주파수 분주기 (400), 지연 회로 (401) 및 피드백 회로 (402) 를 포함한다. 피드백 회로 (402) 는 차례로 디지털 로직부 (403) 와 평균 및 비교 회로부 (404) 를 포함한다.
일례에서, 주파수 분주기 (400) 는 앞서 도 3에서 도시된 주파수 분주기이다. 주파수 분주기 (400) 는 도시된 바와 같이 3단 스테이지로 조직된 12 개의 전계 효과 트랜지스터 (FET) (405-416) 를 포함한다. 제 1 스테이지는 제 1 P-채널 전계 효과 트랜지스터 (PFET) (405), 제 2 PFET (407), 제 1 N-채널 전계 효과 트랜지스터 (NFET) (406), 및 제 2 NFET (408) 을 포함한다. PFET (405) 와 NFET (406) 의 게이트들은 서로 연결되고, PFET (405) 와 NFET (406) 의 드레인들은 서로 연결된다. 제 2 PFET (407) 의 드레인은 제 1 PFET (405) 의 소스에 연결되고, 제 2 NFET (408) 의 드레인은 제 1 NFET (406) 의 소스에 연결된다. 제 2 PFET (407) 의 소스는 전원 전압 버스 (416) 에 연결되고, 제 2 NFET (408) 의 소스는 접지 버스 (417) 에 연결된다. 트랜지스터의 제 2 및 제 3 스테이지는 비슷한 방식으로 서로 커플링된다. 주파수 3F의 입력 클럭 신호 CLK (VCO_OUT) 가 입력 리드 (418) 로 공급될 때, 주파수 분주기 (400) 는 3 개의 신호 C, A' 및 B를 노드 (419, 420, 421) 에서 각각 발생시킨다. 이러한 신호들 각각은 약 50 퍼센트의 듀티 사이클을 갖는다. 제 2 신호 A'는 제 1 신호 C에 대해 약 120 도 위상일탈되어 있고, 제 3 신호 B는 제 2 신호 A'에 대해 약 120 도 위상일탈되어 있으며, 제 1 신호 C는 제 3 신호 B에 대해 약 120 도 위상일탈되어 있다.
노드 (419) 상의 제 1 신호 C는 출력 리드 (422) 에 직교 신호 Q로서 공급된다. 제 2 신호 A'는 지연 회로 (401) 로 공급된다. 지연 회로 (401) 는 제 2 신호를 한 쌍의 인버터 회로 (423, 424) 에 통과시킴으로써 제 2 신호 A'의 지연된 버전 A를 발생시킨다. 지연 회로 (401) 는 얻어지는 지연된 버전 A를 출력 리드 (425) 상에 직교 신호 I로서 출력한다.
피드백 회로 (402) 는 지연 회로 (401) 를 통해 지연을 제어하여 출력 리드 (425) 상의 신호 A 가 출력 리드 (422) 상 신호 C에 대해 90 도 위상일탈되도록 동작한다. 디지털 로직부 (403) 는 노드 (427) 상 디지털 신호를 발생시키는 제 1 로직 AND 게이트 (426) 을 포함하는데, 이 디지털 신호는 제 2 신호의 지연된 버전 A의 제 1 상승 에지와 제 1 신호 C의 다음 상승 에지 간 시간 T1의 양을 나타낸다. 디지털 로직부 (403) 는 노드 (429) 상 디지털 신호를 발생시키는 제 2 로직 AND 게이트 (428) 을 포함하는데, 이 디지털 신호는 제 1 신호 C의 상승 에지와 제 2 신호의 지연된 버전 A의 제 2 하강 에지 간 시간 T2의 양을 나타낸다. 제 2 신호의 지연된 버전 A의 제 1 상승 에지와 제 2 신호의 지연된 버전 A의 제 2 하강 에지는 지연된 버전 A의 고펄스 주기(지연된 버전 A가 디지털 로직 하이인 지속 기간)를 정의한다.
도 10의 예시에서, 시간 주기 T1 과 T2 가 동일하다면 출력 리드 (425, 422) 상의 신호 I 및 Q는 서로에 대해 90도 위상일탈될 것이다. 평균 및 비교 회로부 (404) 는 제 1 RC 저역통과필터 (430) 및 제 2 RC 저역통과필터 (431) 을 갖는다. 제 1 RC 저역통과필터 (430) 는 노드 (427) 상의 신호를 노드 (432) 상의 대응 전압 레벨 신호로 개략적으로 변환한다. 노드 (432) 상의 전압 레벨은 시간 T1을 나타낸다. 마찬가지로, 제 2 RC 저역통과필터 (431) 는 노드 (429) 상 신호를 노드 (433) 상의 대응 전압 레벨 신호로 개략적으로 변환한다. 노드 (433) 상의 전압 레벨은 시간 T2를 나타낸다. 연산 증폭기 (434) 는 노드 (432, 433) 상의 신호를 비반전 및 반전 입력 리드에 각각 수신하고 제어 신호를 출력한다. 제어 신호는 바이어싱 회로 (435) 에 의하여 대응 바이어스 전압 VBIASN 으로 변환되고, 이 대응 바이어스 전압 VBIASN은 지연 회로 (401) 의 트랜지스터 (436, 437) 를 바이어싱한다. 트랜지스터 (436, 437) 의 게이트에 공급되는 바이어스 전압 VBIASN 이 높을 수록, 인버터 회로 (423, 424) 는 전류 부족이 덜할 것이고, 인버터 회로 (423, 424) 는 자신의 출력을 더 빨리 전환할 수 있을 것이다. 따라서, 바이어스 전압 VBIASN 이 더 높을수록 지연 회로 (401) 를 통한 전달 지연은 더 작게 된다.
회로 (438) 는 제어 루프가 발진하는 것을 방지하기 위해 적절한 주파수에서 극점을 추가하는데 제공된다. 노드 (432) 상의 전압이 노드 (433) 상의 전압보다 더 높으면, T1은 T2보다 더 크고, 노드 (439) 상의 제어 전압이 감소되어 지연 회로 (401) 를 통한 지연을 증가시킴으로써 T1과 T2가 더욱 같아진다. 반대로, 노드 (432) 상의 전압이 노드 (433) 상의 전압보다 더 낮다면, T1은 T2보다 더 작고, 노드 (439) 상의 제어 전압이 증가되어, 지연 회로 (401) 를 통하여 지연을 감소시킴으로써 T1과 T2가 더욱 같아진다. 피드백 제어 루프가 동작하여 T1과 T2가 동일하게끔 제어되고 신호 C와 A 간 위상차가 90도가 되게 한다.
도 10의 회로의 동작은 도 11의 파형도와 연관하여 더 설명된다. 도 11의 파형은 실제로 3 세트의 파형들을 포함한다. 상부 세트의 파형들은 T1이 T2보다 더 큰 경우를 표시한다. 중간 세트의 파형들은 T1과 T2가 동일한 경우를 표시한다. 하부 세트의 파형들은 T1이 T2보다 더 작은 경우를 표시한다. 도 11의 파형들로부터 보여지는 바와 같이, 시간 T1은 신호 A&Cb가 디지털 로직 하이인 시간으로 표시된다. 신호 A&Cb는 도 10의 노드 (427) 상에 존재하는 신호이다. 신호 C의 반전된 버전인 Cb를 생성시키기 위하여 제 1 신호 C를 반전시킴으로써 신호 A&Cb는 생성된다. 이 개념의 "b"는 "반전"을 표시한다. AND 게이트 (426) 는 신호 Cb와 신호 A의 논리적 AND를 수행한다. "A&Cb"란 표기는 신호 "A"와 "Cb"의 논리적 AND를 표시한다. 마찬가지로, 시간 T2는 신호 A&C가 디지털 로직 하이(high)인 시간에 의해 표시된다. 신호 A&C는 도 10의 노드 (429) 상에 존재하는 신호이다. AND 게이트 (428) 는 신호 C와 신호 A의 논리적 AND를 수행한다. "A&C"란 표기는 신호 "A"와 "C"의 논리적 AND를 표시한다.
도 11A는 어떻게 노드 (427, 429) 상의 신호 A&Cb 및 A&C 가 노드 (432, 433) 상의 대응 전압 레벨 신호 A&Cb(AVE) 및 A&C(AVE)로 각각 변환되는지 예시한다. 전압 레벨 신호 A&Cb(AVE) 및 A&C(AVE)는 도 11A에 수평으로 연장된 점선으로 표시된다. RC 저역통과필터의 입력에 공급되는 신호가 하이인 시간 부분이 더 클수록, RC 저역통과필터의 커패시터가 충전되는 시간 부분이 더 커지고 커패시터가 방전되는 시간 부분이 더 작아진다. 따라서, RC 저역통과필터의 입력에 공급되는 신호가 하이인 시간 부분이 클수록, RC 저역통과필터에 의해 출력되는 전압 레벨 신호는 더 커진다.
신규한 3분주 주파수 분주기 (300) 를 실현하는 한 방법이 도 10에 제시되어 있지만, 다른 방법들도 있다. 도 12는 디지털 로직부 (403) 가 4 개의 디지털 신호 Ab&Cb, A&C, A&Cb 및 Ab&C를 발생시키는 예를 제시한다. 도 10의 연산 증폭기 (434) 가 싱글-엔디드 (single-ended) 제어 신호를 출력하여 하나의 전압 바이어스 제어 신호 VBIASN이 지연 회로 (401) 를 통한 전달 지연을 제어한다 하더라도, 도 12의 예에서 연산 증폭기 (434) 는 한 쌍의 차동 신호를 대응하는 한 쌍의 바이어스 회로 (435, 435A) 로 출력한다. 바이어스 회로 (435A) 는 극점을 추가하여 제어 루프 발진을 예방하기 위한 관련 회로 (435A) 를 갖는다. 하나의 바이어스 회로 (435) 가 VBIASN 바이어스 전압을 NFET (436) 의 게이트로 출력한다. 제 2 바이어스 회로 (435A) 가 VBIASP 바이어스 전압을 PFET (436A) 의 게이트로 출력한다. 도 12의 지연회로 (401) 의 예에서, 지연 회로 (401) 의 제 2 인버터 회로 (424) 는 단순한 인버터이며 도시된 바와 같이 단지 2개의 트랜지스터를 포함한다. 피드백 회로 (402) 는 NFET (436) 및 PFET (436A) 의 전도도 변경에 의하여 지연 회로 (401) 를 통한 전달 지연을 변화시킴으로써 동작한다.
도 13은 하나의 신규한 양태에 따른 방법의 플로우차트 (500) 이다. 제 1 단계에서, 입력 신호 (예를 들면, VCO_OUT) 가 3분주로 주파수 분주되어 제 1 신호 C 및 제 2 신호 A'를 발생시킨다 (단계 501). 제 1 신호 C는 약 50 퍼센트의 듀티 사이클을 갖고, 제 2 신호 A'는 약 50 퍼센트의 듀티 사이클을 갖는다. 제 2 신호 A'는 제 1 신호 C에 대해 약 120도 위상일탈된다.
제 2 단계에서, 제 2 신호 A'의 지연된 버전 A가 제 2 신호 A'에 대하여 지연되는 양을 제어하여 제 2 신호의 지연된 버전 A가 제 1 신호 C에 대해 90도 위상일탈되도록하는데 제어 루프가 이용된다 (단계 502). 이 방법의 한 예시에서, 제 2 신호의 지연된 버전 A 및 제 1 신호 C가 셀룰라폰의 무선 송신기 및/또는 수신기 내 로컬 발진기 출력 신호 (직교 신호 I 및 Q) 로 사용되고, 입력 신호의 주파수는 적어도 100 MHz 이다.
하나 이상의 예시적인 실시 형태에서, 전술한 기능은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 이 기능은 컴퓨터-판독가능 또는 프로세서-판독가능 매체 상에 하나 이상의 명령 (instruction) 또는 코드로 저장되거나 전송될 수도 있다. 컴퓨터-판독가능 및 프로세서-판독가능 매체는 컴퓨터 저장 매체와 통신 매체 양자를 포함하며 이 통신 매체는 한 장소에서 다른 장소로의 프로그램 전송을 가능하게 하는 임의의 매체를 포함한다. 저장 매체는 컴퓨터나 프로세서에 의해 접근 가능한 임의의 이용가능한 매체가 될 수도 있다. 예시로서, 이러한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광디스크 저장, 자기 디스크 저장 디바이스, 또는 다른 자기 저장 디바이스, 또는 희망하는 프로그램 코드를 명령 또는 데이터 구조의 형태로 운반 또는 저장될 수 있고 컴퓨터나 프로세서에 의해 접근 가능한 임의의 다른 매체를 포함할 수 있지만, 이에 한정되지 않는다. 또한, 연결이 컴퓨터-판독가능 매체로 적절히 칭해질 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광케이블, 트위스트 페어, 디지털 가입자 회선(DSL), 또는 적외선, 무선(radio), 및 마이크로웨이브와 같은 무선 기술을 이용하여 전송되면, 그러한 연결은 매체의 정의에 포함된다. 디스크(disk) 및 디스크(disc)는, 본 명세서에서 사용된 바와 같이, 컴팩트 디스크(CD), 레이저 디스크, 광 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루레이 디스크를 포함하고, 여기서 디스크(disk)는 보통 데이터를 자기적으로 재생하고, 반면 디스크(disc)는 레이저에 의해 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다. 몇 가지 실시 형태에서 디지털 베이스밴드 IC (104) 의 프로세서-판독가능 매체 (106) 에 저장되어 있는 명령어 세트의 프로세서 (105) 에 의한 실행은, 디지털 정보를 디지털 베이스밴드 IC (104) 로부터 버스 컨덕터 (109) 를 통해 도 7의 신규한 주파수 분주기 (202) 로 통신되도록 하여, 신규한 주파수 분주기 (202) 가 3분주로 주파수 분주하고 위상차가 90도인 한 쌍의 직교 신호(I, Q)를 출력한다. 주파수 분주기 (202) 가 이러한 방식으로 설정될 때, VCO_OUT의 주파수는 3F의 주파수가 되고 직교 신호는 주파수 F의 50 퍼센트 듀티 사이클을 갖는 신호가 된다.
어떤 특정한 실시 형태가 상기에서 설명의 목적으로 기술되었다 할지라도, 이러한 특허 문서의 교시는 범용성을 갖고 있고 상기에서 기술된 특정 실시 형태에 한정되지 않는다. 피드백 회로 (402) 는 2N (N은 정수) 이 아닌 제수로 분주하는 직교 주파수 분주기를 제조하는데 이용될 수 있다. 예를 들어, 1.5의 제수를 갖는 직교 주파수 분주기는 주파수 배율기 다음에 상기에서 기술된 3분주 직교 주파수 분주기를 이용하여 구현될 수 있다. 3분주의 주파수 분주기의 I 및 Q 출력은 25 퍼센트 듀티 사이클 신호 또는 50 퍼센트 듀티 사이클 신호가 될 수 있다. 따라서, 다음에서 제시되는 청구 범위를 이탈함이 없이, 기술된 특정 실시 형태의 다양한 특징들의 다양한 수정, 적용 및 조합이 실시될 수 있다.

Claims (31)

  1. 제 1 신호 C 및 상기 제 1 신호 C에 대해 120도 위상일탈 (out of phase)된 제 2 신호 A'를 발생시키기 위하여 3분주로 입력 신호를 주파수 분주하는 단계로서, 상기 제 1 신호 C가 50 퍼센트의 듀티 사이클을 갖고 상기 제 2 신호 A'는 50 퍼센트의 듀티 사이클을 갖는, 상기 입력 신호를 주파수 분주하는 단계; 및
    상기 제 2 신호 A'의 지연된 버전 A가 상기 제 2 신호 A'에 대해 지연되는 지연량을 제어하는 단계로서, 상기 제 2 신호 A'의 지연된 버전 A가 제어 루프에 의해 제어되어 상기 제 1 신호 C에 대해 90도 위상일탈되게 하는, 상기 지연량을 제어하는 단계를 포함하는, 주파수 분주기를 위한 방법.
  2. 제 1 항에 있어서,
    상기 지연된 버전 A의 지연량을 제어하는 단계는,
    상기 제 1 신호 C와 상기 제 2 신호 A'의 지연된 버전 A에 대해 논리적 AND 연산을 수행하여 제 3 신호를 발생시키는 단계;
    상기 제 1 신호 C를 반전시켜 상기 제 1 신호의 반전된 버전 Cb를 발생시키는 단계;
    상기 제 1 신호의 반전된 버전 Cb와 상기 제 2 신호 A'의 지연된 버전 A에 대해 논리적 AND 연산을 수행하여 제 4 신호를 생성하는 단계; 및
    상기 제어 루프에서 상기 제 3 신호 및 상기 제 4 신호에 기초하여 상기 제 2 신호 A'에 대한 상기 지연된 버전 A의 상기 지연량을 제어하는 단계를 포함하는, 주파수 분주기를 위한 방법.
  3. 제 1 항에 있어서,
    상기 지연된 버전 A의 지연량을 제어하는 단계는,
    상기 제 2 신호 A'의 지연된 버전 A의 제 1 상승 에지와 상기 제 1 신호 C의 에지 간의 시간 T1의 양을 표시하는 제 3 신호를 발생시키는 단계;
    상기 제 1 신호 C의 에지와 상기 제 2 신호 A'의 지연된 버전 A의 제 2 에지 간의 시간 T2의 양을 표시하는 제 4 신호를 발생시키는 단계를 포함하는, 주파수 분주기를 위한 방법.
  4. 제 3 항에 있어서,
    상기 지연된 버전 A의 지연량을 제어하는 단계는,
    상기 시간 T1의 양을 표시하는 제 1 전압 레벨로 상기 제 3 신호를 변환하는 단계;
    상기 시간 T2의 양을 표시하는 제 2 전압 레벨로 상기 제 4 신호를 변환하는 단계; 및
    상기 제 1 전압 레벨 및 상기 제 2 전압 레벨을 연산 증폭기에 공급하는 단계로서, 상기 연산 증폭기에 의해 출력되는 신호는 상기 제 2 신호의 지연된 버전 A가 상기 제 2 신호의 지연되지 않은 버전 A'에 대해 지연되는 양을 결정하는, 상기 연산 증폭기에 공급하는 단계를 더 포함하는, 주파수 분주기를 위한 방법.
  5. 제 1 항에 있어서,
    상기 지연된 버전 A의 지연량을 제어하는 단계는,
    상기 제 2 신호 A'의 지연된 버전 A의 제 1 상승 에지와 상기 제 1 신호 C의 에지 간 시간 T1의 양을 표시하는 제 3 신호를 발생시키는 제 1 논리 게이트; 및
    상기 제 1 신호 C의 에지와 상기 제 2 신호 A'의 지연된 버전 A의 제 2 에지 간 시간 T2의 양을 표시하는 제 4 신호를 발생시키는 제 2 논리 게이트를 수반하는, 주파수 분주기를 위한 방법.
  6. 제 1 항에 있어서,
    상기 입력 신호를 주파수 분주하는 단계는,
    제 3 신호 B를 발생시키는 단계를 더 포함하고,
    상기 지연된 버전 A의 지연량을 제어하는 단계는,
    상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 하나와 상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 다른 하나에 대해 논리적 AND 연산을 수행하는 단계; 및
    상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 상기 하나와 상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 상기 다른 하나의 반전 신호에 대해 논리적 AND 연산을 수행하는 단계를 포함하는, 주파수 분주기를 위한 방법.
  7. 주파수 3F의 입력 신호를 수신하고 주파수 F의 제 1 신호 C를 출력하며 주파수 F의 제 2 신호 A'를 출력하는 주파수 분주기로서, 상기 제 1 신호 C는 50 퍼센트의 듀티 사이클(duty cycle)을 갖고 상기 제 2 신호 A'는 50 퍼센트의 듀티 사이클을 가지며, 상기 제 2 신호 A'는 상기 제 1 신호 C에 대해 120 도 위상일탈되는 주파수 분주기;
    상기 제 2 신호 A'를 수신하고 상기 제 2 신호 A'의 지연된 버전 A를 출력하는 지연 회로; 및
    상기 지연 회로를 제어하여 상기 제 2 신호 A'의 지연된 버전 A가 상기 제 1 신호 C에 대해 90 도 위상일탈되도록 하는 피드백 회로를 포함하는, 로컬 발진기 회로.
  8. 제 7 항에 있어서,
    상기 피드백 회로는,
    상기 제 2 신호 A'의 지연된 버전 A의 제 1 에지와 상기 제 1 신호 C의 에지 사이 시간 T1의 양을 표시하는 제 3 신호를 발생시키는 회로;
    상기 제 1 신호 C의 에지와 상기 제 2 신호 A'의 지연된 버전 A의 제 2 에지 사이 시간 T2의 양을 표시하는 제 4 신호를 발생시키는 회로; 및
    상기 제 3 신호 및 상기 제 4 신호를 수신하고 상기 제 3 신호 및 상기 제 4 신호로부터 제어 신호를 발생시키고 상기 지연 회로에 상기 제어 신호를 공급하는 차동 증폭기 회로를 포함하는, 로컬 발진기 회로.
  9. 제 8 항에 있어서,
    상기 제 3 신호 및 상기 제 4 신호는 디지털 논리 신호인, 로컬 발진기 회로.
  10. 제 8 항에 있어서,
    상기 제 3 신호 및 상기 제 4 신호는 전압 레벨 신호인, 로컬 발진기 회로.
  11. 제 8 항에 있어서,
    상기 제 3 신호를 발생시키는 회로는 제 1 디지털 논리 게이트를 포함하고, 상기 제 4 신호를 발생시키는 회로는 제 2 디지털 논리 게이트를 포함하는, 로컬 발진기 회로.
  12. 제 7 항에 있어서,
    상기 피드백 회로는,
    제 1 저역통과필터의 입력 리드 (lead) 에 커플링되는 출력 리드를 갖는 제 1 디지털 논리 게이트;
    제 2 저역통과필터의 입력 리드에 커플링되는 출력 리드를 갖는 제 2 디지털 논리 게이트;
    상기 제 1 저역통과필터로부터 신호를 수신하고 상기 제 2 저역통과필터로부터 신호를 수신하는 차동 증폭기 회로로서, 제어 신호를 상기 지연 회로로 공급하는, 상기 차동 증폭기 회로를 포함하는, 로컬 발진기 회로.
  13. 제 7 항에 있어서,
    상기 주파수 분주기는,
    제 1 P-채널 전계 효과 트랜지스터 (PFET), 제 2 PFET, 제 1 N-채널 전계 효과 트랜지스터 (NFET), 및 제 2 NFET를 포함하는 제 1 스테이지(stage)로서, 상기 제 1 PFET의 게이트와 상기 제 1 NFET의 게이트가 함께 커플링되고, 상기 제 1 PFET의 드레인과 상기 제 1 NFET의 드레인이 함께 커플링되며, 상기 제 2 PFET의 드레인이 상기 제 1 PFET의 소스에 커플링되고, 상기 제 2 NFET의 드레인이 상기 제 1 NFET의 소스에 커플링되는, 상기 제 1 스테이지;
    제 1 PFET, 제 2 PFET, 제 1 NFET, 및 제 2 NFET를 포함하는 제 2 스테이지로서, 상기 제 1 PFET의 게이트와 상기 제 1 NFET의 게이트가, 함께 및 상기 제 1 스테이지의 상기 제 1 PFET와 상기 제 1 NFET의 드레인들에 커플링되고, 상기 제 1 PFET의 드레인과 상기 제 1 NFET의 드레인이 함께 커플링되며, 상기 제 2 PFET의 드레인이 상기 제 1 PFET의 소스에 커플링되고, 상기 제 2 NFET의 드레인이 상기 제 1 NFET의 소스에 커플링되는, 상기 제 2 스테이지; 및
    제 1 PFET, 제 2 PFET, 제 1 NFET, 및 제 2 NFET를 포함하는 제 3 스테이지로서, 상기 제 1 PFET의 게이트와 상기 제 1 NFET의 게이트가 함께 및 상기 제 2 스테이지의 상기 제 1 PFET와 상기 제 1 NFET의 드레인들에 커플링되고, 상기 제 1 PFET의 드레인과 상기 제 1 NFET의 드레인이 함께 커플링되며, 상기 제 2 PFET의 드레인이 상기 제 1 PFET의 소스에 커플링되고, 상기 제 2 NFET의 드레인이 상기 제 1 NFET의 소스에 커플링되고, 상기 제 1 PFET와 제 1 NFET의 드레인들이 상기 제 1 스테이지의 상기 제 1 PFET 및 제 1 NFET의 게이트에 커플링되고, 상기 제 1 스테이지, 상기 제 2 스테이지, 상기 제 3 스테이지의 상기 제 2 PFET들의 게이트들과 상기 제 1 스테이지, 상기 제 2 스테이지, 상기 제 3 스테이지의 상기 제 2 NFET들의 게이트들이 커플링되어 상기 입력 신호를 수신하는 제 3 스테이지를 포함하는, 로컬 발진기 회로.
  14. 제 7 항에 있어서,
    상기 회로는 무선(radio) 수신기내 로컬 발진기이고, 상기 입력 신호는 적어도 100 MHz의 주파수를 갖는, 로컬 발진기 회로.
  15. 제 7 항에 있어서,
    상기 피드백 회로는,
    상기 제 2 신호 A'와 상기 제 1 신호 C의 반전 신호의 논리적 AND를 출력하는 제 1 디지털 논리 게이트;
    상기 제 1 신호 C와 상기 제 2 신호 A'의 논리적 AND를 출력하는 제 2 디지털 논리 게이트;
    상기 제 1 신호 C와 상기 제 2 신호 A'의 반전 신호의 논리적 AND를 출력하는 제 3 디지털 논리 게이트;
    상기 제 1 신호 C의 반전 신호와 상기 제 2 신호 A'의 반전 신호의 논리적 AND를 출력하는 제 4 디지털 논리 게이트;
    상기 제 1 디지털 논리 게이트, 상기 제 2 디지털 논리 게이트, 상기 제 3 디지털 논리 게이트 및 상기 제 4 디지털 논리 게이트로부터의 출력 신호를 수신하고 상기 지연 회로에 제어 신호를 공급하는, 로컬 발진기 회로.
  16. 제 7 항에 있어서,
    상기 지연 회로는 디지털 논리 인버터(inverter) 및 N-채널 전계 효과 트랜지스터(NFET)를 포함하고, 상기 디지털 논리 인버터는 신호 입력 리드(lead), 신호 출력 리드, 전원 공급 리드, 접지 리드를 갖고, 상기 접지 리드는 상기 NFET를 통해 접지 전위로 전기저항적으로 커플링 가능한, 로컬 발진기 회로.
  17. 제 16 항에 있어서,
    상기 지연 회로는 P-채널 전계 효과 트랜지스터(PFET)를 더 포함하고, 상기 디지털 논리 인버터의 전원 공급 리드는 상기 PFET를 통해 전원 전압으로 전기저항적으로 커플링 가능한, 로컬 발진기 회로.
  18. 주파수 3F의 입력 신호를 수신하고 제 1 신호 C 및 제 2 신호 A'를 출력하는 3분주 회로로서, 상기 제 1 신호 C 및 상기 제 2 신호 A'는 동일한 주파수 F를 갖고, 상기 제 1 신호 C 및 상기 제 2 신호 A'는 서로에 대해 120도 위상일탈되는 3분주 회로;
    상기 제 2 신호 A'를 상기 3분주 회로로부터 수신하고 상기 제 2 신호 A'의 지연된 버전 A를 출력하는 지연 회로;
    피드백 제어 루프 내 상기 지연 회로를 제어하여 상기 제 2 신호 A'의 지연된 버전 A가 상기 제 1 신호 C에 대해 90도 위상일탈되도록 하는 수단을 포함하는, 로컬 발진기 회로.
  19. 제 18 항에 있어서,
    상기 회로는 무선 수신기 내의 로컬 발진기이고, 상기 입력 신호는 적어도 100 MHz 의 주파수를 갖는, 로컬 발진기 회로.
  20. 명령들이 저장된 컴퓨터-판독가능 저장 매체로서, 상기 명령들은 컴퓨터로 하여금,
    제 1 신호 C 및 상기 제 1 신호 C에 대해 120도 위상일탈 (out of phase)된 제 2 신호 A'를 발생시키기 위하여 3분주로 입력 신호를 주파수 분주하는 단계로서, 상기 제 1 신호 C가 50 퍼센트의 듀티 사이클을 갖고 상기 제 2 신호 A'는 50 퍼센트의 듀티 사이클을 갖는, 상기 입력 신호를 주파수 분주하는 단계; 및
    상기 제 2 신호 A'의 지연된 버전 A가 상기 제 2 신호 A'에 대해 지연되는 지연량을 제어하는 단계로서, 상기 제 2 신호 A'의 지연된 버전 A가 제어 루프에 의해 제어되어 상기 제 1 신호 C에 대해 90도 위상일탈되게 하는, 상기 지연량을 제어하는 단계를 수행하게 하도록 구성되는, 컴퓨터-판독가능 저장 매체.
  21. 제 20 항에 있어서,
    상기 컴퓨터-판독가능 저장 매체는, 컴퓨터로 하여금, 전압 제어 발진기(VCO)로부터 신호를 수신하는 단계를 포함하는 단계들을 더 수행하게 하도록 구성되는 명령들을 포함하는, 컴퓨터-판독가능 저장 매체.
  22. 제 20 항에 있어서,
    상기 컴퓨터-판독가능 저장 매체는, 컴퓨터로 하여금,
    상기 제 1 신호 C와 상기 제 2 신호 A'의 지연된 버전 A에 대해 논리적 AND 연산을 수행하여 제 3 신호를 발생시키는 단계;
    상기 제 1 신호 C를 반전시켜 상기 제 1 신호의 반전된 버전 Cb를 발생시키는 단계;
    상기 제 1 신호의 반전된 버전 Cb와 상기 제 2 신호 A'의 지연된 버전 A에 대해 논리적 AND 연산을 수행하여 제 4 신호를 생성하는 단계; 및
    상기 제어 루프에서 상기 제 3 신호 및 상기 제 4 신호에 기초하여 상기 제 2 신호 A'에 대한 상기 지연된 버전 A의 상기 지연량을 제어하는 단계를 포함하는 단계들을 더 수행하게 하도록 구성되는 명령들을 포함하는, 컴퓨터-판독가능 저장 매체.
  23. 제 20 항에 있어서,
    상기 컴퓨터-판독가능 저장 매체는, 컴퓨터로 하여금,
    상기 제 2 신호 A'의 지연된 버전 A의 제 1 상승 에지와 상기 제 1 신호 C의 에지 간의 시간 T1의 양을 표시하는 제 3 신호를 발생시키는 단계;
    상기 제 1 신호 C의 에지와 상기 제 2 신호 A'의 지연된 버전 A의 제 2 에지 간의 시간 T2의 양을 표시하는 제 4 신호를 발생시키는 단계를 포함하는 단계들을 더 수행하게 하도록 구성되는 명령들을 포함하는, 컴퓨터-판독가능 저장 매체.
  24. 제 23 항에 있어서,
    상기 컴퓨터-판독가능 저장 매체는, 컴퓨터로 하여금,
    상기 시간 T1의 양을 표시하는 제 1 전압 레벨로 상기 제 3 신호를 변환하는 단계;
    상기 시간 T2의 양을 표시하는 제 2 전압 레벨로 상기 제 4 신호를 변환하는 단계; 및
    상기 제 1 전압 레벨 및 상기 제 2 전압 레벨을 연산 증폭기에 공급하는 단계로서, 상기 연산 증폭기에 의해 출력되는 신호는 상기 제 2 신호의 지연된 버전 A가 상기 제 2 신호의 지연되지 않은 버전 A'에 대해 지연되는 양을 결정하는, 상기 연산 증폭기에 공급하는 단계를 포함하는 단계들을 더 수행하게 하도록 구성되는 명령들을 포함하는, 컴퓨터-판독가능 저장 매체.
  25. 제 20 항에 있어서,
    상기 컴퓨터-판독가능 저장 매체는, 컴퓨터로 하여금,
    제 1 논리 게이트가 상기 제 2 신호 A'의 지연된 버전 A의 제 1 상승 에지와 상기 제 1 신호 C의 에지 간 시간 T1의 양을 표시하는 제 3 신호를 발생시키는 단계; 및
    제 2 논리 게이트가 상기 제 1 신호 C의 에지와 상기 제 2 신호 A'의 지연된 버전 A의 제 2 에지 간 시간 T2의 양을 표시하는 제 4 신호를 발생시키는 단계를 포함하는 단계들을 더 수행하게 하도록 구성되는 명령들을 포함하는, 컴퓨터-판독가능 저장 매체.
  26. 제 20 항에 있어서,
    상기 컴퓨터-판독가능 저장 매체는, 컴퓨터로 하여금,
    제 3 신호 B를 발생시키는 단계;
    상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 하나와 상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 다른 하나에 대해 논리적 AND 연산을 수행하는 단계; 및
    상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 상기 하나와 상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 상기 다른 하나의 반전 신호에 대해 논리적 AND 연산을 수행하는 단계를 포함하는 단계들을 더 수행하게 하도록 구성되는 명령들을 포함하는, 컴퓨터-판독가능 저장 매체.
  27. 제 1 신호 C 및 상기 제 1 신호 C에 대해 120도 위상일탈 (out of phase)된 제 2 신호 A'를 발생시키기 위하여 3분주로 입력 신호를 주파수 분주하는 수단으로서, 상기 제 1 신호 C가 50 퍼센트의 듀티 사이클을 갖고 상기 제 2 신호 A'는 50 퍼센트의 듀티 사이클을 갖는, 상기 입력 신호를 주파수 분주하는 수단; 및
    상기 제 2 신호 A'의 지연된 버전 A가 상기 제 2 신호 A'에 대해 지연되는 지연량을 제어하는 수단으로서, 상기 제 2 신호 A'의 지연된 버전 A가 제어 루프에 의해 제어되어 상기 제 1 신호 C에 대해 90도 위상일탈되게 하는, 상기 지연량을 제어하는 수단을 포함하는, 로컬 발진기 회로.
  28. 제 27 항에 있어서,
    상기 지연된 버전 A의 지연량을 제어하는 수단은,
    상기 제 1 신호 C와 상기 제 2 신호 A'의 지연된 버전 A에 대해 논리적 AND 연산을 수행하여 제 3 신호를 발생시키는 수단;
    상기 제 1 신호 C를 반전시켜 상기 제 1 신호의 반전된 버전 Cb를 발생시키는 수단;
    상기 제 1 신호의 반전된 버전 Cb와 상기 제 2 신호 A'의 지연된 버전 A에 대해 논리적 AND 연산을 수행하여 제 4 신호를 생성하는 수단; 및
    상기 제어 루프에서 상기 제 3 신호 및 상기 제 4 신호에 기초하여 상기 제 2 신호 A'에 대한 상기 지연된 버전 A의 상기 지연량을 제어하는 수단을 포함하는, 로컬 발진기 회로.
  29. 제 27 항에 있어서,
    상기 지연된 버전 A의 지연량을 제어하는 수단은,
    상기 제 2 신호 A'의 지연된 버전 A의 제 1 상승 에지와 상기 제 1 신호 C의 에지 간의 시간 T1의 양을 표시하는 제 3 신호를 발생시키는 수단;
    상기 제 1 신호 C의 에지와 상기 제 2 신호 A'의 지연된 버전 A의 제 2 에지 간의 시간 T2의 양을 표시하는 제 4 신호를 발생시키는 수단을 포함하는, 로컬 발진기 회로.
  30. 제 29 항에 있어서,
    상기 지연된 버전 A의 지연량을 제어하는 수단은,
    상기 시간 T1의 양을 표시하는 제 1 전압 레벨로 상기 제 3 신호를 변환하는 수단;
    상기 시간 T2의 양을 표시하는 제 2 전압 레벨로 상기 제 4 신호를 변환하는 수단; 및
    상기 제 1 전압 레벨 및 상기 제 2 전압 레벨을 연산 증폭기에 공급하는 수단으로서, 상기 연산 증폭기에 의해 출력되는 신호는 상기 제 2 신호의 지연된 버전 A가 상기 제 2 신호의 지연되지 않은 버전 A'에 대해 지연되는 양을 결정하는, 상기 연산 증폭기에 공급하는 수단을 더 포함하는, 로컬 발진기 회로.
  31. 제 27 항에 있어서,
    상기 입력 신호를 주파수 분주하는 수단은, 제 3 신호 B를 발생시키는 수단을 포함하고,
    상기 지연된 버전 A의 지연량을 제어하는 수단은,
    상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 하나와 상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 다른 하나에 대해 논리적 AND 연산을 수행하는 수단; 및
    상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 상기 하나와 상기 제 1 신호, 상기 제 2 신호, 및 상기 제 3 신호 중 상기 다른 하나의 반전 신호에 대해 논리적 AND 연산을 수행하는 수단을 포함하는, 로컬 발진기 회로.
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