JP5259823B2 - 三分周直交位相周波数分周器 - Google Patents
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Description
第2のステップにおいて、制御ループは、第2の信号の遅延バージョンAが第1の信号Cに関して90度位相がずれるように、第2の信号A´に関して、第2の信号A´の遅延バージョンAが遅延される遅延の量を制御するために用いられる(ステップ502)。方法の一例において、第2の信号の遅延バージョンA及び第1の信号Cは、携帯電話の無線トランスミッタ及び/またはレシーバにおいて局部発振器出力信号(直交位相信号I及びQ)として用いられ、入力信号の周波数は、少なくとも100メガヘルツである。
1.第1の信号C、及び前記第1の信号Cに関しておおよそ120度位相がずれている第2の信号A´を生成するために、3で入力信号を周波数分周すること(frequency dividing)であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´はおおよそ50%のデューティ・サイクルを有する、前記第2の信号A´、前記周波数分周することと、
前記第2の信号A´に関して前記第2の信号A´の遅延バージョン(delayed version)Aが遅延される際の遅延の量を制御することであって、前記第2の信号A´の前記遅延バージョンAは、前記第1の信号Cに関して90度位相をずらすために制御ループ(control loop)によって制御される、前記制御することと、
を備える方法。
2.前記Aの遅延量を制御することは、
前記第1の信号C、及び前記第2の信号の前記遅延バージョンAで論理AND演算(logical AND operation)を実行することであって、それによって第3の信号を生成する、前記実行することと、
前記第1の信号Cを反転することであって、それによって前記第1の信号の反転バージョン(inverted version)Cbを生成する、前記反転することと、
前記第1の信号の前記反転バージョンCb、及び前記第2の信号の前記遅延バージョンAで論理AND演算を実行することであって、それによって第4の信号を生成する、前記実行することと、
前記制御ループの第3及び第4の信号に基づいて、前記第2の信号A´に関する前記遅延バージョンAの遅延の前記量を制御することと、
を備える1の方法。
3.前記Aの遅延量を制御することは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成することと、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成することと、
を備える1の方法。
4.前記Aの遅延量を制御することは、
前記第3の信号を第1の電圧レベルに変換することであって、前記第1の電圧レベルは前記時間T1の量を示す、前記変換することと、
前記第4の信号を第2の電圧レベルに変換することであって、前記第2の電圧レベルは前記時間T2の量を示す、前記変換することと、
前記第1及び第2の電圧レベルを演算増幅器に供給することであって、前記演算増幅器によって出力される信号は、前記第2の信号の前記非遅延バージョン(undelayed version)A´に関して、前記第2の信号の前記遅延バージョンAがどの程度遅延されるかどうかを決定する、前記供給することと、
を更に備える3の方法。
5.前記Aの遅延量を制御することは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する第1の論理ゲートと、
前記第1の信号Cのエッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する第2の論理ゲートと、
を備える1の方法。
6.前記入力信号を周波数分周することは、第3の信号Bを生成することを更に備え、
前記Aの遅延量を制御することは、
前記第1、第2、及び第3の信号の一つ、及び前記第1、第2、及び第3の信号の他の一つで論理AND演算を実行することと、
前記第1、第2、及び第3の信号の前記一つ、及び前記第1、第2、及び第3の信号の前記他の一つの反転で論理AND演算を実行することと、
を備える1の方法。
7.周波数3Fの入力信号を受信し、周波数Fの第1の信号Cを出力し、周波数Fの第2の信号A´を出力する周波数分周器(frequency divider)であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクル(duty cycle)を有し、前記第2の信号A´は、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´は、前記第1の信号Cに関しておおよそ120度位相がずれている、前記周波数分周器と、
前記第2の信号A´を受信し、前記第2の信号の遅延バージョンAを出力する遅延回路と、
前記第2の信号の前記遅延バージョンAが、前記第1の信号Cに関して90度位相がずれるように、前記遅延回路を制御するフィードバック回路と、
を備える回路。
8.前記フィードバック回路は、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する回路と、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する回路と、
前記第3の信号及び前記第4の信号を受信し、そこから、前記遅延回路に供給される制御信号を生成する差動増幅回路と、
を備える7の回路。
9.前記第3及び第4の信号はデジタル論理信号(digital logic signal)である8の回路。
10.前記第3及び第4の信号は電圧レベル信号である8の回路。
11.前記第3の信号を生成する前記回路は、第1のデジタル論理ゲート(digital logic gate)を備え、前記第4の信号を生成する前記回路は、第2のデジタル論理ゲートを備える8の回路。
12.前記フィードバック回路は、
第1のロー・パス・フィルタの入力リードに結合された出力リードを有する第1のデジタル論理ゲートと、
第2のロー・パス・フィルタの入力リードに結合された出力リードを有する第2のデジタル論理ゲートと、
前記第1のロー・パス・フィルタから信号を受信し、前記第2のロー・パス・フィルタから信号を受信し、制御信号を前記遅延回路に供給する差動増幅回路と、
を備える7の回路。
13.前記周波数分周器は、
第1のPチャネル電界効果トランジスタ(PFET)、第2のPFET、第1のNチャネル電界効果トランジスタNFET、及び第2のNFETを備える第1のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは、前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合される、前記第1のステージと、
第1のPFET、第2のPFET、第1のNFET、及び第2のNFETを備える第2のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、そして前記第1のステージの前記第1のPFET及び前記第1のNFETの前記ドレインに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合される、前記第2のステージと、
第1のPFET、第2のPFET、第1のNFET、及び第2のNFETを備える第3のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、そして前記第2のステージの前記第1のPFET及び前記第1のNFETの前記ドレインに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは、前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合され、前記第1のPFET及び第1のNFETの前記ドレインは、前記第1のステージの前記第1のPFET及び前記第1のNFETの前記ゲートに結合され、前記第1、第2、及び第3のステージの前記第2のPFETの前記ゲート、及び前記第1、第2、及び第3のステージの前記第2のNFETの前記ゲートは、前記入力信号を受信するために結合される、前記第3のステージと、
を備える7の回路。
14.前記回路は無線レシーバの局部発振器であり、前記入力信号は少なくとも100メガヘルツの周波数を有している7の回路。
15.前記フィードバック回路は、
前記第2の信号及び前記第1の信号の反転(inverse)の論理ANDを出力する第1のデジタル論理ゲートと、
前記第1の信号及び前記第2の信号の論理ANDを出力する第2のデジタル論理ゲートと、
前記第1の信号及び前記第2の信号の反転の論理ANDを出力する第3のデジタル論理ゲートと、
前記第1の信号の反転及び前記第1の信号の反転の論理ANDを出力する第4のデジタル論理ゲートと、
前記第1、第2、第3、及び第4のデジタル論理ゲートから出力された信号を受信し、制御信号を前記遅延回路へと供給する回路と、
を備える7の回路。
16.前記遅延回路は、デジタル論理インバータ、及びNチャネル電界効果トランジスタ(NFET)を備え、前記デジタル論理インバータは、信号入力リード、信号出力リード、電源供給リード、及びグランド・リードを備え、前記グランド・リードは、前記NFETを介し、抵抗を介して(resistively)グランド電位に結合されることが可能(couplable)である7の回路。
17.前記遅延回路は、Pチャネル電界効果トランジスタ(PFET)を更に備え、前記デジタル論理インバータの前記電源リードは、前記PFETを介し、抵抗を介して供給電圧に結合されることが可能である16の回路。
18.周波数3Fの入力信号を受信し、第1の信号C及び第2の信号A´を出力する三分周回路(divide-by-three circuit)であって、前記第1の信号C及び前記第2の信号A´は、同様の周波数Fを有し、前記第1の信号C及び前記第2の信号A´は、互いに関しておおよそ120度位相がずれている、前記三分周回路と、
前記三分周回路から前記第2の信号A´を受信し、前記第2の信号の遅延バージョンAを出力する遅延回路と、
前記第2の信号の前記遅延バージョンAが、前記第1の信号Cに関して90度位相がずれるように、フィードバック制御ループ(feedback control loop)において前記遅延回路を制御する手段と、
を備える回路。
19.前記回路は、無線レシーバの局部発振器であり、前記入力信号は、少なくとも100メガヘルツの周波数を有している請求項18の回路。
20.プロセッサ読み取り可能な媒体に記憶されたプロセッサ実行可能な命令のセットであって、
周波数分周器が分周する際に用いる番号(number)を第1の番号から第2の番号に変えるように、前記周波数分周器と通信することであって、前記第1の番号及び前記第2の番号の一つは3であり、前記周波数分周器が3で分周する際に、前記周波数分周器は、直交位相信号の組を出力する、前記通信する
ステップを実行するためのプロセッサ実行可能な命令のセット。
21.前記周波数分周器は、電圧制御オシレータ(VCO:voltage controlled oscillator)からの信号を受信するように結合される請求項20のプロセッサ実行可能な命令のセット。
Claims (32)
- 第1の信号C、及び前記第1の信号Cに関しておおよそ120度位相がずれている第2の信号A´を生成するために、3で入力信号を周波数分周すること(frequency dividing)であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´はおおよそ50%のデューティ・サイクルを有する、前記周波数分周することと、
前記第2の信号A´に関して前記第2の信号A´の遅延バージョン(delayed version)Aが遅延される際の遅延の量を制御することと、
を備え、
前記第2の信号A´の前記遅延バージョンAが前記第1の信号Cに対して90度位相がずれるように、前記第1の信号C及び前記遅延バージョンAに基づいて制御ループ(control loop)によって、前記遅延バージョンAが制御される方法。 - 前記Aの遅延量を制御することは、
前記第1の信号C、及び前記第2の信号の前記遅延バージョンAで論理AND演算(logical AND operation)を実行することであって、それによって第3の信号を生成する、前記実行することと、
前記第1の信号Cを反転することであって、それによって前記第1の信号の反転バージョン(inverted version)Cbを生成する、前記反転することと、
前記第1の信号の前記反転バージョンCb、及び前記第2の信号の前記遅延バージョンAで論理AND演算を実行することであって、それによって第4の信号を生成する、前記実行することと、
前記制御ループの第3及び第4の信号に基づいて、前記第2の信号A´に関する前記遅延バージョンAの遅延の前記量を制御することと、
を備える請求項1の方法。 - 前記Aの遅延量を制御することは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成することと、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成することと、
を備える請求項1の方法。 - 前記Aの遅延量を制御することは、
前記第3の信号を第1の電圧レベルに変換することであって、前記第1の電圧レベルは前記時間T1の量を示す、前記変換することと、
前記第4の信号を第2の電圧レベルに変換することであって、前記第2の電圧レベルは前記時間T2の量を示す、前記変換することと、
前記第1及び第2の電圧レベルを演算増幅器に供給することであって、前記演算増幅器によって出力される信号は、前記第2の信号の前記非遅延バージョン(undelayed version)A´に関して、前記第2の信号の前記遅延バージョンAがどの程度遅延されるかどうかを決定する、前記供給することと、
を更に備える請求項3の方法。 - 前記Aの遅延量を制御することは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する第1の論理ゲートと、
前記第1の信号Cのエッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する第2の論理ゲートと、
を備える請求項1の方法。 - 前記入力信号を周波数分周することは、第3の信号Bを生成することを更に備え、
前記Aの遅延量を制御することは、
前記第1、第2、及び第3の信号の一つ、及び前記第1、第2、及び第3の信号の他の一つで論理AND演算を実行することと、
前記第1、第2、及び第3の信号の前記一つ、及び前記第1、第2、及び第3の信号の前記他の一つの反転で論理AND演算を実行することと、
を備える請求項1の方法。 - 周波数3Fの入力信号を受信し、周波数Fの第1の信号Cを出力し、周波数Fの第2の信号A´を出力する周波数分周器(frequency divider)であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクル(duty cycle)を有し、前記第2の信号A´は、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´は、前記第1の信号Cに関しておおよそ120度位相がずれている、前記周波数分周器と、
前記第2の信号A´を受信し、前記第2の信号の遅延バージョンAを出力する遅延回路と、
前記第2の信号の前記遅延バージョンAが前記第1の信号Cに対して90度位相がずれるように、前記第1の信号C及び前記遅延バージョンAに基づいて、前記遅延回路を制御するフィードバック回路と、
を備える回路。 - 前記フィードバック回路は、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する回路と、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する回路と、
前記第3の信号及び前記第4の信号を受信し、そこから、前記遅延回路に供給される制御信号を生成する差動増幅回路と、
を備える請求項7の回路。 - 前記第3及び第4の信号はデジタル論理信号(digital logic signal)である請求項8の回路。
- 前記第3及び第4の信号は電圧レベル信号である請求項8の回路。
- 前記第3の信号を生成する前記回路は、第1のデジタル論理ゲート(digital logic gate)を備え、前記第4の信号を生成する前記回路は、第2のデジタル論理ゲートを備える請求項8の回路。
- 前記フィードバック回路は、
第1のロー・パス・フィルタの入力リードに結合された出力リードを有する第1のデジタル論理ゲートと、
第2のロー・パス・フィルタの入力リードに結合された出力リードを有する第2のデジタル論理ゲートと、
前記第1のロー・パス・フィルタから信号を受信し、前記第2のロー・パス・フィルタから信号を受信し、制御信号を前記遅延回路に供給する差動増幅回路と、
を備える請求項7の回路。 - 前記周波数分周器は、
第1のPチャネル電界効果トランジスタ(PFET)、第2のPFET、第1のNチャネル電界効果トランジスタNFET、及び第2のNFETを備える第1のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは、前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合される、前記第1のステージと、
第1のPFET、第2のPFET、第1のNFET、及び第2のNFETを備える第2のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、そして前記第1のステージの前記第1のPFET及び前記第1のNFETの前記ドレインに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合される、前記第2のステージと、
第1のPFET、第2のPFET、第1のNFET、及び第2のNFETを備える第3のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、そして前記第2のステージの前記第1のPFET及び前記第1のNFETの前記ドレインに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは、前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合され、前記第1のPFET及び第1のNFETの前記ドレインは、前記第1のステージの前記第1のPFET及び前記第1のNFETの前記ゲートに結合され、前記第1、第2、及び第3のステージの前記第2のPFETの前記ゲート、及び前記第1、第2、及び第3のステージの前記第2のNFETの前記ゲートは、前記入力信号を受信するために結合される、前記第3のステージと、
を備える請求項7の回路。 - 前記回路は無線レシーバの局部発振器であり、前記入力信号は少なくとも100メガヘルツの周波数を有している請求項7の回路。
- 前記フィードバック回路は、
前記第2の信号及び前記第1の信号の反転(inverse)の論理ANDを出力する第1のデジタル論理ゲートと、
前記第1の信号及び前記第2の信号の論理ANDを出力する第2のデジタル論理ゲートと、
前記第1の信号及び前記第2の信号の反転の論理ANDを出力する第3のデジタル論理ゲートと、
前記第1の信号の反転及び前記第1の信号の反転の論理ANDを出力する第4のデジタル論理ゲートと、
前記第1、第2、第3、及び第4のデジタル論理ゲートから出力された信号を受信し、制御信号を前記遅延回路へと供給する回路と、
を備える請求項7の回路。 - 前記遅延回路は、デジタル論理インバータ、及びNチャネル電界効果トランジスタ(NFET)を備え、前記デジタル論理インバータは、信号入力リード、信号出力リード、電源供給リード、及びグランド・リードを備え、前記グランド・リードは、前記NFETを介し、抵抗を介して(resistively)グランド電位に結合されることが可能(couplable)である請求項7の回路。
- 前記遅延回路は、Pチャネル電界効果トランジスタ(PFET)を更に備え、前記デジタル論理インバータの前記電源リードは、前記PFETを介し、抵抗を介して供給電圧に結合されることが可能である請求項16の回路。
- 周波数3Fの入力信号を受信し、第1の信号C及び第2の信号A´を出力する三分周回路(divide-by-three circuit)であって、前記第1の信号C及び前記第2の信号A´は、同様の周波数Fを有し、前記第1の信号C及び前記第2の信号A´は、互いに関しておおよそ120度位相がずれている、前記三分周回路と、
前記三分周回路から前記第2の信号A´を受信し、前記第2の信号の遅延バージョンAを出力する遅延回路と、
前記第2の信号の前記遅延バージョンAが、前記第1の信号Cに対して90度位相がずれるように、前記第1の信号C及び前記遅延バージョンAに基づいて、フィードバック制御ループ(feedback control loop)において前記遅延回路を制御する手段と、
を備える回路。 - 前記回路は、無線レシーバの局部発振器であり、前記入力信号は、少なくとも100メガヘルツの周波数を有している請求項18の回路。
- ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
第1の信号C、及び前記第1の信号Cに関しておおよそ120度位相がずれている第2の信号A´を生成するために、3で入力信号を周波数分周すること(frequency dividing)であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´はおおよそ50%のデューティ・サイクルを有する、前記周波数分周することと、
前記第2の信号A´に関して前記第2の信号A´の遅延バージョン(delayed version)Aが遅延される際の遅延の量を制御することと、
を備え、
前記第2の信号A´の前記遅延バージョンAが、前記第1の信号Cに対して90度位相がずれるように、前記第1の信号C及び前記遅延バージョンAに基づいて制御ループ(control loop)によって、前記遅延バージョンAが制御される
有形記憶媒体。 - ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
電圧制御オシレータ(VCO:voltage controlled oscillator)からの信号を受信する請求項20の有形記憶媒体。 - ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第1の信号C、及び前記第2の信号の前記遅延バージョンAで論理AND演算(logical AND operation)を実行することであって、それによって第3の信号を生成する、前記実行することと、
前記第1の信号Cを反転することであって、それによって前記第1の信号の反転バージョン(inverted version)Cbを生成する、前記反転することと、
前記第1の信号の前記反転バージョンCb、及び前記第2の信号の前記遅延バージョンAで論理AND演算を実行することであって、それによって第4の信号を生成する、前記実行することと、
前記制御ループの第3及び第4の信号に基づいて、前記第2の信号A´に関する前記遅延バージョンAの遅延の前記量を制御することと、
を更に備える請求項20の有形記憶媒体。 - ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成することと、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成することと、
を更に備える請求項20の有形記憶媒体。 - ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第3の信号を第1の電圧レベルに変換することであって、前記第1の電圧レベルは前記時間T1の量を示す、前記変換することと、
前記第4の信号を第2の電圧レベルに変換することであって、前記第2の電圧レベルは前記時間T2の量を示す、前記変換することと、
前記第1及び第2の電圧レベルを演算増幅器に供給することであって、前記演算増幅器によって出力される信号は、前記第2の信号の前記非遅延バージョン(undelayed version)A´に関して、前記第2の信号の前記遅延バージョンAがどの程度遅延されるかどうかを決定する、前記供給することと、
を更に備える請求項23の有形記憶媒体。 - ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する第1の論理ゲートと、
前記第1の信号Cのエッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する第2の論理ゲートと、
を更に備える請求項20の有形記憶媒体。 - ステップをプロセッサに実行させるように構成されるプロセッサ実行可能なソフトウェア命令が保持されている有形記憶媒体であって、
前記ステップは、
前記第1、第2、及び第3の信号の一つ、及び前記第1、第2、及び第3の信号の他の一つで論理AND演算を実行することと、
前記第1、第2、及び第3の信号の前記一つ、及び前記第1、第2、及び第3の信号の前記他の一つの反転で論理AND演算を実行することと、
を更に備える請求項20の有形記憶媒体。 - 第1の信号C、及び前記第1の信号Cに関しておおよそ120度位相がずれている第2の信号A´を生成するために、3で入力信号を周波数分周する手段であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´はおおよそ50%のデューティ・サイクルを有する、前記周波数分周する手段と、
前記第2の信号A´に関して前記第2の信号A´の遅延バージョン(delayed version)Aが遅延される際の遅延の量を制御する手段と、
を備え、
前記第2の信号A´の前記遅延バージョンAが、前記第1の信号Cに対して90度位相がずれるように、前記第1の信号C及び前記遅延バージョンAに基づいて制御ループ(control loop)によって、前記遅延バージョンAが制御される
回路。 - 前記Aの遅延量を制御する手段は、
前記第1の信号C、及び前記第2の信号の前記遅延バージョンAで論理AND演算(logical AND operation)を実行する手段であって、それによって第3の信号を生成する、前記実行する手段と、
前記第1の信号Cを反転する手段であって、それによって前記第1の信号の反転バージョン(inverted version)Cbを生成する、前記反転する手段と、
前記第1の信号の前記反転バージョンCb、及び前記第2の信号の前記遅延バージョンAで論理AND演算を実行する手段であって、それによって第4の信号を生成する、前記実行する手段と、
前記制御ループの第3及び第4の信号に基づいて、前記第2の信号A´に関する前記遅延バージョンAの遅延の前記量を制御する手段と、
を更に備える請求項27の回路。 - 前記Aの遅延量を制御する手段は、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する手段と、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する手段と、
を更に備える請求項27の回路。 - 前記Aの遅延量を制御する手段は、
前記第3の信号を第1の電圧レベルに変換する手段であって、前記第1の電圧レベルは前記時間T1の量を示す、前記変換する手段と、
前記第4の信号を第2の電圧レベルに変換する手段であって、前記第2の電圧レベルは前記時間T2の量を示す、前記変換する手段と、
前記第1及び第2の電圧レベルを演算増幅器に供給する手段であって、前記演算増幅器によって出力される信号は、前記第2の信号の前記非遅延バージョン(undelayed version)A´に関して、前記第2の信号の前記遅延バージョンAがどの程度遅延されるかどうかを決定する、前記供給する手段と、
を更に備える請求項29の回路。 - 前記Aの遅延量を制御する手段は、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する手段と、
前記第1の信号Cのエッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する手段と、
を更に備える請求項27の回路。 - 前記入力信号を周波数分周する手段は、第3の信号Bを生成する手段を更に備え、
前記Aの遅延量を制御する手段は、
前記第1、第2、及び第3の信号の一つ、及び前記第1、第2、及び第3の信号の他の一つで論理AND演算を実行する手段と、
前記第1、第2、及び第3の信号の前記一つ、及び前記第1、第2、及び第3の信号の前記他の一つの反転で論理AND演算を実行する手段と、
を更に備える請求項27の回路。
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