KR101292767B1 - 패스 트랜지스터 및 이를 포함하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기 - Google Patents

패스 트랜지스터 및 이를 포함하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기 Download PDF

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Abstract

입력 클럭 신호(CLKIN)의 주파수를
Figure 112011069633496-pat00046
로 분주하여,
Figure 112011069633496-pat00047
% 또는
Figure 112011069633496-pat00048
%의 듀티 싸이클(duty cycle)을 갖는 클럭 신호(X)를 출력하는 주파수 분주기-여기서, 상기 N은 자연수임-; 상기 주파수 분주기로부터 출력되는 클럭 신호(X)와 입력 클럭 신호(CLKIN)를 입력받아 보정된 듀티 싸이클을 갖는 클럭 신호(Y)를 출력하는 패스 트랜지스터(pass transistor); 및 상기 패스 트랜지스터로부터 출력되는 클럭 신호(Y)를 외부로 전달하는 출력 클럭 버퍼를 포함하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기가 제공된다.

Description

패스 트랜지스터 및 이를 포함하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기{PASS TRANSISTOR AND ODD NUMBER FREQUENCY DEVIDER WITH 50% DUTY CYCLE INCLUDING IT}
본 발명은 입력 클럭 신호의 주파수를 분주하여 출력 클럭 신호를 생성하기 위한 주파수 분주기(frequency divider)에 관한 것으로서, 보다 구체적으로는 입력 클럭 신호의 주파수를 2N+1(여기서, N은 자연수)의 홀수로 분주하되, 주파수 분주된 출력 클럭 신호가 50% 듀티 싸이클을 갖도록 하는 홀수 주파수 분주기 및 이러한 홀수 주파수 분주기에 사용되는 신규의 패스 트랜지스터에 관한 것이다.
종래의 홀수 주파수 분주기는 일반적으로 플립플롭(flipflop)을 사용하여 카운터로 구현하며, 입력 클럭 신호의 상승 엣지 또는 하강 엣지만을 사용할 경우, 듀티 싸이클은
Figure 112011069633496-pat00001
%,
Figure 112011069633496-pat00002
%, …,
Figure 112011069633496-pat00003
% 또는
Figure 112011069633496-pat00004
% 중의 하나로 설계된다. 따라서, 분주된 출력 클럭 신호의 듀티 싸이클이 정확히 50%가 되지 못하고 50%보다 작거나 큰 단점이 있다.
따라서, 홀수 주파수 분주기의 출력 클럭 신호가 50% 듀티 싸이클을 갖도록 하기 위해서는 입력 클럭 신호의 상승 엣지와 하강 엣지를 모두 사용하는 구조를 택하거나, 추가적인 듀티 싸이클 보정회로를 사용하는 등의 방법을 사용하게 된다.
그러나 입력 클럭 신호의 상승 엣지와 하강 엣지를 모두 사용할 경우, 카운터로 구현된 홀수 주파수 분주기는 입력 클럭 신호의 상승 엣지와 하강 엣지 중의 어느 하나만 사용할 경우에 비하여 동작 속도가 더 낮은 단점이 있다. 또한, 추가적인 듀티 싸이클 보정회로를 사용할 경우, 홀수 주파수 분주기는 "Duty Cycle Control Circuit and Applications to Frequency dividers," Hwang-Cherng Chow, IEEE Proceedings of ICECS, 1999. 와 같이 구현이 복잡해지고 추가적인 전력소모를 하는 단점이 있다.
상기와 같은 문제점을 해결하기 위해, 본 발명은, 종래의 홀수 주파수 분주기와 달리, 새로운 패스 트랜지스터(pass transistor)를 사용하여 구현함으로써, 구현이 간단하고 추가적인 전력소모가 적은 장점을 가지고 있는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기를 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 따르면, 50% 듀티 싸이클을 갖는 홀수 주파수 분주기가 제공된다.
본 발명의 일 실시예에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기는, 입력 클럭 신호(CLKIN)의 주파수를
Figure 112011069633496-pat00005
로 분주하여,
Figure 112011069633496-pat00006
% 또는
Figure 112011069633496-pat00007
%의 듀티 싸이클(duty cycle)을 갖는 클럭 신호(X)를 출력하는 주파수 분주기-여기서, 상기 N은 자연수임-; 상기 주파수 분주기로부터 출력되는 클럭 신호(X)와 입력 클럭 신호(CLKIN)를 입력받아 보정된 듀티 싸이클을 갖는 클럭 신호(Y)를 출력하는 패스 트랜지스터(pass transistor); 및 상기 패스 트랜지스터로부터 출력되는 클럭 신호(Y)를 외부로 전달하는 출력 클럭 버퍼를 포함할 수 있다.
또한 본 발명의 다른 실시예에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기는, 입력 클럭 신호(CLKIN)의 주파수를
Figure 112011069633496-pat00008
로 분주하여,
Figure 112011069633496-pat00009
% 또는
Figure 112011069633496-pat00010
%의 듀티 싸이클(duty cycle)을 갖는 클럭 신호(X)를 출력하는 주파수 분주기-여기서, 상기 N은 자연수임-; 입력 클럭 신호(CLKIN)를 입력받아 소정의 시간 지연된 클럭 신호(CLKIN,DELAY)를 출력하는 딜레이 셀; 상기 주파수 분주기로부터 출력되는 클럭 신호(X)와 상기 딜레이 셀로부터 출력되는 클럭 신호(CLKIN,DELAY)를 입력받아 보정된 듀티 싸이클을 갖는 클럭 신호(Y)를 출력하는 패스 트랜지스터(pass transistor); 및 상기 패스 트랜지스터로부터 출력되는 클럭 신호(Y)를 외부로 전달하는 출력 클럭 버퍼를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 신규의 패스 트랜지스터가 제공된다.
본 발명의 실시예에 따른 패스 트랜지스터는, 각각 소스(source), 드레인(drain) 및 게이트(gate)가 서로 연결된 NMOS와 PMOS 트랜지스터로 구성될 수 있다.
본 발명의 실시예에 의하면, 종래의 홀수 주파수 분주기와 달리 새로운 패스 트랜지스터(pass transistor)를 포함하는 홀수 주파수 분주기 구조를 사용함으로써, 구현이 간단하고 추가적인 전력소모가 적은 장점을 가지고 있다.
도 1은 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기의 블록도의 일례이다.
도 2는 도 1의 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기에서, 특히 홀수 주파수 분주기(100) 부분을 입력 클럭 신호(CLKIN)의 상승 엣지(rising edge)에서 트리거(triggered)되고 60%의 듀티 싸이클을 갖는 1/5 주파수 분주기(110)로 대치한, 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 구체적인 회로도의 일례이다.
도 3a은 각각 높은 전원전압(high VDD)과 낮은 전원전압(low VDD)에 대하여 패스 트랜지스터(pass transistor)가 전송할 수 있는 전압 신호 크기를 비교 설명하는 개념도이다.
도 3b는 본 발명의 실시예에 따른 신규의 패스 트랜지스터를 보다 구체적으로 설명하기 위한 도면.
도 4a는 각각 높은 전원전압(high VDD)과 낮은 전원전압(low VDD)에 대하여 패스 트랜지스터(pass transistor)가 전송할 수 있는 전압 신호 크기와 이에 상응하는 디지털 값을 비교한 도표이다.
도 4b는 각각 높은 전원전압(high VDD)과 낮은 전원전압(low VDD)에 대하여 패스 트랜지스터(pass transistor)가 전송할 수 있는 전압 신호 파형을 비교한 도표이다.
도 5는 도 2의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 타이밍 다이아그램이다.
도 6은 도 2의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기에서 출력 클럭 버퍼(300)로 일반적인 인버터(310)를 사용했을 경우, 각 주요 지점의 시뮬레이션 파형이다.
도 7은 패스 트랜지스터(pass transistor, 200)의 클럭 피드쓰루(clock feedthrough)를 줄이기 위하여 일반적인 인버터(310)에 그보다 작은 인버터(320)를 추가적으로 연결하여 구성한 출력 버퍼(300)의 일례이다.
도 8은 도 2의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기에서 출력 클럭 버퍼(300)로 도 7과 같이 일반적인 인버터(310)에 그보다 작은 인버터(320)를 추가적으로 연결하여 구성한 출력 버퍼를 사용했을 경우, 각 주요 지점의 시뮬레이션 파형이다.
도 9는 도 2의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기에서 출력 클럭 버퍼(300)로 도 7과 같이 일반적인 인버터(310)에 그보다 작은 인버터(320)를 추가적으로 연결하여 구성한 출력 버퍼를 사용하고 전원 전압을 1.2V에서 1.8V로 높였을 경우, 각 주요 지점의 시뮬레이션 파형이다.
도 10은 도 1의 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기에서, 특히 홀수 주파수 분주기(100) 부분을 입력 클럭 신호(CLKIN)의 하강 엣지(falling edge)에서 트리거(triggered)되고 40%의 듀티 싸이클을 갖는 1/5 주파수 분주기(120)로 대치한, 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 구체적인 회로도의 다른 일례이다.
도 11은 도 10의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 타이밍 다이아그램이다.
도 12는 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기의 블록도의 다른 일례이다.
도 13은 도 12의 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기에서, 특히 홀수 주파수 분주기(100) 부분을 입력 클럭 신호(CLKIN)의 상승 엣지(rising edge)에서 트리거(triggered)되고 60%의 듀티 싸이클을 갖는 1/5 주파수 분주기(110)로 대치한, 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 구체적인 회로도의 일례이다.
도 14는 도 12의 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기에서, 특히 홀수 주파수 분주기(100) 부분을 입력 클럭 신호(CLKIN)의 하강 엣지(falling edge)에서 트리거(triggered)되고 40%의 듀티 싸이클을 갖는 1/5 주파수 분주기(120)로 대치한, 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 구체적인 회로도의 다른 일례이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 관하여 상세히 설명한다.
도 1은 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기의 블록도의 일례이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기는, 입력 클럭 신호(CLKIN)의 주파수를
Figure 112011069633496-pat00011
로 분주하여,
Figure 112011069633496-pat00012
% 또는
Figure 112011069633496-pat00013
%의 듀티 싸이클(duty cycle)을 갖는 클럭 신호(X)를 출력하는 주파수 분주기(100)와, 상기 주파수 분주기(100)로부터 출력되는 클럭 신호(X)와 입력 클럭 신호(CLKIN)를 입력받아 보정된 듀티 싸이클을 갖는 클럭 신호(Y)를 출력하는 패스 트랜지스터(pass transistor, 200)와, 상기 패스 트랜지스터(200)로부터 출력되는 클럭 신호(Y)를 외부로 전달하는 출력 클럭 버퍼(300)를 포함하여 구성될 수 있다.
이때, 상기 N은 자연수이다. 즉, N이 1일 경우 1/3 주파수 분주기를 의미하며, N이 2일 경우 1/5 주파수 분주기를 의미하고, N이 3일 경우 1/7 주파수 분주기를 의미하는 방식이다. 그리고 여기서, 출력 클럭 버퍼(300)란 인버터(inverter)를 포함하는 개념이다.
앞서 배경기술에서 설명한 바와 같이 홀수 주파수 분주기는 상승 엣지 또는 하강 엣지만을 사용할 경우, 정확히 50% 듀티 싸이클을 갖지 못하고,
Figure 112011069633496-pat00014
%,
Figure 112011069633496-pat00015
%, …,
Figure 112011069633496-pat00016
% 또는
Figure 112011069633496-pat00017
% 등과 같은 듀티 싸이클을 갖게 된다. 구체적인 예로 N이 2일 경우, 일반적인 1/5 주파수 분주기의 듀티 싸이클은 20%, 40%, 60% 또는 80% 중의 하나가 될 수 있다.
본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기는,
Figure 112011069633496-pat00018
% 또는
Figure 112011069633496-pat00019
%의 듀티 싸이클(duty cycle)을 갖는 일반적인 주파수 분주기(100)의 출력 클럭 신호(X)와 입력 클럭 신호(CLKIN)를 사용하여 50% 듀티 싸이클을 갖는 클럭 신호(Y)를 출력하는 패스 트랜지스터(200)를 포함한다. 이와 같은 기능을 하는 패스 트랜지스터(pass transistor, 200)의 보다 구체적인 동작은 도 3a 및 도 4에서 보다 자세히 설명하고자 한다.
도 2는 도 1의 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기에서, 특히 홀수 주파수 분주기(100) 부분을 입력 클럭 신호(CLKIN)의 상승 엣지(rising edge)에서 트리거(triggered)되고 60%의 듀티 싸이클을 갖는 1/5 주파수 분주기(110)로 대치한, 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 구체적인 회로도의 일례이다.
상기 1/5 주파수 분주기(110)는 도 2를 통해 도시된 바와 같이 세 개의 D 플립플롭(D flipflop)과 하나의 낸드 게이트(NAND gate)로 구성될 수 있다. 도 2는 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기의 구체적인 구현 일례로서, 이와 유사한 방법으로 1/3 주파수 분주기, 1/7 주파수 분주기 등도 구현할 수 있다. 다만, 입력 클럭 신호(CLKIN)의 상승 엣지(rising edge)에서 주파수 분주기(110)가 트리거(triggered)될 경우에는 출력 신호(X)의 듀티 싸이클은 반드시
Figure 112011069633496-pat00020
%이어야 한다.
도 3a은 각각 높은 전원전압(high VDD)과 낮은 전원전압(low VDD)에 대하여 패스 트랜지스터(pass transistor)가 전송할 수 있는 전압 신호 크기를 비교 설명하는 개념도이다.
도 1의 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기에서 사용되는 패스 트랜지스터(200)는, 도 1에 도시된 바와 같이 각각 소스(source), 드레인(drain) 및 게이트(gate)가 서로 연결된 NMOS와 PMOS 트랜지스터들로 구성된다. 이러한 패스 트랜지스터는 낮은 전원전압(low VDD)과 높은 전원전압(high VDD)에 대하여 서로 다른 동작 결과를 보인다.
즉, 도 3a의 상단에 도시된 바와 같이 PMOS 패스 트랜지스터는 게이트에 0V가 인가되었을 때에 VTH에서 VDD까지의 전압을 전달할 수 있다. 만약 높은 전원전압(high VDD)으로 인하여 VTH가 스위칭 전압(일반적으로, VDD/2)보다 낮을 경우 PMOS 패스 트랜지스터는 로직 값 0과 1을 모두 전달할 수 있지만, 반대로 낮은 전원전압(low VDD)으로 인하여 VTH가 스위칭 전압(일반적으로, VDD/2)보다 높을 경우 PMOS 패스 트랜지스터는 오직 로직 값 1만을 전달할 수 있다.
또한, 도 3a의 하단에 도시된 바와 같이 NMOS 패스 트랜지스터는 게이트에 전원전압(VDD)이 인가되었을 때에 0V에서 VDD-VTH까지의 전압을 전달할 수 있다. 만약 높은 전원전압(high VDD)으로 인하여 VDD-VTH가 스위칭 전압(일반적으로, VDD/2)보다 높을 경우 NMOS 패스 트랜지스터는 로직 값 0과 1을 모두 전달할 수 있지만, 반대로 낮은 전원전압(low VDD)으로 인하여 VDD-VTH가 스위칭 전압(일반적으로, VDD/2)보다 낮을 경우 NMOS 패스 트랜지스터는 오직 로직 값 0만을 전달할 수 있다.
도 3b는 본 발명의 실시예에 따른 신규의 패스 트랜지스터를 보다 구체적으로 설명하기 위한 도면이다. 앞서 간략히 설명한 바와 같이, 본 발명의 실시예에 따른 신규의 패스 트랜지스터(200)는, 1개의 NMOS 트랜지스터(210)와 1개의 PMOS 트랜지스터(220)으로 구성되며, 이때, NMOS 및 PMOS 트랜지스터의 게이트(gate) 단 간, 소스(source) 단 간, 드레인(drain) 단 간은 도 3b를 통해 도시된 바와 같이 상호 연결되는 형태로 구현될 수 있다.
도 4a는 각각 높은 전원전압(high VDD)과 낮은 전원전압(low VDD)에 대하여 패스 트랜지스터(pass transistor)가 전송할 수 있는 전압 신호 크기와 이에 상응하는 디지털 값을 비교한 도표이며, 도 4b는 각각 높은 전원전압(high VDD)과 낮은 전원전압(low VDD)에 대하여 패스 트랜지스터(pass transistor)가 전송할 수 있는 전압 신호 파형을 비교한 도표이다. 이와 같이 각각 소스(source), 드레인(drain) 및 게이트(gate)가 서로 연결된 NMOS와 PMOS 트랜지스터들로 구성된 새로운 패스 트랜지스터(200)는 도 4b의 도표에 정리된 바와 같은 독특한 전압 신호 전달 특성을 갖는다.
도 5는 도 2의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 타이밍 다이아그램이다. 일반적인 주파수 분주기(110)의 출력 클럭 신호(X)는 입력 클럭 신호(CLKIN)의 상승 엣지(rising edge)에서 트리거(triggered)되고 60%의 듀티 싸이클을 갖음을 알 수 있다. 이때, 도 4b의 도표에 정리된 패스 트랜지스터(200)의 특성에 의하여 상기 패스 트랜지스터(200)의 출력 신호(Y)는 정확히 50%의 듀티 싸이클을 가짐을 알 수 있다.
도 6은 도 2의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기에서출력 클럭 버퍼(300)로 일반적인 인버터(310)를 사용했을 경우, 각 주요 지점의 시뮬레이션 파형이다. 도 6의 회로 시뮬레이션 신호 파형 Y는 도 5의 타이밍 다이아그램의 신호 파형 Y와 다르게 약간의 리플(ripple)이 존재한다. 그 이유는 입력 클럭 신호(CLKIN)가 패스 트랜지스터(200)를 거쳐 클럭 피드쓰루(clock feedthrough)되기 때문이다. 이러한 클럭 피드쓰루(clock feedthrough)에 의한 리플(ripple)은 출력 클럭(CLKOUT)의 듀티 싸이클을 50%와 다르게 만드는 원인이 된다.
도 7은 이와 같은 패스 트랜지스터(pass transistor, 200)의 클럭 피드쓰루(clock feedthrough)를 줄이기 위하여 일반적인 인버터(310)에 그보다 작은 인버터(320)를 추가적으로 연결하여 구성한 출력 버퍼(300)의 일례이다. 상기 일반적인 인버터(310)의 출력과 상기 그보다 작은 인버터(320)의 입력을 상호 연결하고, 상기 일반적인 인버터(310)의 입력과 상기 그보다 작은 인버터(320)의 출력을 상호 연결하여 구성된다. 여기서, 일반적인 인버터(310)에 대비하여 그보다 작은 인버터(320)란, 인버터의 W/L 값이 작은 것을 의미한다. 여기서, W는 해당 인버터의 채널 폭(channel width)을 의미하고, L은 해당 인버터의 채널 길이(channel length)를 의미한다. 즉, W/L 값이 상대적으로 큰 인버터(310)의 출력을 W/L 값이 그보다 상대적으로 작은 인버터(320)의 입력으로 연결하고, W/L 값이 작은 상기 인버터(320)의 출력을 W/L 값이 상대적으로 큰 인버터(310)의 입력으로 연결하는 것을 의미한다.
도 8은 도 2의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기에서 출력 클럭 버퍼(300)로 도 7과 같이 일반적인 인버터(310)에 그보다 작은 인버터(320)를 추가적으로 연결하여 구성한 출력 버퍼를 사용했을 경우, 각 주요 지점의 시뮬레이션 파형이다. 도 8의 회로 시뮬레이션 신호 파형 Y는 도 6의 회로 시뮬레이션 신호 파형 Y와 다르게 리플(ripple)이 줄어들었음을 볼 수 있다. 따라서, 도 8에서 볼 수 있듯이 출력 클럭(CLKOUT)의 듀티 싸이클이 정확히 50% 임을 알 수 있다.
도 9는 도 2의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기에서출력 클럭 버퍼(300)로 도 7과 같이 일반적인 인버터(310)에 그보다 작은 인버터(320)를 추가적으로 연결하여 구성한 출력 버퍼를 사용하고 전원 전압을 1.2V에서 1.8V로 높였을 경우, 각 주요 지점의 시뮬레이션 파형이다. 도 9에 도시된 출력 클럭(CLKOUT)의 듀티 싸이클은 50%가 아닌데, 그 이유는 앞서 도 4b의 도표에서 정리한 바와 같이 높은 전원전압(high VDD)에서는 본 발명에 따른 패스 트랜지스터(200)가 모든 로직 값을 전달하기 때문에 듀티 싸이클을 50%로 조정하지 못하기 때문이다. 따라서, 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기는 패스 트랜지스터(200)의 문턱 전압(VTH, 도 3a 참조)이 스위칭 전압(일반적으로, VDD/2, 도 3a 참조)보다 높은 경우에 대하여, 즉 낮은 전원전압(low VDD)에 대하여, 정상적으로 동작할 수 있다.
도 10은 도 1의 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기에서, 특히 홀수 주파수 분주기(100) 부분을 입력 클럭 신호(CLKIN)의 하강 엣지(falling edge)에서 트리거(triggered)되고 40%의 듀티 싸이클을 갖는 1/5 주파수 분주기(120)로 대치한, 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 구체적인 회로도의 다른 일례이다.
상기 1/5 주파수 분주기(120)는 도시된 바와 같이 세 개의 D 플립플롭(D flipflop)과 하나의 노어 게이트(NOR gate)로 구성된다. 도 10은 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기의 구체적인 구현 일례로서, 이와 유사한 방법으로 1/3 주파수 분주기, 1/7 주파수 분주기 등도 구현할 수 있다. 다만, 입력 클럭 신호(CLKIN)의 하강 엣지(rising edge)에서 주파수 분주기(120)가 트리거(triggered)될 경우에는 출력 신호(X)의 듀티 싸이클은 반드시
Figure 112011069633496-pat00021
%이어야 한다.
도 11은 도 10의 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 타이밍 다이아그램이다. 일반적인 주파수 분주기(120)의 출력 클럭 신호(X)는 입력 클럭 신호(CLKIN)의 하강 엣지(rising edge)에서 트리거(triggered)되고 40%의 듀티 싸이클을 가짐을 알 수 있다. 이때, 도 4b의 도표에 정리된 패스 트랜지스터(200)의 특성에 의하여 상기 패스 트랜지스터(200)의 출력 신호(Y)는 정확히 50%의 듀티 싸이클을 가짐을 알 수 있다.
도 12는 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기의 블록도의 다른 일례이다.
도 12를 참조하면, 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기는 입력 클럭 신호(CLKIN)의 주파수를
Figure 112011069633496-pat00022
로 분주하여,
Figure 112011069633496-pat00023
% 또는
Figure 112011069633496-pat00024
%의 듀티 싸이클(duty cycle)을 갖는 클럭 신호(X)를 출력하는 주파수 분주기(100)와, 입력 클럭 신호(CLKIN)를 입력받아 소정의 시간 지연된 클럭 신호(CLKIN,DELAY)를 출력하는 딜레이 셀(400)과, 상기 주파수 분주기(100)로부터 출력되는 클럭 신호(X)와 상기 딜레이 셀(400)로부터 출력되는 클럭 신호(CLKIN,DELAY)를 입력받아 보정된 듀티 싸이클을 갖는 클럭 신호(Y)를 출력하는 패스 트랜지스터(pass transistor, 200)와, 상기 패스 트랜지스터(200)로부터 출력되는 클럭 신호(Y)를 외부로 전달하는 출력 클럭 버퍼(300)를 포함하여 구성될 수 있다.
이때, 상기 N은 자연수이다. 즉, N이 1일 경우 1/3 주파수 분주기를 의미하며, N이 2일 경우 1/5 주파수 분주기를 의미하고, N이 3일 경우 1/7 주파수 분주기를 의미하는 방식이다. 앞서도 설명한 바와 같이, 홀수 주파수 분주기는 상승 엣지 또는 하강 엣지만을 사용할 경우 정확히 50% 듀티 싸이클을 갖지 못하고,
Figure 112011069633496-pat00025
%,
Figure 112011069633496-pat00026
%, …,
Figure 112011069633496-pat00027
% 또는
Figure 112011069633496-pat00028
% 등과 같은 듀티 싸이클을 갖게 된다.
이와 달리, 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기는
Figure 112011069633496-pat00029
% 또는
Figure 112011069633496-pat00030
%의 듀티 싸이클(duty cycle)을 갖는 일반적인 주파수 분주기(100)의 출력 클럭 신호(X)와 딜레이 셀(400)로부터 출력되는 클럭 신호(CLKIN,DELAY)를 사용하여 50% 듀티 싸이클을 갖는 클럭 신호(Y)를 출력하는 새로운 패스 트랜지스터(200)를 포함한다. 여기서, 딜레이 셀(400)은 입력 클럭 신호(CLKIN)와 일반적인 주파수 분주기(100)의 출력 클럭 신호(X)의 타이밍 옵셋을 적절히 맞추는 기능을 한다.
도 13은 도 12의 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기에서, 특히 홀수 주파수 분주기(100) 부분을 입력 클럭 신호(CLKIN)의 상승 엣지(rising edge)에서 트리거(triggered)되고 60%의 듀티 싸이클을 갖는 1/5 주파수 분주기(110)로 대치한, 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 구체적인 회로도의 일례이다.
상기 1/5 주파수 분주기(110)는 도시된 바와 같이 세 개의 D 플립플롭(D flipflop)과 하나의 낸드 게이트(NAND gate)로 구성된다. 도 13은 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기의 구체적인 구현 일례로서, 이와 유사한 방법으로 1/3 주파수 분주기, 1/7 주파수 분주기 등도 구현할 수 있다. 다만, 입력 클럭 신호(CLKIN)의 상승 엣지(rising edge)에서 주파수 분주기(110)가 트리거(triggered)될 경우에는 출력 신호(X)의 듀티 싸이클은 반드시
Figure 112011069633496-pat00031
%이어야 한다.
도 14는 도 12의 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기에서, 특히 홀수 주파수 분주기(100) 부분을 입력 클럭 신호(CLKIN)의 하강 엣지(falling edge)에서 트리거(triggered)되고 40%의 듀티 싸이클을 갖는 1/5 주파수 분주기(120)로 대치한, 본 발명에 따른 50% 듀티 싸이클을 갖는 1/5 주파수 분주기의 구체적인 회로도의 다른 일례이다.
상기 1/5 주파수 분주기(120)는 도시된 바와 같이 세 개의 D 플립플롭(D flipflop)과 하나의 노어 게이트(NOR gate)로 구성된다. 도 14는 본 발명에 따른 50% 듀티 싸이클을 갖는 홀수 주파수 분주기의 구체적인 구현 일례로서, 이와 유사한 방법으로 1/3 주파수 분주기, 1/7 주파수 분주기 등도 구현할 수 있다. 다만, 입력 클럭 신호(CLKIN)의 하강 엣지(rising edge)에서 주파수 분주기(120)가 트리거(triggered)될 경우에는 출력 신호(X)의 듀티 싸이클은 반드시
Figure 112011069633496-pat00032
%이어야 한다.
이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.
100 : 입력 클럭 신호(CLKIN)의 주파수를
Figure 112011069633496-pat00033
로 분주하여,
Figure 112011069633496-pat00034
% 또는
Figure 112011069633496-pat00035
%의 듀티 싸이클(duty cycle)을 갖는 클럭 신호(X)를 출력하는 주파수 분주기
110 : 입력 클럭 신호의 상승 엣지(rising edge)에서 트리거(triggered)되고 60%의 듀티 싸이클을 갖는 1/5 주파수 분주기의 일례
120 : 입력 클럭 신호의 하강 엣지(falling edge)에서 트리거(triggered)되고 40%의 듀티 싸이클을 갖는 1/5 주파수 분주기의 일례
200 : 각각 소스(source), 드레인(drain) 및 게이트(gate)가 서로 연결된 NMOS와 PMOS 트랜지스터들로 구성된 새로운 패스 트랜지스터(pass transistor)
300 : 출력 클럭 버퍼
310 : 일반적인 인버터
320 : 일반적인 인버터(310)보다 작은 인버터
400 : 딜레이 셀

Claims (11)

  1. 입력 클럭 신호(CLKIN)의 주파수를
    Figure 112013021522785-pat00036
    로 분주하여,
    Figure 112013021522785-pat00037
    % 또는
    Figure 112013021522785-pat00038
    %의 듀티 싸이클(duty cycle)을 갖는 클럭 신호(X)를 출력하는 주파수 분주기-여기서, 상기 N은 자연수임-;
    상기 주파수 분주기로부터 출력되는 클럭 신호(X)와 입력 클럭 신호(CLKIN)를 입력받아 보정된 듀티 싸이클을 갖는 클럭 신호(Y)를 출력하는 패스 트랜지스터(pass transistor); 및
    상기 패스 트랜지스터로부터 출력되는 클럭 신호(Y)를 외부로 전달하는 출력 클럭 버퍼
    를 포함하되,
    상기 패스 트랜지스터(pass transistor)는,
    제1 소스(source), 제1 드레인(drain) 및 제1 게이트(gate)를 포함하는 NMOS 트랜지스터와 제2 소스, 제2 드레인 및 제2 게이트를 포함하는 PMOS 트랜지스터로 구성되며, 상기 제1 소스와 상기 제2 소스가 연결되고, 상기 제1 드레인과 상기 제2 드레인이 연결되고, 상기 제1 게이트와 상기 제2 게이트가 연결되는 것을 특징으로 하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기.
  2. 제1항에 있어서,
    상기 주파수 분주기는,
    상기 주파수 분주기로부터 출력되는 클럭 신호(X)가 입력 클럭 신호(CLKIN)의 상승 엣지(rising edge)에서 트리거(triggered)될 경우,
    Figure 112013021522785-pat00039
    %의 듀티 싸이클(duty cycle)을 갖는 것을 특징으로 하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기.
  3. 제1항에 있어서,
    상기 주파수 분주기는,
    상기 주파수 분주기로부터 출력되는 클럭 신호(X)가 입력 클럭 신호(CLKIN)의 하강 엣지(falling edge)에서 트리거(triggered)될 경우,
    Figure 112013021522785-pat00040
    %의 듀티 싸이클(duty cycle)을 갖는 것을 특징으로 하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기.
  4. 삭제
  5. 제1항에 있어서,
    상기 출력 클럭 버퍼는,
    제1 인버터의 출력과 제2 인버터의 입력을 상호 연결하고, 상기 제1 인버터의 입력과 상기 제2 인버터의 출력을 상호 연결하여 구성하되,
    상기 제2 인버터는 W/L값이 상기 제1 인버터보다 작고,
    상기 W는 인버터의 채널 폭(channel width)이고, 상기 L은 인버터의 채널 길이(channel length)인 것을 특징으로 하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기.
  6. 입력 클럭 신호(CLKIN)의 주파수를
    Figure 112013021522785-pat00041
    로 분주하여,
    Figure 112013021522785-pat00042
    % 또는
    Figure 112013021522785-pat00043
    %의 듀티 싸이클(duty cycle)을 갖는 클럭 신호(X)를 출력하는 주파수 분주기-여기서, 상기 N은 자연수임-;
    입력 클럭 신호(CLKIN)를 입력받아 소정의 시간 지연된 클럭 신호(CLKIN,DELAY)를 출력하는 딜레이 셀;
    상기 주파수 분주기로부터 출력되는 클럭 신호(X)와 상기 딜레이 셀로부터 출력되는 클럭 신호(CLKIN,DELAY)를 입력받아 보정된 듀티 싸이클을 갖는 클럭 신호(Y)를 출력하는 패스 트랜지스터(pass transistor); 및
    상기 패스 트랜지스터로부터 출력되는 클럭 신호(Y)를 외부로 전달하는 출력 클럭 버퍼
    를 포함하되,
    상기 패스 트랜지스터(pass transistor)는,
    제1 소스(source), 제1 드레인(drain) 및 제1 게이트(gate)를 포함하는 NMOS 트랜지스터와 제2 소스, 제2 드레인 및 제2 게이트를 포함하는 PMOS 트랜지스터로 구성되며, 상기 제1 소스와 상기 제2 소스가 연결되고, 상기 제1 드레인과 상기 제2 드레인이 연결되고, 상기 제1 게이트와 상기 제2 게이트가 연결되는 것을 특징으로 하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기.
  7. 제6항에 있어서,
    상기 주파수 분주기는,
    상기 주파수 분주기로부터 출력되는 클럭 신호(X)가 입력 클럭 신호(CLKIN)의 상승 엣지(rising edge)에서 트리거(triggered)될 경우,
    Figure 112013021522785-pat00044
    %의 듀티 싸이클(duty cycle)을 갖는 것을 특징으로 하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기.
  8. 제6항에 있어서,
    상기 주파수 분주기는,
    상기 주파수 분주기로부터 출력되는 클럭 신호(X)가 입력 클럭 신호(CLKIN)의 하강 엣지(falling edge)에서 트리거(triggered)될 경우,
    Figure 112013021522785-pat00045
    %의 듀티 싸이클(duty cycle)을 갖는 것을 특징으로 하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기.
  9. 삭제
  10. 제6항에 있어서,
    상기 출력 클럭 버퍼는,
    제1 인버터의 출력과 제2 인버터의 입력을 상호 연결하고, 상기 제1 인버터의 입력과 상기 제2 인버터의 출력을 상호 연결하여 구성하되,
    상기 제2 인버터는 W/L값이 상기 제1 인버터보다 작고,
    상기 W는 인버터의 채널 폭(channel width)이고, 상기 L은 인버터의 채널 길이(channel length)인 것을 특징으로 하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기.
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