JP6467878B2

JP6467878B2 - マルチプレクサ

Info

Publication number: JP6467878B2
Application number: JP2014228590A
Authority: JP
Inventors: ネドヴィッチ・ニコラ
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2014-02-12
Filing date: 2014-11-11
Publication date: 2019-02-13
Anticipated expiration: 2034-11-11
Also published as: JP2015154484A; US20150229327A1

Description

本願明細書で議論される実施形態は、マルチプレクサに関する。

データシリアライザは、種々の電子装置において一般的に見られる。データシリアライザの機能は、並列データを対応するシリアルデータのストリームに変換することである。データシリアライザは、データが装置内で処理され得るデータよりも有意に速いレートで電子装置に又は電子装置から結合され得る集積回路装置内で用いられる場合が多い。例えば、集積回路装置内では、データは、データがメモリ装置内でシリアルに処理されるレートより有意に速いレートでメモリ装置に又はメモリ装置から結合され得る。これらの場合には、例えば、リードデータは、メモリ装置内のメモリセルのアレイにより多数の並列の桁（例えば、ビット）として提供され得る。これらの多数の並列の桁は、シリアルデータの対応するストリームに変換され、シリアルデータポートを通じて出力される。

シリアライザの設計パラメータは異なる用途では異なり得るが、シリアライザについて考慮され得る２つの設計パラメータは、電力消費と動作速度である。動作速度は、リードデータをメモリ装置から高データ帯域幅で送信させるために重要である。低電力消費は、ラップトップコンピュータ、タブレット又は他のモバイル装置のようなバッテリ式電子システム内でシリアライザが用いられるような種々の用途で重要であり得る。

特定の形式のシリアライザは、しばしば、「パイプラインシリアライザ」と称される。パイプラインシリアライザは、基本的に、それぞれ複数のラッチ及び２対１マルチプレクサをステージに含む複数の多重化回路を配置する。各多重化回路内のラッチにより、従来のパイプラインシリアライザは、広範囲のクロックルーティング、不要に長い待ち時間値、大面積の不利益、大電力消費、及び非常に短い時間制約を有する最終多重化回路における最適経路と闘う場合が多い。

本願明細書で請求される主題は、上述のような欠点を解決する実施形態や上述のような環境でのみ機能する実施形態に限定されない。むしろ、この背景技術は、単に、本願明細書に記載される複数の実施形態が実施される技術分野の一例を説明するために提供される。

開示の実施形態は、マルチプレクサ、シリアライザ、及び並列入力信号を多重化する方法を提供する。

一実施形態の一態様によると、マルチプレクサは、第１の回路と、第２の回路と、第３の回路とを有する。第１の回路は、第１の入力信号及び第１のトリガ信号を受信し、第１の出力ノードに第１の出力信号を出力するよう構成されても良い。第１の出力信号は、第１のトリガ信号の第１のレベルの間、第１の入力信号に基づいても良く、第１のトリガ信号の第２のレベルの間、知られているレベルであっても良い。第２の回路は、第２の入力信号及び第２のトリガ信号を受信し、第２の出力ノードに第２の出力信号を出力するよう構成されても良い。第２の出力信号は、第２のトリガ信号の第１のレベルの間、第２の入力信号に基づいても良く、第２のトリガ信号の第２のレベルの間、知られているレベルであっても良い。第２のトリガ信号は、第１のトリガ信号の反転であっても良い。第３の回路は、第１及び第２の出力ノードに結合され、第１及び第２の出力信号に基づき第３の出力信号を出力するよう構成されても良い。

実施形態の目的及び利点が理解され、少なくとも特に特許請求の範囲で指摘された要素、特徴及び組合せを用いて達成されるだろう。

上述の全体的説明及び以下の詳細な説明の両方は、例示及び説明のためであり、本発明の範囲を限定しないことが理解される。

例示的な実施形態は、添付の図面を用いて、更なる特異性及び詳細事項と共に記載され説明される。
例示的なマルチプレクサのブロック図である。図１Ａのマルチプレクサの例示的なタイミング図である。図１Ａのマルチプレクサに含まれ得る例示的な回路のブロック図である。図１Ａのマルチプレクサに含まれ得る別の例示的な回路のブロック図である。例示的なマルチプレクサの回路図である。例示的なシリアライザのブロック図である。並列入力信号を多重化する例示的な方法のフローチャートである。

一実施形態の一態様によると、第１の回路と、第２の回路と、第３の回路とを有するマルチプレクサが開示される。第１及び第２の回路は、並列データストリームを、入力信号並びに互いの反転である第１及び第２のトリガ信号（例えば、クロック信号）として受信しても良い。第１の回路は、第１のトリガ信号がハイ（high）のときのような、第１のトリガ信号が第１のレベルの間、自身の受信したデータストリームからデータを出力しても良い。第１のトリガ信号がロー（low）のときのような、第１のトリガ信号が第２のレベルの間、第１の回路は、ハイ信号のような知られているレベルを出力しても良い。

第２の回路は、第２のトリガ信号がハイ（high）のときのような、第２のトリガ信号が第１のレベルの間、自身の受信したデータストリームからデータを出力しても良い。第２のトリガ信号がロー（low）のときのような、第２のトリガ信号が第２のレベルの間、第２の回路は、知られているレベルを出力しても良い。第１及び第２の回路は、第１の回路が自身の受信したデータストリームからデータを出力するとき、第２の回路が知られている値を出力し、及び第２の回路が自身の受信したデータストリームからデータを出力するとき、第１の回路は知られている値を出力するように構成されても良い。

第３の回路は、第１及び第２の回路から出力を受信する論理回路であっても良い。論理回路は、該論理回路が受信した出力の他方が知られている値であるとき、受信した出力の一方に基づく値を出力するよう構成されても良い。したがって、論理回路は、第１及び第２の回路からシリアルデータストリームでデータを出力し、それにより、第１及び第２の回路により受信された並列データストリームを多重化し及びシリアル化する。

上述のマルチプレクサは、１又は複数のラッチを有する従来の多重化回路よりも速く、２つの並列データストリームを１つのシリアルデータストリームに多重化及び／又はシリアル化するよう構成される。その結果、シリアライザ内の上述のマルチプレクサのタイミングマージンは、シリアライザ内の従来の多重化回路のタイミングマージンと比べて向上され得る。さらに、従来の多重化回路は、通常、トリガ信号（例えば、クロック）が回路で受信される前に回路においてどれ位長いデータが利用可能であるべきかを含むタイミング要件を設定される。このようなタイミング要件は、本願明細書に記載のマルチプレクサの設定タイミング要件よりも長い。幾つかの実施形態では、本願明細書に記載のマルチプレクサは、トリガ信号の後に、データがマルチプレクサにより受信されても良いことを示す、負の設定タイミング要件を有しても良い。さらに、本願明細書に記載のマルチプレクサの占有面積及び電力使用は、従来の多重化回路の占有面積及び電力使用よりも小さい。

本発明の実施形態を、添付の図面を参照して以下に説明する。

図１Ａは、本願明細書に記載の少なくとも１つの実施形態により配置される例示的なマルチプレクサ１００のブロック図を示す。マルチプレクサ１００は、第１の回路１００、第２の回路１２０、及び第３の回路１３０を有しても良い。第１の回路１１０は、第１の入力ノード１１２、第２の入力ノード１１４、及び出力ノード１１６を有しても良い。第２の回路１２０は、第１の入力ノード１２２、第２の入力ノード１２４、及び出力ノード１２６を有しても良い。第３の回路１３０は、第１の入力ノード１３２、第２の入力ノード１３４、及び出力ノード１３６を有しても良い。第１の回路１１０の出力ノード１１６は、第３の回路１３０の第１の入力ノード１３２に通信可能に結合されても良い。第２の回路１２０の出力ノード１２６は、第３の回路１３０の第２の入力ノード１３４に通信可能に結合されても良い。

第１の回路１１０の第１の入力ノード１１２は、第１の入力信号１０２を受信するよう構成されても良い。第１の入力信号１０２は、第１のレベル又は第２のレベルであっても良い。例えば、第１の入力信号１０２は、論理ハイ又は論理ローであっても良い。第１の入力信号１０２は、シングルエンドデータ信号、差分データ信号、又は特定の他の種類の信号若しくは差分信号であっても良い。

第１の回路１１０の第２の入力ノード１１４は、第１のトリガ信号１０４を受信するよう構成されても良い。第１のトリガ信号１０４は、第１のレベル又は第２のレベルであっても良い。例えば、第１のトリガ信号１０４は、論理ハイ又は論理ローであっても良い。第１のトリガ信号１０４は、シングルエンドクロック信号、差分クロック信号、又は特定の他の信号であっても良い。

第１の回路１１０は、第１の出力信号１１８を生成し、第１の出力信号１１８を第１の回路１１０の出力ノード１１６に出力するよう構成されても良い。第１の出力信号１１８を第１の回路１１０の出力ノード１１６に出力することは、第１の出力信号１１８を第３の回路１３０の第１の入力ノード１３２に供給しても良い。

第１の回路１１０は、第１の入力信号１０２及び第１のトリガ信号１０４に基づき、第１の出力信号１１８を生成しても良い。特に、第１のトリガ信号１０４が第１のレベルの間、第１の出力信号１１８は、第１の入力信号１０２に基づいても良い。幾つかの実施形態では、第１の出力信号１１８は、第１の入力信号１０２と同じレベルであっても良く、第１の出力信号１１８は、第１の入力信号１０２のレベルの反転であっても良い。例えば、第１の入力信号１０２が論理ハイのとき、第１の回路１１０の構成に依存して、第１の出力信号１１８は論理ハイ又は論理ローであっても良い。

第１のトリガ信号１０４が第２のレベルの間、第１の出力信号１１８は知られているレベルであっても良い。例えば、第１のトリガ信号１０４が論理ハイのとき、第１の出力信号１１８は論理ハイである。幾つかの実施形態では、第１の回路１１０は、検知増幅器であっても良い。代替又は追加で、第１の回路１１０は、本願明細書に示されるような第１の出力信号１１８を生成するよう構成される特定の他の種類の回路であっても良い。

図１Ｂは、本願明細書に記載の少なくとも１つの実施形態に従って配置される、図１Ａのマルチプレクサ１００の例示的なタイミング図を示す。特に、図１Ｂは、第１の入力信号１０２のタイミング、第１のトリガ信号１０４、第１の出力信号１１８のレベルを示す。図１Ｂに示すように、第１のトリガ信号１０４が論理ローのとき、第１の出力信号１１８は論理ハイである。さらに、第１のトリガ信号１０４が論理ハイのとき、第１の出力信号１１８は第１の入力信号１０２のレベルに基づく。第１の入力信号１０２のレベルは第１の入力信号１０２により伝達されているデータに基づき変化し得るので、レベルは、Ｓ_１１、Ｓ_１２、Ｓ_１３、Ｓ_１４、Ｓ_１５として示される。第１の出力信号１１８は第１の出力信号１１８の各単位間隔の一部の間、知られているレベルであるが、第１の出力信号１１８は、第１の入力信号１０２のデータレートとほぼ等しいデータレートを有しても良い。

図１Ａに戻ると、第２の回路１２０の第１の入力ノード１２２は、第２の入力信号１０６を受信するよう構成されても良い。第２の入力信号１０６は、第１のレベル又は第２のレベルであっても良い。例えば、第２の入力信号１０６は、論理ハイ又は論理ローであっても良い。第２の入力信号１０６は、シングルエンドデータ信号、差分データ信号、又は特定の他の種類の信号若しくは差分信号であっても良い。幾つかの実施形態では、第１の入力信号１０２及び第２の入力信号１０６は、並列データ信号又はストリームであっても良い。

第２の回路１２０の第２の入力ノード１１４は、第２のトリガ信号１０８を受信するよう構成されても良い。第２のトリガ信号１０８は、第１のレベル又は第２のレベルであっても良い。例えば、第２のトリガ信号１０８は、論理ハイ又は論理ローであっても良い。第２のトリガ信号１０８は、第１のトリガ信号１０４の反転であっても良い。その結果、第２のトリガ信号１０８が論理ハイのとき、第１のトリガ信号１０４は論理ローであっても良く、第２のトリガ信号１０８が論理ローのとき、第１のトリガ信号１０４は論理ハイであっても良い。

第２のトリガ信号１０８は、シングルエンドクロック信号、差分クロック信号、又は特定の他の種類の信号若しくは差分信号であっても良い。幾つかの実施形態では、第２のトリガ信号１０８は、差分クロック信号の一方のクロック信号であっても良く、第１のトリガ信号１０４は、差分クロック信号の他方のクロック信号であっても良い。

第２の回路１２０は、第２の出力信号１２８を生成し、第２の出力信号１２８を第２の回路１２０の出力ノード１２６に出力するよう構成されても良い。第２の出力信号１２８を第２の回路１２０の出力ノード１２６に出力することは、第２の出力信号１２８を第３の回路１３０の第２の入力ノード１３４に供給しても良い。

第２の回路１２０は、第２の入力信号１０６及び第２のトリガ信号１０８に基づき、第２の出力信号１２８を生成しても良い。特に、第２のトリガ信号１０８が第１のレベルの間、第２の出力信号１２８は、第２の入力信号１０６に基づいても良い。幾つかの実施形態では、第２の出力信号１２８は、第２の入力信号１０６と同じレベルであっても良く、第２の出力信号１２８は、第２の入力信号１０６のレベルの反転であっても良い。例えば、第２の入力信号１０６が論理ハイのとき、第２の回路１２０の構成に依存して、第２の出力信号１２８は論理ハイ又は論理ローであっても良い。

第２のトリガ信号１０８が第２のレベルの間、第２の出力信号１２８は知られているレベルであっても良い。第２の出力信号１２８の知られているレベルは、第１の出力信号１１８の知られているレベルと同じであっても良い。第１のトリガ信号１０４及び第２のトリガ信号１０８が互いの反転でる結果として、第２の出力信号１２８及び第１の出力信号１１８は、通常、同時に知られているレベルにならない。むしろ、第２の出力信号１２８が第２の入力信号１０６に基づくとき、第１の出力信号１１８は知られているレベルであり、第１の出力信号１１８が第１の入力信号１０２に基づくとき、第２の出力信号１２８は知られているレベルである。

幾つかの実施形態では、第２の回路１２０は、検知増幅器であっても良い。代替又は追加で、第２の回路１２０は、本願明細書に示されるような第２の出力信号１２８を生成するよう構成される特定の他の種類の回路であっても良い。

図１Ｂは、第２の入力信号１０６のタイミング、第２のトリガ信号１０８、第２の出力信号１２８のレベルを示す。図１Ｂに示すように、第２のトリガ信号１０８が論理ローのとき、第２の出力信号１２８は論理ハイである。さらに、第２のトリガ信号１０８が論理ハイのとき、第２の出力信号１２８は第２の入力信号１０６のレベルに基づく。第２の入力信号１０６のレベルは第２の入力信号１０６により伝達されているデータに基づき変化し得るので、レベルは、Ｓ_２１、Ｓ_２２、Ｓ_２３、Ｓ_２４として示される。第２の出力信号１２８は第２の出力信号１２８の各単位間隔の一部の間、知られているレベルであるが、第２の出力信号１２８は、第２の入力信号１０６のデータレートとほぼ等しいデータレートを有しても良い。

図１Ａに戻ると、第３の回路１３０の第１の入力ノード１３２は、第１の回路１１０から第１の出力信号１１８を受信するよう構成されても良い。第３の回路１３０の第２の入力ノード１３４は、第２の回路１２０から第２の出力信号１２８を受信するよう構成されても良い。

第３の回路１３０は、第１の及び第２の出力信号１１８及び１２８に基づき第３の出力信号１３８を生成し、第３の回路１３０の出力ノード１３６に第３の出力信号１３８を出力するよう構成されても良い。第３の出力信号１３８は、差分信号又はシングルエンド信号であっても良い。

第３の回路１３０は、第１及び第２の出力信号１１８及び１２８のうちの一方が知られているレベルのとき、第３の回路１３０が第１及び第２の出力信号１１８及び１２８のうちの他方に第３の出力信号１３８の基礎を置くよう構成されても良い。例えば、第１の出力信号１１８が第１の入力信号１０２に基づき及び第２の出力信号１２８が知られているレベルであるとき、第３の出力信号１３８は、第１の入力信号１０２に基づく。さらに、第２の出力信号１２８が第２の入力信号１０６に基づき及び第１の出力信号１１８が知られているレベルであるとき、第３の出力信号１３８は、第２の入力信号１０６に基づく。その結果、第３の出力信号１３８は、第１及び第２の入力信号１０２及び１０６を、第１及び第２の入力信号１０２及び１０６のデータレートの２倍のデータレートを有する第３の出力信号１３８と共に結合する（例えば、シリアル化する）。図１Ｂは、どのように第３の出力信号１３８が第１及び第２の入力信号１０２及び１０６を結合するかを示す。

幾つかの実施形態では、第３の回路１３０は、論理ゲート又は論理ゲートの組み合わせであっても良い。幾つかの実施形態では、第３の出力信号１３８が差分信号である場合、第３の回路１３０は２個の論理ゲートであっても良い。上述及び他の実施形態では、２個の論理ゲートは同様であっても良い。論理ゲートのうちの一方は、差分第１及び第２の出力信号１１８及び１２８の各々からの一方の信号を処理しても良く、他方の論理ゲートは、差分第１及び第２の出力信号１１８及び１２８の各々からの他方の信号を処理しても良い。

幾つかの実施形態では、第３の回路１３０は、ＮＡＮＤ論理ゲートであっても良い。上述及び他の実施形態では、第１及び第２の出力信号１１８及び１２８の知られているレベルは論理ハイであっても良い。幾つかの実施形態では、第３の回路１３０は、ＮＯＲ論理ゲートであっても良い。上述及び他の実施形態では、第１及び第２の出力信号１１８及び１２８の知られているレベルは論理ローであっても良い。

幾つかの実施形態では、第１の出力信号１１８は第１の入力信号１０２の反転であっても良く、第２の出力信号１２８は第２の入力信号１０６の反転であっても良い。上述及び他の実施形態では、第３の回路１３０は、第１の出力信号１１８及び第２の出力信号１２８を反転しても良い。したがって、第３の出力信号１３８は、非反転の第１及び第２の入力信号１０２及び１０６の組合せである。代替又は追加で、第３の回路１３０は、第１の出力信号１１８及び第２の出力信号１２８を反転しなくても良い。したがって、第３の出力信号１３８は、反転された第１及び第２の入力信号１０２及び１０６の組合せである。

本開示の範囲から逸脱することなくマルチプレクサ１００に対し変更、追加又は省略が行われても良い。

図２は、本願明細書に記載した少なくとも１つの実施形態に従って配置される、図１Ａのマルチプレクサ１００に含まれ得る例示的な回路２００のブロック図を示す。回路２００は、入力信号１０２及びトリガ信号２０４を受信するよう構成されても良い。入力信号１０２及びトリガ信号２０４に基づき、回路２００は、出力信号２１８を生成するよう構成されても良い。

幾つかの実施形態では、回路２００は、図１の第１の回路１１０又は第２の回路１２０の代わりに用いられても良い。上述及び他の実施形態では、入力信号１０２は図１の第１又は第２の入力信号１０２及び１０６と同様であっても良く、トリガ信号２０４は図１の第１又は第２のトリガ信号１０４及び１０８と同様であっても良く、出力信号２１８は図１の第１又は第２の出力信号１１８及び１２８と同様であっても良い。

入力信号１０２は、論理ハイ又は論理ローであるレベルを有するシングルエンド信号であっても良い。トリガ信号２０４は、論理ハイと論理ローとの間で交番する約５０％のデューティーサイクルを有するシングルエンドクロック信号であっても良い。

回路２００は、第１のトランジスタ２２０、第２のトランジスタ２２２、第３のトランジスタ２２４、第４のトランジスタ２２６、集合的にインバータ２２８と表される第１、第２及び第３のインバータ２２８ａ、２２８ｂ及び２２８ｃ、及び保持回路２３０を有しても良い。第１のトランジスタ２２０、第２のトランジスタ２２２、第３のトランジスタ２２４、第４のトランジスタ２２６、インバータ２２８、及び保持回路２３０は、図２に図示したように結合されても良い。

回路２００の機能を以下に簡単に説明する。トリガ信号２０４が論理ローのとき、トリガ信号２０４は、第２のトランジスタ２２０を作動させ、第４のトランジスタ２２６の作動を停止させ、出力信号２１８をＶＤＤに結合して、出力信号２１８を論理ハイにする。第４のトランジスタ２２６がトリガ信号２０４から作動停止され、それにより出力信号２１８が論理ローに引き下げられることを防ぐので、出力信号２１８は、入力信号２０２のレベルの関わらず論理ハイである。

トリガ信号２０４が論理ハイのとき、出力信号２１８は入力信号２０２の反転されたレベルであっても良い。例えば、トリガ信号２０４が論理ハイであり、入力信号２０２が論理ハイのとき、出力信号２１８は論理ローであっても良い。トリガ信号２０４が論理ハイであり、入力信号２０２が論理ハイのとき、第３及び第４のトランジスタ２２４及び２２６は作動され、第１のトランジスタ２２０は作動停止される。トリガ信号２０４が最初に論理ハイに遷移するとき、第２のトランジスタ２２２も作動されても良い。インバータ２２８を通る遅延と等しい時間期間の間、出力信号２１８はグランドに結合され、出力信号２１８を論理ローにする。トリガ信号２０４の遷移が第２のトランジスタ２２２に到達した後、第２のトランジスタ２２２は作動停止し、出力信号２１８をグランドから切断する。したがって、出力信号２１８はグランド及びＶＤＤから切断される。本実施形態では、保持回路２３０は、出力信号２１８を論理ローレベルに保持する。

別の例として、トリガ信号２０４が論理ローであり、入力信号２０２が論理ハイのとき、出力信号２１８は論理ハイであっても良い。トリガ信号２０４が論理ハイであり、入力信号２０２が論理ローのとき、第１及び第３のトランジスタ２２０及び２２４は作動停止され、その結果、出力信号２１８はグランド及びＶＤＤから切断される。出力信号２１８の前のレベル、つまり知られているレベルでは、論理ハイは、保持回路２３０により出力信号２１８上で維持される。

本開示の範囲から逸脱することなく回路２００に対し変更、追加又は省略が行われても良い。例えば、幾つかの実施形態では、回路２００は、追加インバータ２２８を有しても良い。代替又は追加で、保持回路２３０は、図２に示した回路要素以外の他の回路要素を有しても良い。

図３は、本願明細書に記載した少なくとも１つの実施形態に従って配置される、図１Ａのマルチプレクサ１００に含まれ得る別の例示的な回路３００のブロック図を示す。回路３００は、集合的に入力信号３０２と称される入力信号Ａ３０２ａ及び入力信号Ｂ３０２ｂを含む差分入力信号と、トリガ信号３０４と、を受信するよう構成されても良い。入力信号３０２は、論理ハイ又は論理ローであるレベルを有しても良い。トリガ信号３０４は、論理ハイと論理ローとの間で交番する約５０％のデューティーサイクルを有するシングルエンドクロックであっても良い。

入力信号３０２及びトリガ信号３０４に基づき、回路３００は、集合的に出力信号３１８と称される出力信号Ａ３１８ａ及び出力信号Ｂ３１８ｂを有する差分出力信号を生成するよう構成されても良い。

幾つかの実施形態では、回路３００は、図１の第１の回路１１０又は第２の回路１２０の代わりに用いられても良い。上述及び他の実施形態では、入力信号３０２は図１の第１又は第２の入力信号１０２及び１０６と同様であっても良く、トリガ信号３０４は図１の第１又は第２のトリガ信号１０４及び１０８と同様であっても良く、出力信号３１８は図１の第１又は第２の出力信号１１８及び１２８と同様であっても良い。

回路３００は、第１のトランジスタ３２０、第２のトランジスタ３２２、第３のトランジスタ３２４、第４のトランジスタ３２６、第５のトランジスタ３２８、第１のＮＯＲゲート３３０、及び第２のＮＯＲゲート３３２を有しても良い。第１のトランジスタ３２０、第２のトランジスタ３２２、第３のトランジスタ３２４、第４のトランジスタ３２６、第５のトランジスタ３２８、第１のＮＯＲゲート３３０、及び第２のＮＯＲゲート３３２は、図３に図示したように結合されても良い。

回路３００の機能を以下に簡単に説明する。トリガ信号３０４が論理ローのとき、第１及び第２のトランジスタ３２０及び３２２は作動され、第１及び第２のＮＯＲゲート３３０及び３３２の両方に論理ハイを受信させても良い。第１及び第２のＮＯＲゲート３３０及び３３２がそれらの入力のいずれかで論理ハイを受信するとき、第１及び第２のＮＯＲゲート３３０及び３３２は、それらの個々の出力信号Ａ及びＢ３１８ａ及び３１８ｂとして論理ローを出力する。

トリガ信号３０４が論理ハイのとき、出力信号３１８は入力信号３０２であっても良い。例えば、トリガ信号３０４が論理ハイのとき、入力信号Ａ３０２ａは論理ハイであり、入力信号Ｂ３０２ｂは論理ローであり、出力信号Ａ３１８ａは論理ハイであり、出力信号Ａ３１８ｂは論理ローであっても良い。トリガ信号３０４が論理ハイのとき、入力信号Ａ３０２ａは論理ハイであり、入力信号Ｂ３０２ｂは論理ローであり、第３及び第４のトランジスタ３２４及び３２８は作動され、第１、第２及び第４のトランジスタ３２０、３２２及び３２６は作動停止されて、第１のＮＯＲゲート３３０をグランドに結合させ、一方の入力で論理ローを受信させる。トリガ信号３０４が論理ハイに遷移する前に、トリガ信号３０４がいつ論理ローであったかに基づき、第１のＮＯＲゲート３３０の他方の入力は、第２のＮＯＲゲート３３２により出力されている論理ローを有する。第１のＮＯＲゲート３３０が両方の入力で論理ローを有すると、ＮＯＲゲート３３０は、出力信号Ａ３１８ａとして論理ハイを出力する。第２のＮＯＲゲート３３２は、第１のＮＯＲゲート３３０から出力される論理ハイを受信し、出力信号Ｂ３１８ｂとして論理ローを出力する。

本開示の範囲から逸脱することなく回路３００に対し変更、追加又は省略が行われても良い。例えば、幾つかの実施形態では、第１及び第２のＮＯＲゲート３３０及び３３２は、ＮＡＮＤゲートのような異なる種類の論理ゲートであっても良い。

図４は、本願明細書に記載の少なくとも１つの実施形態により配置される例示的なマルチプレクサ４００の回路図を示す。マルチプレクサ４００は、第１の回路４１０、第２の回路４２０、及び第３の回路４３０を有しても良い。マルチプレクサ４００は、図１のマルチプレクサ１００と同様であっても良い。したがって、第１の回路４１０、第２の回路４２０、及び第３の回路４３０は、それぞれ図１の第１、第２、及び第３の回路１１０、１２０及び１３０と同様であっても良い。

第１の回路４１０は、第１の入力信号Ａ４０２ａ及び第１の入力信号Ｂ４０２ｂを含む差分入力信号であっても良い第１の入力信号４０２を受信するよう構成されても良い。第１の回路４１０は、第１のトリガ信号４０４も受信するよう構成されても良い。第１のトリガ信号４０４及び第１の入力信号４０２に基づき、第１の回路４１０は、第１の出力信号Ａ４１８ａ及び第１の出力信号Ｂ４１８ｂを含む差分出力信号であっても良い第１の出力信号４１８を生成するよう構成されても良い。第１の回路４１０は、第１の出力信号４１８を第３の回路４３０に供給しても良い。特に、第１の回路４１０は、出力信号Ａ４１８ａ及び第１の出力信号Ｂ４１８ｂを、それぞれ第３の回路４３０の第１のＮＡＮＤゲート４３２及び第２のＮＡＮＤゲート４３４に供給しても良い。

第１の回路４１０は、第１の入力信号４０２及び第１のトリガ信号４０４に基づき、第１の出力信号４１８を生成しても良い。特に、第１のトリガ信号４０４が論理ハイのとき、第１の出力信号４１８は第１の入力信号４０２のレベルに基づいても良い。例えば、第１の入力信号Ａ４０２ａが論理ハイであり、第１の入力信号Ｂ４０２ｂが論理ローであるとき、第１の出力信号Ａ４１８ａは論理ローであっても良く、第１の出力信号Ｂ４１８ｂは論理ハイであっても良い。さらに、第１の入力信号Ａ４０２ａが論理ローであり、第１の入力信号Ｂ４０２ｂが論理ハイであるとき、第１の出力信号Ａ４１８ａは論理ハイであっても良く、第１の出力信号Ｂ４１８ｂは論理ローであっても良い。

第１のトリガ信号４０４が論理ローであるとき、第１の出力信号４１８は、マルチプレクサ４００にとって知られているレベルであっても良い論理ローであっても良い。特に、第１の出力信号Ａ４１８ａ及び第１の出力信号Ｂ４１８ｂは、両方とも論理ローであっても良い。

第１の回路４１０は、第１のトランジスタ４５０、第２のトランジスタ４５２、第３のトランジスタ４５４、第４のトランジスタ４５６、第５のトランジスタ４５８、第６のトランジスタ４６０、第７のトランジスタ４６２、第８のトランジスタ４６４、及び第９のトランジスタ４６６を有しても良い。第１のトランジスタ４５０、第２のトランジスタ４５２、第３のトランジスタ４５４、第４のトランジスタ４５６、第５のトランジスタ４５８、第６のトランジスタ４６０、第７のトランジスタ４６２、第８のトランジスタ４６４、及び第９のトランジスタ４６６は、図４に示したように結合されても良い。

第１の回路４１０の機能を以下に簡単に説明する。第１のトリガ信号４０４が論理ローのとき、第１のトリガ信号４０４は、第１及び第２のトランジスタ４５０及び４５２を作動し、第５のトランジスタ４５８を作動停止する。第１及び第２のトランジスタ４５０及び４５２を作動することにより、第１の出力信号Ａ及びＢ４１８ａ及び４１８ｂはＶＤＤに結合され、第１の出力信号Ａ及びＢ４１８ａ及び４１８ｂを論理ハイの知られているレベルにする。第５のトランジスタ４５８は第１のトリガ信号４０４により作動停止され、それにより第１の出力信号Ａ及びＢ４１８ａ及び４１８ｂは、グランドに引き下げられるので、第１の出力信号Ａ及びＢ４１８ａ及び４１８ｂは、第１の入力信号４０２のレベルに関わらず論理ハイであっても良い。

第１のトリガ信号４０４が論理ハイであり、第１の入力信号Ａ４０２ａは論理ハイであり、第１の入力信号Ｂ４０２ｂは論理ローのとき、第１、第２及び第４のトランジスタ４５０、４５２及び４５６は作動停止され、第３及び第５のトランジスタ４５４及び４５８は作動される。第１のトリガ信号４０４は論理ローから論理ハイに遷移しているとき、上述のように、第１の出力信号Ａ及びＢ４１８ａ及び４１８ｂは論理ハイである。その結果、第６及び第７のトランジスタ４６０及び４６２は作動され、第８及びだ第９のトランジスタ４６４及び４６６は作動停止される。第１のトリガ信号４０４が論理ハイへ遷移し、第１の入力信号Ａ４０２ａが論理ハイのとき、第１の出力信号Ａ４１８ａは、第３、第５及び第６のトランジスタ４５４、４５８、４６０を通じてグランドに引き下げられる。第１の出力信号Ａ４１８ａがグランド、論理ローに引き下げられるとき、第１の出力信号Ａ４１８ａは第７のトランジスタ４６２を作動停止し、第９のトランジスタ４６６を作動して、第１の出力信号Ｂ４１８ｂをＶＤＤ、論理ハイに引き上げる。その結果、第１の回路４１０は、第１の出力信号Ａ及びＢ４１８ａ及び４１８ｂを、第１の入力信号Ａ４０２ａ及び第１の入力信号Ｂ４０２ｂに対して反転する。

第２の回路４２０は、第２の入力信号Ａ４０６ａ及び第２の入力信号Ｂ４０６ｂを含む差分入力信号であっても良い第２の入力信号４０６を受信するよう構成されても良い。第２の回路４２０は、第２のトリガ信号４０８も受信するよう構成されても良い。第２のトリガ信号４０８は、第１のトリガ信号４０４の反転であっても良い。その結果、第２のトリガ信号４０８が論理ハイのとき、第１のトリガ信号４０４は論理ローであり、逆も同様である。

第２のトリガ信号４０８及び第２の入力信号４０６に基づき、第２の回路４２０は、第２の出力信号Ａ４２８ａ及び第２の出力信号Ｂ４２８ｂを含む差分出力信号であっても良い第２の出力信号４２８を生成するよう構成されても良い。特に、第２のトリガ信号４０８が論理ハイのとき、第２の出力信号４２８は第２の入力信号４０６に基づいても良い。例えば、第２の入力信号Ａ４０６ａが論理ハイであり、第２の入力信号Ｂ４０６ｂが論理ローであるとき、第２の出力信号Ａ４２８ａは論理ローであっても良く、第２の出力信号Ｂ４２８ｂは論理ハイであっても良い。さらに、第２の入力信号Ａ４０６ａが論理ローであり、第２の入力信号Ｂ４０６ｂが論理ハイであるとき、第２の出力信号Ａ４２８ａは論理ハイであっても良く、第２の出力信号Ｂ４２８ｂは論理ローであっても良い。

第２のトリガ信号４０８が論理ローのとき、第２の出力信号４２８は、知られているレベルであっても良い論理ローであっても良い。特に、第２の出力信号Ａ４２８ａ及び第２の出力信号Ｂ４２８ｂは、両方とも論理ローであっても良い。

第２の回路４２０は、第２の出力信号４２８を第３の回路４３０に供給しても良い。特に、第２の回路４２０は、出力信号Ａ４２８ａ及び第２の出力信号Ｂ４２８ｂを、それぞれ第３の回路４３０の第１のＮＡＮＤゲート４３２及び第２のＮＡＮＤゲート４３４に供給しても良い。

第２の回路４２０は、図４に示すような９個のトランジスタを有するよう構成されても良い。これらのトランジスタは、第１の回路４１０のトランジスタと同様に構成され動作しても良い。

第３の回路４３０は、第３の出力信号Ａ４３８ａ及び第３の出力信号Ｂ４３８ｂを含む差分出力信号であっても良い第３の出力信号４３８を生成するよう構成されても良い。第３の回路４３０は、第１のＮＡＮＤゲート４３２及び第２のＮＡＮＤゲート４３４を有しても良い。

第１のＮＡＮＤゲート４３２は、第１の回路４１０から第１の出力信号Ａ４１８ａを受信し、第２の回路４２０から第２の出力信号Ａ４２８ａを受信するよう構成されても良い。第１の出力信号Ａ４１８ａ及び第２の出力信号Ａ４２８ａに基づき、第１のＮＡＮＤゲート４３２は、第３の出力信号Ａ４３８ａを生成しても良い。

上述のように、第１のＮＡＮＤゲート４３２に供給される第１及び第２の出力信号Ａ４１８ａ及び４２８ａは、論理ハイである知られているレベルと、第１及び第２の出力信号Ａ４０２ａ及び４０６ａに基づくレベルとの間でそれぞれ交番する。第１及び第２の出力信号Ａ４１８ａ及び４２８ａのうちの一方が論理ハイになると、第１のＮＡＮＤゲート４３２は、第１及び第２の出力信号Ａ４１８ａ及び４２８ａのうちの他方を反転し、第１及び第２の出力信号Ａ４１８ａ及び４２８ａのうちの反転された他方を第３の出力信号Ａ４３８ａとして出力する。第１及び第２の出力信号Ａ４１８ａ及び４２８ａは、第１及び第２の回路４１０及び４２０により反転されても良い。このように、第３の出力信号Ａ４３８ａは、第１及び第２の入力信号Ａ４０２ａ及び４０６ａの組合せの関数であり、第３の出力信号Ａ４３８ａは、第１及び第２の入力信号Ａ４０２ａ及び４０６ａのデータレートの約２倍のデータレートを有する。第１のＮＡＮＤゲート４３２が第３の出力信号Ａ４３８ａを生成するのと同様の方法で、第２のＮＡＮＤゲート４３４は、第１の出力信号Ｂ４１８ｂ及び第２の出力信号Ｂ４２８ｂに基づき第３の出力信号Ｂ４３８ｂを生成するよう構成されても良い。本開示の範囲から逸脱することなくマルチプレクサ４００に対し変更、追加又は省略が行われても良い。

図５は、本願明細書に記載の少なくとも１つの実施形態により配置される例示的なシリアライザ５００のブロック図を示す。シリアライザ５００は、第１のシリアル化回路５１０、第２のシリアル化回路５２０、第３のシリアル化回路５３０、及び分周器５４０を有しても良い。第１及び第２のシリアル化回路５１０、５２０は、第３のシリアル化回路５３０に通信可能に結合されても良い。

シリアライザ５００は、複数の並列ビットストリームを受信するよう構成されても良い。例えば、シリアライザ５００は、第１、第２、第３、及び第４のビットストリーム５１２、５１４、５２２及び５２４を受信するよう構成されても良い。第１、第２、第３、及び第４のビットストリーム５１２、５１４、５２２及び５２４は、それら全てが並列にほぼ同じデータレートでデータを供給する点で、並列であっても良い。シリアライザ５００は、並列ビットストリーム５１２、５１４、５２２及び５２４のシリアル化であるシリアルビットストリーム５３２を出力するよう構成されても良い。

分周器５４０は、クロック信号５０２を受信し、クロック信号５０２を、クロック信号５０２の周波数より小さい周波数を有する分周クロック信号５０４に分けるよう構成されても良い。幾つかの実施形態では、分周クロック信号５０４は、クロック信号５０２の周波数の半分の周波数を有しても良い。幾つかの実施形態では、クロック信号５０２及び分周クロック信号５０４は、シングルエンド又は差分クロック信号であっても良い。

第１のシリアル化回路５１０は、第１及び第２のビットストリーム５１２、５１４、及び分周クロック信号５０４を受信し、第１及び第２のビットストリーム５１２、５１４、及び分周クロック信号５０４を用いて第１の中間シリアルビットストリーム５１６を生成するよう構成されても良い。第１の中間シリアルビットストリーム５１６は、分周クロック信号５０４の論理ハイ及びローレベルに基づき、第１及び第２のビットストリーム５１２、５１４を第１の中間シリアルビットストリーム５１６に多重化することにより生成されても良い。例えば、第１の中間シリアルビットストリーム５１６は、第１及び第２のビットストリーム５１２及び５１４からの交番するデータシンボルを織り交ぜることにより形成されても良い。幾つかの実施形態では、第１の中間シリアルビットストリーム５１６は、第１及び第２のビットストリーム５１２、５１４のデータレートの２倍のデータレートを有しても良い。

第２のシリアル化回路５２０は、第３及び第４のビットストリーム５２２、５２４、及び分周クロック信号５０４を受信し、第３及び第４のビットストリーム５２２、５２４、及び分周クロック信号５０４を用いて第２の中間シリアルビットストリーム５２６を生成するよう構成されても良い。第２のシリアル化回路５２０は、第１のシリアル化回路５１０と同様に動作しても良い。

第３のシリアル化回路５３０は、第１及び第２の中間シリアルビットストリーム５１６、５２６及び分周クロック信号５０４を受信し、第１及び第２の中間シリアルビットストリーム５１６、５２６及び分周クロック信号５０４を用いてシリアルビットストリーム５３２を生成するよう構成されても良い。第３のシリアル化回路５３０は、第１及び第２のシリアル化回路５１０、５２０と同様に動作しても良い。幾つかの実施形態では、シリアルビットストリーム５３２は、第１及び第２の中間シリアルビットストリーム５１６、５２６のデータレートの２倍のデータレートを有しても良い。

幾つかの実施形態では、第１、第２、又は第３のシリアル化回路５１０、５２０及び５３０のうちの１又は複数は、図１及び４のマルチプレクサ１００又は４００であっても良い。代替又は追加で、第１、第２、又は第３のシリアル化回路５１０、５２０及び５３０のうちの１又は複数は、１又は複数のラッチを有する知られている多重化回路であっても良い。幾つかの実施形態では、クロック信号５０２が分周クロック信号５０４より高い周波数で動作するので、第３のシリアル化回路５３０は、第１及び第２のシリアル化回路５１０、５２０のタイミング制約より少ないタイミング制約を有しても良い。上述及び他の実施形態では、第３のシリアル化回路５３０は図１及び４のマルチプレクサ１００又は４００であっても良く、第１及び第２のシリアル化回路５１０、５２０は他の知られている多重化回路であっても良い。図１及び４のマルチプレクサ１００又は４００は、他の知られている多重化回路より速く動作し、第３のシリアル化回路５３０をより高い周波数のクロック信号５０２に関連するより厳格な時間制約により容易に適合させるので、第３のシリアル化回路５３０は、図１及び４のマルチプレクサ１００又は４００であっても良い。

本開示の範囲から逸脱することなくシリアライザ５００に対し変更、追加又は省略が行われても良い。例えば、幾つかの実施形態では、シリアライザ５００は、追加シリアル化回路を有しても良い。上述及び他の実施形態では、シリアライザ５００は、７個のシリアル化回路を用いて８個の並列データストリームをシリアル化しても良い。上述及び他の実施形態では、シリアル化回路の全部又は一部は、図１及び４のマルチプレクサ１００又は４００を有しても良い。

図６は、本願明細書に記載の少なくとも１つの実施形態に従って配置された、並列入力信号を多重化する例示的な方法６００のフローチャートを示す。幾つかの実施形態では、方法６００は、それぞれ図１及び４のマルチプレクサ１００又は４００のようなマルチプレクサ又はシリアライザ、又は図５のシリアライザにより、実施されても良い。別個のブロックとして示したが、所望の実装に依存して、種々のブロックは、更なるブロックに分割され、少ないブロックに結合され、又は除去されても良い。

方法６００は、ブロック６０２で開始しても良い。ブロック６０２で、第１の出力信号は、第１のトリガ信号の第１のレベルの間に、第１の入力信号に基づき生成されても良い。幾つかの実施形態では、第１の出力信号は、第１のトリガ信号の第１のレベルの間に、第１の入力信号の反転であっても良い。

ブロック６０４で、第１の出力信号は、知られているレベルである第１のトリガ信号の第２のレベルの間に、生成されても良い。

ブロック６０６で、第２の出力信号は、第２のトリガ信号の第１のレベルの間、第２の入力信号に基づき生成されても良い。第２のトリガ信号は、第１のトリガ信号の反転であっても良い。幾つかの実施形態では、第２の出力信号は、第２のトリガ信号の第１のレベルの間に、第２の入力信号の反転であっても良い。

ブロック６０８で、第２の出力信号は、知られているレベルである第２のトリガ信号の第２のレベルの間に、生成されても良い。

ブロック６１０で、第３の出力信号は、第１及び第２の出力信号に基づき生成されても良い。幾つかの実施形態では、第２の出力信号が知られているレベルであるとき、第３の出力信号は第１の入力信号であっても良い。代替又は追加で、第１の出力信号が知られているレベルであるとき、第３の出力信号は第２の入力信号であっても良い。幾つかの実施形態では、第３の出力信号は、第１の出力信号及び第２の出力信号の一方又は両方の反転であっても良い。

当業者は、この処理及び本願明細書に開始した他の処理及び方法において、その処理及び方法で実行される機能が異なる順序で実施されても良いことを理解するだろう。さらに、概略のステップ及び動作は、単に例として提供され、幾つかのステップ及び動作は、開示の実施形態の本質から逸脱することなく、任意であり、より少ないステップ及び動作に組み合わされ、又は追加ステップ及び動作に拡張されても良い。

本願明細書に記載された全ての例及び条件文は、教育上の目的で、読者が本発明の原理及び発明者により考案された概念を理解するのを助け、技術を促進させるためであり、これらの特に記載された例及び条件に限定されないものと考えられるべきである。本発明の実施形態が詳細に記載されたが、種々の変更、置換及び修正が本発明の精神及び範囲から逸脱することなく行われうることが理解されるべきである。

１００、４００マルチプレクサ
１１０、４１０第１の回路
１２０、４２０第２の回路
１３０、４３０第３の回路
２００、３００回路
５１０第１のシリアル化回路
５２０第２のシリアル化回路
５３０第３のシリアル化回路
５４０分周器

Claims

第１の入力信号及び第１のトリガ信号を受信し、第１の出力ノードに第１の出力信号を出力するよう構成される第１の回路であって、前記第１の出力信号は、前記第１のトリガ信号の第１のレベルの間、前記第１の入力信号に基づき、前記第１のトリガ信号の第２のレベルの間、知られているレベルである、第１の回路と、
第２の入力信号及び第２のトリガ信号を受信し、第２の出力ノードに第２の出力信号を出力するよう構成される第２の回路であって、前記第２の出力信号は、前記第２のトリガ信号の第１のレベルの間、前記第２の入力信号に基づき、前記第２のトリガ信号の第２のレベルの間、前記知られているレベルであり、前記第２のトリガ信号は前記第１のトリガ信号の反転である、第２の回路と、
前記第１の出力ノード及び前記第２の出力ノードに結合され、前記第１及び第２の出力信号に基づき第３の出力信号を出力するよう構成される第３の回路と、
を有し、
前記第１及び第２の回路のそれぞれは、
一端が前記知られているレベルに接続され、他端が第２のトランジスタに接続され、制御端子が前記第１又は第２のトリガ信号の反転信号に接続された第１のトランジスタと、
一端が前記第１のトランジスタに接続され、他端が第３のトランジスタに接続され、制御端子がインバータに接続された前記第２のトランジスタと、
一端が前記第２のトランジスタに接続され、他端が第４のトランジスタに接続され、制御端子が前記第１又は第２の入力信号に接続された第３のトランジスタと、
一端が前記第３のトランジスタに接続され、他端がグランドに接続され、制御端子が前記第１又は第２のトリガ信号に接続された前記第４のトランジスタと、
を有し、
前記第１及び第２の回路のそれぞれは、前記第１又は第２のトリガ信号が論理ローのとき、前記第２のトランジスタを作動させ、前記第４のトランジスタを作動停止させ、前記第１又は第２の出力信号を前記知られているレベルに結合し、前記第１又は第２の入力信号のレベルに拘わらず前記第１又は第２の出力信号を論理ローに引き下げられるのを防ぐ、マルチプレクサ。
前記第２の出力信号が前記知られているレベルであるとき、前記第３の出力信号は前記第１の入力信号であり、前記第１の出力信号が前記知られているレベルであるとき、前記第３の出力信号は前記第２の入力信号である、請求項１に記載のマルチプレクサ。
前記第１のトリガ信号の前記第１のレベル及び前記第２のトリガ信号の前記第１のレベルは、論理ハイレベル又は論理ローレベルである、請求項１に記載のマルチプレクサ。
前記知られているレベルは、論理ハイレベル又は論理ローレベルである、請求項１に記載のマルチプレクサ。
前記知られているレベルが前記論理ハイレベルのとき、前記第３の回路は少なくとも１つのＮＡＮＤゲートを有し、前記知られているレベルが前記論理ローレベルのとき、前記第３の回路は少なくとも１つのＮＯＲゲートを有する、請求項４に記載のマルチプレクサ。
前記第１のトリガ信号の前記第１のレベルの間、前記第１の出力信号は前記第１の入力信号の反転であり、前記第２のトリガ信号の前記第１のレベルの間、前記第２の出力信号は前記第２の入力信号の反転である、請求項１に記載のマルチプレクサ。
前記第３の出力信号は、前記第１の出力信号及び前記第２の出力信号の一方又は両方の反転である、請求項６に記載のマルチプレクサ。
前記第１の入力信号及び前記第２の入力信号は、並列信号の一部である、請求項１に記載のマルチプレクサ。
前記第１のトリガ信号及び前記第２のトリガ信号は、差分トリガ信号を形成する、請求項１に記載のマルチプレクサ。
前記第１のトリガ信号及び前記第２のトリガ信号は、クロック信号である、請求項１に記載のマルチプレクサ。
前記第１の回路及び前記第２の回路のうちの少なくとも１つは、検知増幅器である、請求項１に記載のマルチプレクサ。
複数の並列ビットストリームから出力シリアルビットストリームを生成するよう構成される複数のシリアル化回路、
を有し、前記複数のシリアル化回路のうちの少なくとも１つは、非ラッチシリアル化回路であり、前記非ラッチシリアル化回路は、
前記複数のビットストリームのうちの第１の並列ビットストリーム及び第１のクロック信号を受信し、第１の出力ノードに第１の出力ビットストリームを出力するよう構成される第１の回路であって、前記第１の出力ビットストリームは、前記第１のクロック信号の第１のレベルの間、前記第１の並列ビットストリームに基づき、前記第１のクロック信号の第２のレベルの間、知られているレベルである、第１の回路と、
前記複数のビットストリームのうちの第２の並列ビットストリーム及び第２のクロック信号を受信し、第２の出力ノードに第２の出力ビットストリームを出力するよう構成される第２の回路であって、前記第２の出力ビットストリームは、前記第２のクロック信号の第１のレベルの間、前記第２の並列ビットストリームに基づき、前記第２のクロック信号の第２のレベルの間、知られているレベルであり、前記第２のクロック信号は前記第１のクロック信号の反転である、第２の回路と、
前記第１の出力ノード及び前記第２の出力ノードに結合され、前記第１及び第２の出力ビットストリームを結合することによりシリアルビットストリームを出力するよう構成される第３の回路と、
を有し、
前記第１及び第２の回路のそれぞれは、
一端が前記知られているレベルに接続され、他端が第２のトランジスタに接続され、制御端子が前記第１又は第２のクロック信号の反転信号に接続された第１のトランジスタと、
一端が前記第１のトランジスタに接続され、他端が第３のトランジスタに接続され、制御端子がインバータに接続された前記第２のトランジスタと、
一端が前記第２のトランジスタに接続され、他端が第４のトランジスタに接続され、制御端子が前記第１又は第２の並列ビットストリームに接続された第３のトランジスタと、
一端が前記第３のトランジスタに接続され、他端がグランドに接続され、制御端子が前記第１又は第２のクロック信号に接続された前記第４のトランジスタと、
を有し、
前記第１及び第２の回路のそれぞれは、前記第１又は第２のクロック信号が論理ローのとき、前記第２のトランジスタを作動させ、前記第４のトランジスタを作動停止させ、前記第１又は第２の出力ビットストリームを前記知られているレベルに結合し、前記第１又は第２の並列ビットストリームのレベルに拘わらず前記第１又は第２の出力ビットストリームを論理ローに引き下げられるのを防ぐ、シリアライザ。
前記複数のシリアル化回路のうちの各々は、前記複数の並列ビットストリームのうちの少なくとも２つを結合するよう構成される、請求項１２に記載のシリアライザ。
前記非ラッチシリアル化回路により出力される前記シリアルビットストリームは、前記シリアライザにより出力される前記出力シリアルビットストリームである、請求項１２に記載のシリアライザ。
前記複数のシリアル化回路のうちの各々は、前記非ラッチシリアル化回路として形成される、請求項１２に記載のシリアライザ。
前記第１のクロック信号及び前記第２のクロック信号は、差分クロック信号を形成する、請求項１２に記載のシリアライザ。
並列入力信号を多重化する方法であって、
第１の回路が、第１の入力信号及び第１のトリガ信号を受信し、第１の出力ノードに第１の出力信号を出力するステップであって、前記第１の出力信号は、前記第１のトリガ信号の第１のレベルの間、前記第１の入力信号に基づき、前記第１のトリガ信号の第２のレベルの間、知られているレベルである、ステップと、
第２の回路が、第２の入力信号及び第２のトリガ信号を受信し、第２の出力ノードに第２の出力信号を出力するステップであって、前記第２の出力信号は、前記第２のトリガ信号の第１のレベルの間、前記第２の入力信号に基づき、前記第２のトリガ信号の第２のレベルの間、前記知られているレベルであり、前記第２のトリガ信号は前記第１のトリガ信号の反転である、ステップと、
第３の回路が、前記第１及び第２の出力信号に基づき第３の出力信号を出力するステップと、
を有し、
前記第１及び第２の回路のそれぞれは、
一端が前記知られているレベルに接続され、他端が第２のトランジスタに接続され、制御端子が前記第１又は第２のトリガ信号の反転信号に接続された第１のトランジスタと、
一端が前記第１のトランジスタに接続され、他端が第３のトランジスタに接続され、制御端子がインバータに接続された前記第２のトランジスタと、
一端が前記第２のトランジスタに接続され、他端が第４のトランジスタに接続され、制御端子が前記第１又は第２の入力信号に接続された第３のトランジスタと、
一端が前記第３のトランジスタに接続され、他端がグランドに接続され、制御端子が前記第１又は第２のトリガ信号に接続された前記第４のトランジスタと、
を有し、
前記方法は、
前記第１及び第２の回路のそれぞれが、前記第１又は第２のトリガ信号が論理ローのとき、前記第２のトランジスタを作動させ、前記第４のトランジスタを作動停止させ、前記第１又は第２の出力信号を前記知られているレベルに結合するステップであって、前記第１又は第２の入力信号のレベルに拘わらず前記第１又は第２の出力信号を論理ローに引き下げられるのを防ぐ、ステップ、
を更に有する方法。
前記第２の出力信号が前記知られているレベルであるとき、前記第３の出力信号は前記第１の入力信号であり、前記第１の出力信号が前記知られているレベルであるとき、前記第３の出力信号は前記第２の入力信号である、請求項１７に記載の方法。
前記第１のトリガ信号の前記第１のレベルの間、前記第１の出力信号は前記第１の入力信号の反転であり、前記第２のトリガ信号の前記第１のレベルの間、前記第２の出力信号は前記第２の入力信号の反転である、請求項１７に記載の方法。
前記第３の出力信号は、前記第１の出力信号及び前記第２の出力信号の一方又は両方の反転である、請求項１９に記載の方法。