WO2016027329A1 - 分周回路及び半導体集積回路 - Google Patents

分周回路及び半導体集積回路 Download PDF

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WO2016027329A1
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input
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哲朗 田村
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株式会社ソシオネクスト
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    • H03M9/00—Parallel/series conversion or vice versa

Definitions

  • the present invention relates to a frequency divider circuit and a semiconductor integrated circuit.
  • Serializer/ deserializer SerDes
  • FIG. 15 is a diagram illustrating a configuration example of SerDes.
  • the SerDes 601 includes a control circuit 602, an oscillation circuit (PLL) 603, a transmission system (TX) circuit, a reception system (RX) circuit, and the like.
  • the transmission system circuit receives parallel data inside the device on which the SerDes 601 is mounted, performs parallel-serial conversion by the multiplexer (MUX) 604 and converts it into serial data, and then converts the voltage waveform by the feed forward equalizer (FFE) 605.
  • the image is shaped and output to the outside of the device via the driver 606.
  • the receiving circuit receives serial data from the outside of the device via the equalizer 607, and regenerates the data and the clock signal by the decision feedback equalizer (DFE) 608 and the clock data recovery (CDR) 609.
  • the receiving system circuit performs serial-parallel conversion on the data by a demultiplexer (DEMUX) 610 to convert the data into parallel data, and outputs the parallel data to a processor or the like in the device.
  • DEMUX demultiplexer
  • FIG. 16A is a diagram illustrating a configuration example of a conventional demultiplexer used for SerDes.
  • FIG. 16A shows an example of a demultiplexer that converts serial data (serial data) input to the demultiplexer into 4-bit parallel data (parallel data).
  • serial data serial data
  • parallel data parallel data
  • ⁇ “signal name” X> or ⁇ “signal name” x> is a signal (complementary signal) obtained by logically inverting the signal indicated by the “signal name”.
  • a 1: 2 conversion circuit 701 converts the input serial data DATA into 2-bit parallel data using the divided clock signals clk2 and clk2x output from the frequency divider 702.
  • the frequency-divided clock signals clk2 and clk2x are clock signals obtained by frequency-dividing the input clock signals CLK and CLKX into two times (divided by two).
  • the 1: 2 conversion circuit 701 includes four latch circuits 711, 712, 713, and 714 connected as shown in FIG. 16B.
  • the latch circuits 711 to 714 when the input clock signal is at a high level, the value of the input D is transmitted to the output Q and input at the falling edge of the clock signal (at the time of transition from the high level to the low level).
  • the output Q is held when the value of D is latched and the clock signal is at a low level.
  • the 1: 2 conversion circuit shown in FIG. 16B changes the serial data DATA that changes in synchronization with the clock signal CLK in synchronization with the divided clock signal clk2 having a double cycle. Conversion into 2-bit parallel data D0 and D1.
  • the 1: 2 conversion circuits 703 and 704 use the divided clock signal output from the frequency divider 705 to convert the data of each bit in the 2-bit parallel data converted by the 1: 2 conversion circuit 701. It is converted into 2-bit parallel data as serial data.
  • the divided clock signal output from the frequency divider 705 is a clock signal obtained by dividing the divided clock signals clk2 and clk2x by two.
  • the configuration of the 1: 2 conversion circuits 703 and 704 is the same as that of the 1: 2 conversion circuit 701.
  • the conventional demultiplexer divides the input clock signal by two, and latches data by the latch circuit included in the 1: 2 conversion circuit at the falling edge (or rising edge) of the divided clock signal, thereby serial data. Is converted into 2-bit parallel data. Furthermore, 2 n bits of parallel data are generated by repeating frequency division of the clock signal and data division (conversion from serial data to 2 bits of parallel data).
  • FIG. 17A is a diagram illustrating a configuration example of a conventional multiplexer used for SerDes.
  • FIG. 17A shows an example of a multiplexer that converts 4-bit parallel data (parallel data) input to the multiplexer into serial data (serial data).
  • the 2: 1 conversion circuit 801 uses the divided clock signal output from the frequency divider 803 to convert the 2-bit parallel data DIN0 and DIN1 of the input 4-bit parallel data to 1 Convert to bit serial data.
  • the 2: 1 conversion circuit 802 uses the divided clock signal output from the frequency divider 803 to convert the 2-bit parallel data DIN2 and DIN3 in the input 4-bit parallel data into 1-bit serial data. Convert to The frequency-divided clock signal output from the frequency divider 803 is a clock signal obtained by frequency-dividing the clock signals CLK and CLKX input to the 2: 1 conversion circuit 804 in the subsequent stage into two times (divided by two). is there.
  • the 2: 1 conversion circuit 804 uses the input clock signals CLK and CLKX to convert 1-bit serial data sets converted by the 2: 1 conversion circuits 801 and 802, that is, 2-bit parallel data, respectively. It is converted into 1-bit serial data DOUT.
  • the 2: 1 conversion circuit 804 has four latch circuits 811, 812, 814, and 815 and two pass gates (switches) 813 and 816 connected as shown in FIG. 17B.
  • each of the latch circuits 811, 812, 814, and 815 when the input clock signal is at the high level, the value of the input D is transmitted to the output Q, and the clock signal falls (transition from the high level to the low level). The output D is held when the clock signal is at a low level.
  • Each of the pass gates (switches) 813 and 816 is turned on (conductive state) when the input control signal is at a high level, and turned off (non-conductive state) when the control signal is at a low level.
  • the 2: 1 conversion circuit shown in FIG. 17B converts the 2-bit parallel data D0 and D1 into serial data OUT whose data rate is twice that of the parallel data D0 and D1, as shown in FIG. 17C. .
  • the conventional multiplexer uses a pass gate synchronized with the clock signal after latching the data of each bit of the input parallel data by the latch circuit at the falling edge (or rising edge) of the clock signal in the 2: 1 conversion circuit. Output through.
  • n-stage data conversion conversion from 2-bit parallel data to 1-bit serial data is repeated using the divided clock signal.
  • timing accuracy between the clock signal including the divided clock signal and the data signal is important, and highly accurate timing control is required. Also, if the data bit width is large, the number of times of data conversion increases due to repeated data conversion by the conversion circuit, and each circuit repeats inversion of the internal potential in accordance with the latch operation, resulting in an increase in power consumption.
  • a first counter that generates a first signal having a period multiplied by the clock signal from the rising edge of the clock signal; a second counter that generates a second signal having a period multiplied by the clock signal from the falling edge of the clock signal;
  • a semiconductor integrated circuit having an exclusive OR operation circuit that performs an exclusive OR operation of one signal and a second signal to generate a clock signal and output the clock signal to a circuit unit has been proposed (for example, see Patent Document 1). ).
  • this semiconductor integrated circuit by disposing a plurality of exclusive OR operation circuits between the first line to which the first signal is transferred and the terminal of the second line to which the second signal is transferred and the circuit unit, The variation of the delay time of the clock signal to each circuit is suppressed.
  • An object of the present invention is to provide a frequency-dividing circuit and a semiconductor integrated circuit that can generate a frequency-divided clock signal having accurate timing with a low power consumption circuit configuration.
  • One aspect of the frequency dividing circuit includes a plurality of latch circuits connected in series in a loop, in which a latch circuit driven at the rising edge of the clock signal and a latch circuit driven at the falling edge of the clock signal are alternately connected, and And a generation circuit that generates a plurality of divided clock signals having different phases based on a combination of output levels of the plurality of latch circuits.
  • the disclosed divider circuit connects latch circuits that are driven alternately with the rising or falling edge of the clock signal, and generates a plurality of divided clock signals with different phases based on the combination of the output levels of the plurality of latch circuits. As a result, a frequency-divided clock signal having accurate timing can be generated with a low power consumption circuit configuration.
  • FIG. 1 is a diagram showing a configuration example of a semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a configuration example of the latch circuit in the present embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the XOR circuit in the present embodiment.
  • FIG. 4 is a diagram illustrating a circuit configuration example of the XOR circuit in the present embodiment.
  • FIG. 5 is a diagram illustrating another configuration example of the XOR circuit in the present embodiment.
  • FIG. 6 is a timing chart showing an operation example of the semiconductor integrated circuit according to the first embodiment.
  • FIG. 7 is a diagram illustrating another configuration example of the semiconductor integrated circuit according to the first embodiment.
  • FIG. 1 is a diagram showing a configuration example of a semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a configuration example of the latch circuit in the present embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the XOR
  • FIG. 8 is a diagram showing an example of the circuit configuration and layout of the semiconductor integrated circuit shown in FIG.
  • FIG. 9 is a diagram illustrating a configuration example of a semiconductor integrated circuit according to the second embodiment of the present invention.
  • FIG. 10 is a timing chart illustrating an operation example of the semiconductor integrated circuit according to the second embodiment.
  • FIG. 11 is a diagram illustrating another configuration example of the frequency divider circuit according to the embodiment of the present invention.
  • FIG. 12 is a timing chart showing an operation example of the frequency dividing circuit shown in FIG.
  • FIG. 13 is a diagram illustrating another configuration example of the frequency divider circuit according to the embodiment of the present invention.
  • FIG. 14 is a timing chart showing an operation example of the frequency divider shown in FIG. FIG.
  • FIG. 15 is a diagram illustrating a configuration example of a serializer / deserializer.
  • FIG. 16A is a diagram illustrating a configuration example of a conventional demultiplexer.
  • FIG. 16B is a diagram illustrating a configuration example of a 1: 2 conversion circuit.
  • FIG. 16C is a timing chart showing the operation of the conversion circuit shown in FIG. 16B.
  • FIG. 17A is a diagram illustrating a configuration example of a conventional multiplexer.
  • FIG. 17B is a diagram illustrating a configuration example of a 2: 1 conversion circuit.
  • FIG. 17C is a timing chart showing the operation of the conversion circuit shown in FIG. 17B.
  • FIG. 1 is a diagram illustrating a configuration example of the semiconductor integrated circuit according to the first embodiment.
  • the semiconductor integrated circuit according to the first embodiment is a demultiplexer.
  • FIG. 1 shows an example of a demultiplexer that performs serial-parallel conversion of input serial data (serial data) into 4-bit parallel data (parallel data). Show.
  • the demultiplexer includes latch circuits 11-0 to 11-7, latch circuits 12-0 to 12-3, exclusive OR operation circuit (XOR circuit) 22-0. To 22-3, inverters 21, 23-0 to 23-3, and inverter groups 24-0 to 24-3.
  • latch circuits 11-0 to 11-7 latch circuits 12-0 to 12-3, exclusive OR operation circuit (XOR circuit) 22-0.
  • XOR circuit exclusive OR operation circuit
  • inverters 21, 23-0 to 23-3 inverters 21, 23-0 to 23-3
  • Each of the latch circuits 11-0 to 11-7 outputs through the data input to the data input terminal D when the clock signal input to the clock terminal is at the high level, and the falling edge of the clock signal (high Latch data at the transition from level to low level.
  • the inverting output terminal QX of the latch circuit 11-i (i is a subscript, i is an integer of 0 to 6) and the data input terminal D of the latch circuit 11- (i + 1) are connected.
  • the inverting output terminal QX of the latch circuit 11-7 and the data input terminal D of the latch circuit 11-0 are connected via the inverter 21. That is, the latch circuits 11-0 to 11-7 are connected in series in a loop shape, and the inverter 21 is connected in series to the latch circuits 11-0 to 11-7 connected in a loop shape.
  • the clock signal CLK or the clock signal CLKX is input to the clock terminals of the latch circuits 11-0 to 11-7.
  • the clock signal CLKX is a clock signal obtained by logically inverting the clock signal CLK.
  • One of the clock signal CLK and the clock signal CLKX is input to the clock terminals of the latch circuits 11-0, 11-2, 11-4, and 11-6, and the latch circuits 11-1, 11-3, 11-5,
  • the other of the clock signal CLK and the clock signal CLKX is input to the clock terminal 11-7.
  • the latch circuits 11-0 to 11-7 latch (drive) data in synchronization with one of the rising and falling edges of the clock signal CLK and the other of the rising and falling edges of the clock signal CLK.
  • the clock signal CLKX is input to the clock terminals of the latch circuits 11-0, 11-2, 11-4, and 11-6, and the latch circuits 11-1, 11-3, 11-5, and 11-7 are input.
  • a clock signal CLK is input to the clock terminal.
  • the XOR circuit 22-0 receives the output (inverted output) n0 of the latch circuit 11-0 and the output (inverted output) n1 of the latch circuit 11-1, and outputs an exclusive OR operation result thereof.
  • the inverter 23-0 receives the output of the XOR circuit 22-0, logically inverts it, and outputs it as the divided clock signal clk0.
  • the XOR circuit 22-1 receives the output (inverted output) n2 of the latch circuit 11-2 and the output (inverted output) n3 of the latch circuit 11-3, and outputs the result of performing an exclusive OR operation on them.
  • the inverter 23-1 receives the output of the XOR circuit 22-1 and logically inverts it to output it as a divided clock signal clk1.
  • the XOR circuit 22-2 receives the output (inverted output) n4 of the latch circuit 11-4 and the output (inverted output) n5 of the latch circuit 11-5, and outputs an exclusive OR operation result of them.
  • the inverter 23-2 receives the output of the XOR circuit 22-2, logically inverts it, and outputs it as the divided clock signal clk2.
  • the XOR circuit 22-3 receives the output (inverted output) n6 of the latch circuit 11-6 and the output (inverted output) n7 of the latch circuit 11-7, and outputs an exclusive OR operation result of them.
  • the inverter 23-3 receives the output of the XOR circuit 22-3, logically inverts it, and outputs it as the divided clock signal clk3.
  • Each of the latch circuits 12-0 to 12-3 outputs the data input to the data input terminal D through when the clock signal input to the clock terminal is at a high level, and the falling edge of the clock signal (high Latch data at the transition from level to low level.
  • input data (serial data) DATA is input to the data input terminal D via the inverter group 24-j, and is input to the clock terminal.
  • a frequency-divided clock signal clkj is input.
  • the latch circuit 12-j outputs output data DOUTj out of 4-bit parallel data from the output terminal Q.
  • the demultiplexer in the first embodiment shown in FIG. 1 includes a circuit including latch circuits 11-0 to 11-7, an inverter 21, XOR circuits 22-0 to 22-3, and inverters 23-0 to 23-3.
  • a frequency dividing circuit is realized, and frequency-divided clock signals clk0 to clk3 are generated from the input clock signal CLK.
  • the divided clock signals clk0 to clk3 are clock signals obtained by dividing the clock signal CLK by four times (divided by four), and are divided at intervals of one cycle of the clock signal CLK. clk3 falls in order.
  • the divided clock signals clk0 to clk3 are input to the latch circuits 12-0 to 12-3, and the latch circuits 12-0 to 12-3 latch the input data DATA at a timing based on the divided clock signals clk0 to clk3. By outputting, the input data DATA is converted into 4-bit output data DOUT0 to DOUT3.
  • FIG. 2 is a diagram illustrating a configuration example of the latch circuit 11.
  • the latch circuit 11 includes transistors 101, 102, 103, 104, and 105.
  • the P-channel transistor 101 has a source connected to a power supply voltage supply node, a drain connected to the source of the P-channel transistor 102, and a gate connected to the data input terminal D.
  • the drain of the P-channel transistor 102 is connected to the drain of the N-channel transistor 103, and the clock signal CLKB is supplied to the gate.
  • the source of the N-channel transistor 103 is connected to the drain of the N-channel transistor 104, and the clock signal CLKA is supplied to the gate.
  • the N-channel transistor 104 has a source connected to a reference potential supply node and a gate connected to the data input terminal D.
  • a connection point between the drain of the P-channel transistor 102 and the drain of the N-channel transistor 103 is connected to the inverting output terminal QX.
  • the inverting output terminal QX is connected to a reference potential supply node via a transistor 105 as a power down switch.
  • the clock signal CLKA is a clock signal input to the clock terminal of the latch circuit 11, and the clock signal CLKB is a signal obtained by logically inverting it.
  • each of the latch circuits 11 has only a delay corresponding to one stage of the inverter, so that a high-speed operation as a frequency dividing circuit can be realized.
  • the latch circuits 12-0 to 12-3 shown in FIG. 1 may be rotated in the normal direction by adding an inverter to the output portion of the latch circuit in the same manner as the configuration shown in FIG.
  • FIG. 3 is a diagram illustrating a configuration example of the XOR circuit 22.
  • the XOR circuit 22 includes an inverter 201 and a pass gate (switch) 202.
  • the inverter 201 When one input A of the XOR circuit 22 is at a high level, the inverter 201 logically inverts the other input B of the XOR circuit 22 and outputs it as the output OUT of the XOR circuit 22.
  • the pass gate 202 is turned on (conductive state) when one input A of the XOR circuit 22 is at a low level (the inverted input AX is at a high level), and the other input B of the XOR circuit 22 is connected to the XOR circuit. 22 output OUT.
  • FIG. 4 is a diagram illustrating a circuit configuration example of the XOR circuit 22 illustrated in FIG. 3, and includes, for example, four transistors 301 to 304.
  • the loads on the inputs A and B are asymmetric, and the delay changes according to the input value. For example, the delay differs between when the input B is output as it is and when it is inverted and output.
  • the XOR circuit 22 since the XOR circuit 22 detects the output potential (node potential) of the latch circuit 11, it is preferable that the XOR circuit 22 has a small delay and its variation.
  • the circuit configuration is asymmetrical and the delay is different, or a symmetric circuit configuration is complicated and increases the delay. I will.
  • the configuration shown in FIG. 5 it is possible to realize the XOR circuit 22 in which the loads on the inputs A and B are symmetrical and the delay is small.
  • FIG. 5 is a diagram showing another configuration example of the XOR circuit 22.
  • the XOR circuit 22 includes transistors 401 to 404 and 411 to 414.
  • the source is connected to the power supply voltage supply node
  • the drain is connected to the source of the P-channel transistor 402
  • the input B of the XOR circuit 22 is input to the gate.
  • the drain of the P-channel transistor 402 is connected to the drain of the N-channel transistor 403, and the input AX obtained by logically inverting the input A of the XOR circuit 22 is input to the gate.
  • the source of the N-channel transistor 403 is connected to the drain of the N-channel transistor 404 and the input A of the XOR circuit 22 is input to the gate.
  • the source is connected to the reference potential supply node, and the input B of the XOR circuit 22 is input to the gate.
  • the P-channel transistor 411 has a source connected to a power supply voltage supply node, a drain connected to the source of the P-channel transistor 412, and an input BX obtained by logically inverting the input B of the XOR circuit 22.
  • the drain of the P-channel transistor 412 is connected to the drain of the N-channel transistor 413 and the input A of the XOR circuit 22 is input to the gate.
  • the source of the N-channel transistor 413 is connected to the drain of the N-channel transistor 414, and the input AX obtained by logically inverting the input A of the XOR circuit 22 is input to the gate.
  • the source of the N-channel transistor 414 is connected to the reference potential supply node, and the input BX obtained by logically inverting the input B of the XOR circuit 22 is input to the gate.
  • connection point between the drain of the P-channel transistor 402 and the drain of the N-channel transistor 403 and the connection point of the drain of the P-channel transistor 412 and the drain of the N-channel transistor 413 are the output of the output OUT of the XOR circuit 22. Connected to the node.
  • the loads on the inputs A and B are symmetric, and it is possible to operate with a delay amount corresponding to two stages of inverters. This makes it possible to generate the divided clock signal at an accurate timing synchronized with the falling edge of the clock signal CLK.
  • FIG. 6 is a timing chart showing an operation example of the demultiplexer in the first embodiment. As shown in FIG. 6, when the clock signal CLK is input to the demultiplexer, the latch circuits 11-0 to 11-7 generate outputs n0 to n7 that are inverted every four cycles of the clock signal CLK at different timings. Output.
  • the XOR circuit 22-0 performs a logical operation on the outputs n0 and n1 of the adjacent latch circuits 11-0 and 11-1, and the inverter 23-0 inverts the output of the XOR circuit 22-0, whereby the output n0, A frequency-divided clock signal clk0 that is high when the logical values of n1 are the same is generated.
  • the XOR circuit 22-1 performs a logical operation on the outputs n2 and n3 of the adjacent latch circuits 11-2 and 11-3, and the inverter 23-1 inverts the output of the XOR circuit 22-1 so that the outputs n2 and n3 A frequency-divided clock signal clk1 that is high when the logical values are the same is generated.
  • the XOR circuit 22-2 performs a logical operation on the outputs n4 and n5 of the adjacent latch circuits 11-4 and 11-5, and the inverter 23-2 inverts the output of the XOR circuit 22-2 so that the output A frequency-divided clock signal clk2 that is high when the logical values of n4 and n5 are the same is generated.
  • the XOR circuit 22-3 performs logical operation on the outputs n6 and n7 of the adjacent latch circuits 11-6 and 11-7, and the inverter 23-3 inverts the output of the XOR circuit 22-3, so that the outputs n6 and n7 A frequency-divided clock signal clk3 that is high when the logical values are the same is generated.
  • the latch circuits 12-0 to 12-3 latch the input data DATA at the fall of the supplied divided clock signals clk0 to clk3 and output them as output data DOUT0 to DOUT3. In this way, the input data DATA that is serial data (serial data) is converted into output data DOUT0 to DOUT3 that is 4-bit parallel data (parallel data) and is output.
  • a plurality of latch circuits 11-0 to 11-7 shown in FIG. 2 are connected in series in a loop, and the outputs n0 to n7 of the latch circuits 11-0 to 11-7 are monitored, and adjacent to each other.
  • the divided clock signals clk0 to clk3 having different phases are generated based on the combination of the levels (potential state, logic value) of the outputs n0 to n7 of the latch circuits 11-0 to 11-7.
  • the inverter is inverted once every four cycles of the clock signal CLK as shown in FIG. The power consumption does not increase compared to the conventional case.
  • the present embodiment it is possible to generate a divided clock signal having accurate timing with a circuit configuration with low power consumption. Even in the operation as a demultiplexer, the conventional data conversion is not repeated, so that the number of data conversions is reduced, and the data is inverted at most once for one data during the operation. The number of inversions can be reduced and power consumption can be reduced.
  • the frequency dividing circuit and the demultiplexer are integrated, and the same circuit configuration is used for each phase from the generation of the divided clock signal to the data latch. Even on the chip, by laying out each circuit evenly, the timing variation between the clock signal including the divided clock signal and the data signal can be changed against the variation in device characteristics (variation in delay time) due to process and temperature. It is possible to suppress. Further, in the configuration shown in FIG. 1, the delay amount of the data signal is adjusted by supplying the input data DATA to the latch circuits 12-0 to 12-3 via the inverter groups 24-0 to 24-3. However, the timing margin can be increased by making the delay between the clock signal and the data signal the same as shown in FIG.
  • FIG. 7 is a diagram illustrating another configuration example of the demultiplexer according to the first embodiment.
  • components having the same functions as those shown in FIG. 7 are shown in FIG. 7 in FIG. 7, components having the same functions as those shown in FIG.
  • the input data DATA is input to the data input terminal of the latch circuit 12-0 via the inverter 31-0, the XOR circuit 32-0, and the inverter 33-0 in place of the inverter group 24-0.
  • the input data DATA is transmitted via the inverters 31-1 to 31-3, the XOR circuits 32-1 to 32-3, and the inverters 33-1 to 33-3, respectively. It is supplied to the input terminal D.
  • one input of the XOR circuits 32-0 to 32-3 is set to a low level, and the inverters 31-0 to 31-3, the XOR circuits 32-0 to 32-3, and the inverters 33-0 to 33-3 are Since they are connected in series, a data signal having the same logical value as the input data DATA is input to the data input terminals D of the latch circuits 12-0 to 12-3.
  • each of the clock signal and the data signal is transmitted to the latch circuits 12-0 to 12-3 by one inverter, XOR circuit, and one inverter. That is, the circuit configuration of a part of the clock signal transmission path for the latch circuits 12-0 to 12-3 is the same as that of the partial circuit of the data signal transmission path for the latch circuits 12-0 to 12-3. As a result, the delay amount of the transmission path related to the divided clock signals clk0 to clk3 and the delay amount of the transmission path related to the input data DATA respectively input to the latch circuits 12-0 to 12-3 are equalized, and the timing margin is set. Can be further expanded.
  • FIG. 8 is a diagram showing an example of the circuit configuration and layout of the demultiplexer shown in FIG. In FIG. 8, only the configuration related to the output data DOUT0 is shown.
  • the inverters 501 and 502 are for generating a logic inversion signal input to the XOR circuit 22-0
  • the inverters 503 and 504 are for generating a logic inversion signal input to the XOR circuit 32-0. is there.
  • the same layout arrangement can be made for each circuit element. In this way, the timing accuracy can be improved by arranging the circuits so that the respective paths from the input of the clock signal CLK and the input of the data DATA to the latch circuit 12 are equidistant.
  • the timing margin can be expanded.
  • a demultiplexer that performs serial-parallel conversion of input serial data (serial data) into 4-bit parallel data (parallel data) is shown as an example, but the present invention is not limited to this.
  • latch circuits 11-0 to 11-7, latch circuits 12-0 to 12-3, XOR circuits 22-0 to 22-3, and inverters 23-0 to 23- An arbitrary bit width can be accommodated by appropriately changing the parallel number of 3.
  • FIG. 9 is a diagram illustrating a configuration example of the semiconductor integrated circuit according to the second embodiment.
  • the semiconductor integrated circuit according to the second embodiment is a multiplexer.
  • FIG. 9 shows, as an example, a multiplexer that performs parallel-serial conversion of input 4-bit parallel data (parallel data) into serial data (serial data). Yes.
  • the multiplexer according to the second embodiment includes latch circuits 11-0 to 11-3, latch circuits 13-0 to 13-3, latch circuits 14-0 to 14-3, and an XOR circuit 42-. 0 to 42-3, inverters 41 and 43-0 to 43-3, and pass gates (switches) 44-0 to 44-3.
  • Each of the latch circuits 11-0 to 11-3 corresponds to the latch circuits 11-0 to 11-3 in the first embodiment, and the inverting output terminal QX of the latch circuit 11-3 and the latch circuit 11-0 A data input terminal D is connected via an inverter 41. That is, the latch circuits 11-0 to 11-3 are connected in series in a loop shape, and the inverter 41 is connected in series to the latch circuits 11-0 to 11-3 connected in a loop shape.
  • the XOR circuit 42-0 receives the output (inverted output) n0 of the latch circuit 11-0 and the output (inverted output) n1 of the latch circuit 11-1, and outputs an exclusive OR operation result thereof.
  • the inverter 43-0 receives the output of the XOR circuit 42-0, logically inverts it, and outputs it as the divided clock signal clk0.
  • the XOR circuit 42-1 receives the output (inverted output) n1 of the latch circuit 11-1 and the output (inverted output) n2 of the latch circuit 11-2, and outputs an exclusive OR operation result thereof.
  • the inverter 43-1 receives the output of the XOR circuit 42-1, logically inverts it, and outputs it as the divided clock signal clk1.
  • the XOR circuit 42-2 receives the output (inverted output) n2 of the latch circuit 11-2 and the output (inverted output) n3 of the latch circuit 11-3, and outputs an exclusive OR operation result of them.
  • the inverter 43-2 receives the output of the XOR circuit 42-2, logically inverts it, and outputs it as the divided clock signal clk2.
  • the XOR circuit 42-3 receives the output (inverted output) n3 of the latch circuit 11-3 and the output (inverted output) n0 of the latch circuit 11-0, and outputs an exclusive OR operation result thereof.
  • the inverter 43-3 receives the output of the XOR circuit 42-3, logically inverts it, and outputs it as the divided clock signal clk3.
  • Each of the latch circuits 13-0 to 13-3 and 14-0 to 14-3 outputs the data input to the data input terminal D through when the clock signal input to the clock terminal is at a high level.
  • the data is latched at the falling edge of the clock signal (transition from high level to low level).
  • the latch circuit 13-m (m is a subscript and m is an integer of 0 to 3) is inputted with the input data DINm of the input 4-bit parallel data to the data input terminal D and is divided into the clock terminals. A peripheral clock signal clk0 is input.
  • the latch circuit 13-m outputs the output dm from the output terminal Q.
  • the output dm of the latch circuit 13-m is input to the data input terminal D, and the divided clock signal clkm is input to the clock terminal.
  • the latch circuit 14-m outputs the output qm from the output terminal Q.
  • the pass gate 44-m is turned on (conductive state) when the input control signal is at high level, outputs the output qm of the latch circuit 14-m as output data DOUT, and the input control signal is at low level. It turns off (non-conducting state) at some time.
  • a frequency-divided clock signal clk1 is input as a control signal to the pass gate 44-0, and a frequency-divided clock signal clk2 is input as a control signal to the pass gate 44-1.
  • the frequency-divided clock signal clk3 is input to the pass gate 44-2 as a control signal, and the frequency-divided clock signal clk0 is input to the pass gate 44-3 as the control signal.
  • the internal configuration of each circuit such as the latch circuits 11-0 to 11-3 and the XOR circuits 42-0 to 42-3 is the same as that of the first embodiment.
  • the multiplexer in the second embodiment shown in FIG. 9 includes a latch circuit 11-0 to 11-3, an inverter 41, an XOR circuit 42-0 to 42-3, and an inverter 43-0 to 43-3.
  • a frequency dividing circuit is realized, and frequency-divided clock signals clk0 to clk3 are generated from the input clock signal CLK.
  • the frequency-divided clock signals clk0 to clk3 have a pulse width (high level period) that is a (1/2) cycle of the clock signal CLK, and the clock signal CLK has been divided into two cycles ( The divided clock signals clk0 to clk3 fall in order at intervals of (1/2) period of the clock signal CLK.
  • the divided clock signals clk0 to clk3 are input to the latch circuits 13-0 to 13-3 and 14-0 to 14-3, and the latch circuits 13-0 to 13-3 and 14-0 to 14-3 divide the frequency.
  • the input data DIN0 to DIN3 are latched at timings based on the clock signals clk0 to clk3, and sequentially output via the pass gates 44-0 to 44-3.
  • the multiplexer shown in FIG. 9 converts 4-bit input data DIN0 to DIN3 into serial output data DOUT.
  • FIG. 10 is a timing chart showing an operation example of the multiplexer according to the second embodiment. As shown in FIG. 10, when the clock signal CLK is input to the multiplexer, the latch circuits 11-0 to 11-3 output outputs n0 to n3 that are inverted every two cycles of the clock signal CLK at different timings. .
  • the XOR circuit 42-0 performs a logical operation on the outputs n0 and n1 of the adjacent latch circuits 11-0 and 11-1, and the inverter 43-0 inverts the output of the XOR circuit 42-0, whereby the output n0, A frequency-divided clock signal clk0 that is high when the logical values of n1 are the same is generated.
  • the XOR circuit 42-1 performs a logical operation on the outputs n1 and n2 of the adjacent latch circuits 11-1 and 11-2, and the inverter 43-1 inverts the output of the XOR circuit 42-1 so that the outputs n1 and n2 A frequency-divided clock signal clk1 that is high when the logical values are the same is generated.
  • the XOR circuit 42-2 performs a logical operation on the outputs n2 and n3 of the adjacent latch circuits 11-2 and 11-3, and the inverter 43-2 inverts the output of the XOR circuit 42-2 so that the output A frequency-divided clock signal clk2 that is high when the logical values of n2 and n3 are the same is generated.
  • the XOR circuit 42-3 performs a logical operation on the outputs n3 and n0 of the adjacent latch circuits 11-3 and 11-0, and the inverter 43-3 inverts the output of the XOR circuit 42-3, whereby the outputs n3 and n0 A frequency-divided clock signal clk3 that is high when the logical values are the same is generated.
  • the input data DIN0 to DIN3 are input in a cycle including a pulse of the divided clock signal clk0.
  • the input data DIN0 to DIN3 do not change during the period in which the divided clock signal clk0 is at the high level (including the subsequent falling edge).
  • the latch circuits 13-0 to 13-3 latch the input data DIN0 to DIN3 at the falling edge of the supplied divided clock signal clk0, respectively.
  • the latch circuits 14-0 to 14-3 latch the outputs d0 to d3 of the corresponding latch circuits 14-0 to 14-3 at the fall of the supplied divided clock signals clk0 to clk3. Therefore, the outputs q0 to q3 of the latch circuits 14-0 to 14-3 are output in synchronization with the supplied divided clock signals clk0 to clk3.
  • the outputs q0 to q3 of the latch circuits 14-0 to 14-3 are output from the pass gates 44-0 to 44-0 in accordance with the divided clock signal of the next phase (for example, the divided clock signal clk1 if the divided clock signal clk0).
  • the output data DOUT is output via 44-3.
  • input data DIN0 to DIN3 which are 4-bit parallel data (parallel data)
  • output data DOUT which is serial data (serial data)
  • the second embodiment similarly to the first embodiment, it is possible to generate a divided clock signal having accurate timing with a low power consumption circuit configuration, and also in the operation as a multiplexer. The number of data conversions is reduced, and power consumption can be reduced.
  • the frequency divider and the multiplexer are integrated, and the same circuit configuration is used for each phase from the generation of the frequency-divided clock signal to the latch and output of data. Even on the chip, by laying out each circuit evenly, the timing variation between the clock signal including the divided clock signal and the data signal can be changed against the variation in device characteristics (variation in delay time) due to process and temperature. It is possible to suppress.
  • a multiplexer that performs parallel-serial conversion of input 4-bit parallel data (parallel data) into serial data (serial data) is shown as an example.
  • the present invention is not limited to this.
  • FIG. 11 is a diagram illustrating another configuration example of the frequency divider circuit according to the present embodiment.
  • Each of the latch circuits 11-0 to 11-3 corresponds to the latch circuits 11-0 to 11-3 in the first embodiment, and the inverting output terminal QX of the latch circuit 11-3 and the latch circuit 11-0 A data input terminal D is connected via an inverter 51. That is, the latch circuits 11-0 to 11-3 are connected in series in a loop shape, and the inverter 51 is connected in series to the latch circuits 11-0 to 11-3 connected in a loop shape.
  • the logical product operation circuit (AND circuit) 52 receives the output (inverted output) n0 of the latch circuit 11-0 and the output (inverted output) n1 of the latch circuit 11-1 and divides the result of logical product operation of them. It is output as the clock signal clk0.
  • a negative OR operation circuit (NOR circuit) 53 receives the output (inverted output) n0 of the latch circuit 11-0 and the output (inverted output) n1 of the latch circuit 11-1 and performs a negative OR operation on the result.
  • the divided clock signal clk2 is output.
  • the AND circuit 54 receives the output (inverted output) n2 of the latch circuit 11-2 and the output (inverted output) n3 of the latch circuit 11-3, and outputs a result of logical product of them as a divided clock signal clk1.
  • the NOR circuit 53 receives the output (inverted output) n2 of the latch circuit 11-2 and the output (inverted output) n3 of the latch circuit 11-3, and outputs a result obtained by performing a NOR operation on them as a divided clock signal clk3. To do.
  • the frequency dividing circuit shown in FIG. 11 generates frequency-divided clock signals clk0 to clk3 similar to those in the first embodiment as shown in FIG. 12, with a configuration different from the configuration shown in the first embodiment. can do.
  • pulses are generated both at the rising edge and the falling edge of the input clock signal, so the duty of the input clock signal is 50%.
  • the frequency dividing circuit in the present embodiment is not limited to the even frequency divided clock signal, and can generate odd frequency divided clock signals or frequency divided clock signals divided by 0.5.
  • FIG. 13 is a diagram illustrating another configuration example of the frequency dividing circuit according to the present embodiment, and the divided clock signal CLK3 obtained by dividing the input clock signal CLK by 3 and the divided clock signal CLK15 obtained by dividing 1.5.
  • Each of the latch circuits 11-0 to 11-5 corresponds to the latch circuits 11-0 to 11-5 in the first embodiment, respectively, and the inverting output terminal QX of the latch circuit 11-5 and the latch circuit 11-0 A data input terminal D is connected via an inverter 61. That is, the latch circuits 11-0 to 11-5 are connected in series in a loop shape, and the inverter 61 is connected in series to the latch circuits 11-0 to 11-5 connected in a loop shape.
  • the XOR circuit 62 receives the output (inverted output) n0 of the latch circuit 11-0 and the output (inverted output) n3 of the latch circuit 11-3, and divides the result of the exclusive OR operation of them by 3 Output as clock signal CLK3.
  • the XOR circuit 63 receives the output (inverted output) n0 of the latch circuit 11-0 and the output (inverted output) n1 of the latch circuit 11-1 and outputs a result of performing an exclusive OR operation on them.
  • the XOR circuit 64 receives the output (inverted output) n3 of the latch circuit 11-3 and the output (inverted output) n4 of the latch circuit 11-4, and outputs an exclusive OR operation result of them.
  • the XOR circuit 65 receives the output q0 of the XOR circuit 63 and the output q1 of the XOR circuit 64, and outputs the result of the exclusive OR operation as a divided clock signal CLK15 of 1.5 frequency division.
  • FIG. 14 is a timing chart showing an operation example of the frequency dividing circuit shown in FIG.
  • the latch circuits 11-0 to 11-5 output outputs n0 to n5 that are inverted every three cycles of the clock signal CLK at different timings.
  • the XOR circuit 62 performs a logical operation on the outputs n0 and n3 of the latch circuits 11-0 and 11-3, thereby generating a divided clock signal CLK3 divided by three.
  • the XOR circuit 63 performs a logical operation on the outputs n0 and n1 of the latch circuits 11-0 and 11-1, and outputs an output q0 that is at a low level when the logical values of the outputs n0 and n1 are the same.
  • the XOR circuit 64 performs a logical operation on the outputs n3 and n4 of the latch circuits 11-3 and 11-4, thereby outputting an output q1 that is low when the logical values of the outputs n3 and n4 are the same.
  • the XOR circuit 65 performs a logical operation on the outputs q0 and q1 of the XOR circuits 63 and 64, thereby rising (or falling) every 1.5 cycles of the clock signal CLK, and the divided clock signal CLK15 of 1.5 frequency division. Is generated.
  • an arbitrary divided clock signal can be obtained by appropriately selecting the number of latch circuits of the divider circuit and the combination of outputs (nodes) of the latch circuit used for generating the divided clock signal. Can be generated.
  • the frequency dividing circuit according to the present embodiment can be used, for example, when a frequency divider in a PLL (Phase Locked Loop) circuit or a frequency of a clock signal is converted and supplied to other circuits.
  • PLL Phase Locked Loop
  • Low power consumption is achieved by alternately connecting latch circuits driven at the rising and falling edges of the clock signal and generating multiple divided clock signals with different phases based on the combination of the output levels of the multiple latch circuits.
  • a frequency-divided clock signal having accurate timing can be generated with a circuit configuration, and a demultiplexer and a multiplexer with reduced power consumption can be provided.

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Abstract

　クロック信号の立ち上がり、立ち下がりで駆動されるラッチ回路を交互に接続し、複数のラッチ回路の出力のレベルの組み合わせを基に位相の異なる複数の分周クロック信号を生成することで、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができるようにする。

Description

分周回路及び半導体集積回路
　本発明は、分周回路及び半導体集積回路に関する。
　情報処理機器間でのデータ通信は、通信量が増加しており、パラレルデータ伝送ではビット幅とともに配線数を増やすことに限界がある。そこで、通信量の増加に対応するため、各デバイスにシリアライザ／デシリアライザ（Serializer/Deserializer：ＳｅｒＤｅｓ）を搭載し、デバイス間のデータ通信をシリアルデータ伝送により行うものがある。
　図１５は、ＳｅｒＤｅｓの構成例を示す図である。ＳｅｒＤｅｓ６０１は、制御回路６０２、発振回路（ＰＬＬ）６０３、送信系（ＴＸ）回路、及び受信系（ＲＸ）回路等を有する。送信系回路は、ＳｅｒＤｅｓ６０１が搭載されるデバイス内部のパラレルデータを受け取り、マルチプレクサ（ＭＵＸ）６０４によりパラレル－シリアル変換を実行してシリアルデータに変換した後、フィードフォワードイコライザ（ＦＦＥ）６０５により電圧波形を整形しドライバ６０６を介してデバイス外部に出力する。
　受信系回路は、デバイス外部からイコライザ６０７を介してシリアルデータを受信し、デシジョンフィードバックイコライザ（ＤＦＥ）６０８及びクロックデータリカバリ（ＣＤＲ）６０９によりデータ及びクロック信号を再生する。受信系回路は、このデータをデマルチプレクサ（ＤＥＭＵＸ）６１０によりシリアル－パラレル変換してパラレルデータに変換し、デバイス内部のプロセッサ等に対して出力する。
　図１６Ａは、ＳｅｒＤｅｓに用いられる従来のデマルチプレクサの構成例を示す図である。図１６Ａには、デマルチプレクサに入力される直列データ（シリアルデータ）を４ビットの並列データ（パラレルデータ）に変換するデマルチプレクサを一例として示している。なお、本明細書において、＜“信号名”Ｘ＞又は＜“信号名”ｘ＞は、その“信号名”が示す信号を論理反転した信号（相補の信号）である。
　図１６Ａにおいて、１：２の変換回路７０１は、分周器７０２から出力される分周クロック信号ｃｌｋ２、ｃｌｋ２ｘを用いて、入力される直列データＤＡＴＡを２ビットの並列データに変換する。分周クロック信号ｃｌｋ２、ｃｌｋ２ｘは、入力されるクロック信号ＣＬＫ、ＣＬＫＸを２倍の周期に分周した（２分周した）クロック信号である。
　１：２の変換回路７０１は、図１６Ｂに示すように接続された４つのラッチ回路７１１、７１２、７１３、７１４を有する。ラッチ回路７１１～７１４の各々は、入力されるクロック信号がハイレベルであるときに、入力Ｄの値が出力Ｑに伝わり、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移時）で入力Ｄの値をラッチしてクロック信号がローレベルであるときに出力Ｑを保持する。図１６Ｂに示した１：２の変換回路は、図１６Ｃに示すように、クロック信号ＣＬＫに同期して遷移する直列データＤＡＴＡを、２倍の周期の分周クロック信号ｃｌｋ２に同期して遷移する２ビットの並列データＤ０、Ｄ１に変換する。
　１：２の変換回路７０３、７０４は、分周器７０５から出力される分周クロック信号を用いて、１：２の変換回路７０１で変換された２ビットの並列データにおけるそれぞれのビットのデータを直列データとして２ビットの並列データに変換する。分周器７０５から出力される分周クロック信号は、分周クロック信号ｃｌｋ２、ｃｌｋ２ｘを２分周したクロック信号である。１：２の変換回路７０３、７０４の構成は、１：２の変換回路７０１と同様である。
　このように従来のデマルチプレクサは、入力クロック信号を２分周し、分周クロック信号の立ち下がり（あるいは立ち上がり）で１：２の変換回路が有するラッチ回路によってデータをラッチすることにより、直列データを２ビットの並列データに変換する。さらに、クロック信号の分周とデータの分割（直列データから２ビットの並列データへの変換）とを繰り返すことにより、２nビットの並列データを生成する。
　図１７Ａは、ＳｅｒＤｅｓに用いられる従来のマルチプレクサの構成例を示す図である。図１７Ａには、マルチプレクサに入力される４ビットの並列データ（パラレルデータ）を直列データ（シリアルデータ）に変換するマルチプレクサを一例として示している。
　図１７Ａにおいて、２：１の変換回路８０１は、分周器８０３から出力される分周クロック信号を用いて、入力される４ビットの並列データの内の２ビットの並列データＤＩＮ０、ＤＩＮ１を１ビットの直列データに変換する。２：１の変換回路８０２は、分周器８０３から出力される分周クロック信号を用いて、入力される４ビットの並列データの内の２ビットの並列データＤＩＮ２、ＤＩＮ３を１ビットの直列データに変換する。分周器８０３から出力される分周クロック信号は、後段の２：１の変換回路８０４に入力されるクロック信号ＣＬＫ、ＣＬＫＸを２倍の周期に分周した（２分周した）クロック信号である。
　２：１の変換回路８０４は、入力されるクロック信号ＣＬＫ、ＣＬＫＸを用いて、２：１の変換回路８０１、８０２で変換されたそれぞれ１ビットの直列データの組、すなわち２ビットの並列データを１ビットの直列データＤＯＵＴに変換する。２：１の変換回路８０４は、図１７Ｂに示すように接続された４つのラッチ回路８１１、８１２、８１４、８１５及び２つのパスゲート（スイッチ）８１３、８１６を有する。
　ラッチ回路８１１、８１２、８１４、８１５の各々は、入力されるクロック信号がハイレベルであるときに、入力Ｄの値が出力Ｑに伝わり、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移時）で入力Ｄの値をラッチしてクロック信号がローレベルであるときに出力Ｑを保持する。パスゲート（スイッチ）８１３、８１６の各々は、入力される制御信号がハイレベルであるときにオン（導通状態）となり、制御信号がローレベルであるときにオフ（非導通状態）となる。図１７Ｂに示した２：１の変換回路は、図１７Ｃに示すように、２ビットの並列データＤ０、Ｄ１を、並列データＤ０、Ｄ１に対してデータレートが２倍の直列データＯＵＴに変換する。
　このように従来のマルチプレクサは、２：１の変換回路において、入力される並列データの各ビットのデータをクロック信号の立ち下がり（あるいは立ち上がり）でラッチ回路によりラッチした後、クロック信号に同期したパスゲートを通じて出力する。２nビットの並列データに対しては、分周したクロック信号を用いて、ｎ段のデータ変換（２ビットの並列データから１ビットの直列データへの変換）を繰り返す。
　前述した従来のデマルチプレクサやマルチプレクサで高速な動作を実現するには、分周クロック信号を含むクロック信号とデータ信号との間のタイミング精度が重要であり、精度の高いタイミング制御が求められる。また、データのビット幅が大きいと、変換回路によるデータ変換の繰り返しによりデータ変換の回数が多くなり、各回路がラッチ動作に伴って内部電位の反転を繰り返すため、消費電力が大きくなる。
　クロック信号の立ち上がりエッジからクロック信号を逓倍した周期の第１信号を生成する第１カウンタと、クロック信号の立ち下がりエッジからクロック信号を逓倍した周期の第２信号を生成する第２カウンタと、第１信号と第２信号との排他的論理和演算を行ってクロック信号を生成し回路部に出力する排他的論理和演算回路とを有する半導体集積回路が提案されている（例えば、特許文献１参照）。この半導体集積回路は、第１信号が転送される第１ライン及び第２信号が転送される第２ラインの末端と回路部との間に排他的論理和演算回路を複数配設することで、各回路までのクロック信号の遅延時間のばらつき抑制を図っている。
特開２０１０－４１１５６号公報
　本発明の目的は、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができる分周回路及び半導体集積回路を提供することにある。
　分周回路の一態様は、クロック信号の立ち上がりで駆動されるラッチ回路及び前記クロック信号の立ち下がりで駆動されるラッチ回路が交互に接続され、ループ状に直列接続された複数のラッチ回路と、複数のラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成する生成回路とを有する。
　開示の分周回路は、交互にクロック信号の立ち上がり又は立ち下がりで駆動されるラッチ回路を接続し、複数のラッチ回路の出力のレベルの組み合わせを基に位相の異なる複数の分周クロック信号を生成することで低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができる。
図１は、本発明の第１の実施形態における半導体集積回路の構成例を示す図である。 図２は、本実施形態におけるラッチ回路の構成例を示す図である。 図３は、本実施形態におけるＸＯＲ回路の構成例を示す図である。 図４は、本実施形態におけるＸＯＲ回路の回路構成例を示す図である。 図５は、本実施形態におけるＸＯＲ回路の他の構成例を示す図である。 図６は、第１の実施形態における半導体集積回路の動作例を示すタイミングチャートである。 図７は、第１の実施形態における半導体集積回路の他の構成例を示す図である。 図８は、図７に示す半導体集積回路の回路構成及びレイアウトの例を示す図である。 図９は、本発明の第２の実施形態における半導体集積回路の構成例を示す図である。 図１０は、第２の実施形態における半導体集積回路の動作例を示すタイミングチャートである。 図１１は、本発明の実施形態における分周回路の他の構成例を示す図である。 図１２は、図１１に示す分周回路の動作例を示すタイミングチャートである。 図１３は、本発明の実施形態における分周回路の他の構成例を示す図である。 図１４は、図１３に示す分周回路の動作例を示すタイミングチャートである。 図１５は、シリアライザ／デシリアライザの構成例を示す図である。 図１６Ａは、従来のデマルチプレクサの構成例を示す図である。 図１６Ｂは、１：２の変換回路の構成例を示す図である。 図１６Ｃは、図１６Ｂに示す変換回路の動作を示すタイミングチャートである。 図１７Ａは、従来のマルチプレクサの構成例を示す図である。 図１７Ｂは、２：１の変換回路の構成例を示す図である。 図１７Ｃは、図１７Ｂに示す変換回路の動作を示すタイミングチャートである。
　以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
　本発明の第１の実施形態について説明する。
　図１は、第１の実施形態による半導体集積回路の構成例を示す図である。第１の実施形態による半導体集積回路はデマルチプレクサであり、図１には、入力される直列データ（シリアルデータ）を４ビットの並列データ（パラレルデータ）にシリアル－パラレル変換するデマルチプレクサを一例として示している。
　第１の実施形態におけるデマルチプレクサは、図１に示すように、ラッチ回路１１－０～１１－７、ラッチ回路１２－０～１２－３、排他的論理和演算回路（ＸＯＲ回路）２２－０～２２－３、インバータ２１、２３－０～２３－３、及びインバータ群２４－０～２４－３を有する。
　ラッチ回路１１－０～１１－７の各々は、クロック端子に入力されるクロック信号がハイレベルであるときに、データ入力端子Ｄに入力されるデータをスルー出力し、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移）でデータをラッチする。ラッチ回路１１－ｉ（ｉは添え字であり、ｉは０～６の整数）の反転出力端子ＱＸとラッチ回路１１－（ｉ＋１）のデータ入力端子Ｄとが接続される。ラッチ回路１１－７の反転出力端子ＱＸとラッチ回路１１－０のデータ入力端子Ｄとがインバータ２１を介して接続される。すなわち、ラッチ回路１１－０～１１－７は、ループ状に直列接続され、インバータ２１は、ループ状に接続されたラッチ回路１１－０～１１－７に直列に接続される。
　ラッチ回路１１－０～１１－７のクロック端子には、クロック信号ＣＬＫ又はクロック信号ＣＬＫＸが入力される。クロック信号ＣＬＫＸは、クロック信号ＣＬＫを論理反転したクロック信号である。ラッチ回路１１－０、１１－２、１１－４、１１－６のクロック端子には、クロック信号ＣＬＫ又はクロック信号ＣＬＫＸの一方が入力され、ラッチ回路１１－１、１１－３、１１－５、１１－７のクロック端子には、クロック信号ＣＬＫ又はクロック信号ＣＬＫＸの他方が入力される。
　つまり、ラッチ回路１１－０～１１－７は、クロック信号ＣＬＫの立ち上がり又は立ち下がりの一方に同期してデータをラッチする（駆動される）ラッチ回路と、クロック信号ＣＬＫの立ち上がり又は立ち下がりの他方に同期してデータをラッチする（駆動される）ラッチ回路とが交互に接続される。図１には、ラッチ回路１１－０、１１－２、１１－４、１１－６のクロック端子にクロック信号ＣＬＫＸが入力され、ラッチ回路１１－１、１１－３、１１－５、１１－７のクロック端子にクロック信号ＣＬＫが入力される例を示している。
　ＸＯＲ回路２２－０は、ラッチ回路１１－０の出力（反転出力）ｎ０及びラッチ回路１１－１の出力（反転出力）ｎ１が入力され、それらを排他的論理和演算した結果を出力する。インバータ２３－０は、ＸＯＲ回路２２－０の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ０として出力する。ＸＯＲ回路２２－１は、ラッチ回路１１－２の出力（反転出力）ｎ２及びラッチ回路１１－３の出力（反転出力）ｎ３が入力され、それらを排他的論理和演算した結果を出力する。インバータ２３－１は、ＸＯＲ回路２２－１の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ１として出力する。
　ＸＯＲ回路２２－２は、ラッチ回路１１－４の出力（反転出力）ｎ４及びラッチ回路１１－５の出力（反転出力）ｎ５が入力され、それらを排他的論理和演算した結果を出力する。インバータ２３－２は、ＸＯＲ回路２２－２の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ２として出力する。ＸＯＲ回路２２－３は、ラッチ回路１１－６の出力（反転出力）ｎ６及びラッチ回路１１－７の出力（反転出力）ｎ７が入力され、それらを排他的論理和演算した結果を出力する。インバータ２３－３は、ＸＯＲ回路２２－３の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ３として出力する。
　ラッチ回路１２－０～１２－３の各々は、クロック端子に入力されるクロック信号がハイレベルであるときに、データ入力端子Ｄに入力されるデータをスルー出力し、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移）でデータをラッチする。ラッチ回路１２－ｊ（ｊは添え字であり、ｊは０～３の整数）は、データ入力端子Ｄに入力データ（直列データ）ＤＡＴＡがインバータ群２４－ｊを介して入力され、クロック端子に分周クロック信号ｃｌｋｊが入力される。また、ラッチ回路１２－ｊは、出力端子Ｑより４ビットの並列データの内の出力データＤＯＵＴｊを出力する。
　図１に示した第１の実施形態におけるデマルチプレクサは、ラッチ回路１１－０～１１－７、インバータ２１、ＸＯＲ回路２２－０～２２－３、及びインバータ２３－０～２３－３を含む回路により分周回路を実現し、入力されるクロック信号ＣＬＫから分周クロック信号ｃｌｋ０～ｃｌｋ３を生成する。ここで、分周クロック信号ｃｌｋ０～ｃｌｋ３は、クロック信号ＣＬＫを４倍の周期に分周した（４分周した）クロック信号であり、クロック信号ＣＬＫの１周期の間隔で分周クロック信号ｃｌｋ０～ｃｌｋ３が順に立ち下がる。この分周クロック信号ｃｌｋ０～ｃｌｋ３をラッチ回路１２－０～１２－３に入力し、ラッチ回路１２－０～１２－３が分周クロック信号ｃｌｋ０～ｃｌｋ３に基づくタイミングで入力データＤＡＴＡをラッチして出力することで、入力データＤＡＴＡを４ビットの出力データＤＯＵＴ０～ＤＯＵＴ３に変換する。
　図２は、ラッチ回路１１の構成例を示す図である。ラッチ回路１１は、トランジスタ１０１、１０２、１０３、１０４、１０５を有する。Ｐチャネル型トランジスタ１０１は、ソースが電源電圧の供給ノードに接続され、ドレインがＰチャネル型トランジスタ１０２のソースに接続され、ゲートがデータ入力端子Ｄに接続される。Ｐチャネル型トランジスタ１０２は、ドレインがＮチャネル型トランジスタ１０３のドレインに接続され、ゲートにクロック信号ＣＬＫＢが供給される。
　Ｎチャネル型トランジスタ１０３は、ソースがＮチャネル型トランジスタ１０４のドレインに接続され、ゲートにクロック信号ＣＬＫＡが供給される。Ｎチャネル型トランジスタ１０４は、ソースが基準電位の供給ノードに接続され、ゲートがデータ入力端子Ｄに接続される。Ｐチャネル型トランジスタ１０２のドレインとＮチャネル型トランジスタ１０３のドレインとの接続点が、反転出力端子ＱＸに接続される。また、反転出力端子ＱＸは、パワーダウンスイッチとしてのトランジスタ１０５を介して基準電位の供給ノードに接続される。クロック信号ＣＬＫＡは、ラッチ回路１１のクロック端子に入力されるクロック信号であり、クロック信号ＣＬＫＢは、それを論理反転した信号である。
　図２に示したラッチ回路１１は、クロック信号ＣＬＫＡ（クロック端子に入力されるクロック信号）がハイレベルであるときに、トランジスタ１０２、１０３がオン状態となり、データ入力端子Ｄの入力値を反転して反転出力端子ＱＸより出力し、ローレベルであるときにトランジスタ１０２、１０３がオフ状態になる。このように本実施形態ではラッチ回路１１の各々は、インバータ１段分の遅延しか有しないので、分周回路としての高速動作が実現可能である。なお、図１に示したラッチ回路１２－０～１２－３についても、図２に示した構成と同様にし、ラッチ回路の出力部にインバータを追加して出力を正転させればよい。
　図３は、ＸＯＲ回路２２の構成例を示す図である。ＸＯＲ回路２２は、インバータ２０１及びパスゲート（スイッチ）２０２を有する。インバータ２０１は、ＸＯＲ回路２２の一方の入力Ａがハイレベルであるときに、ＸＯＲ回路２２の他方の入力Ｂを論理反転してＸＯＲ回路２２の出力ＯＵＴとして出力する。また、パスゲート２０２は、ＸＯＲ回路２２の一方の入力Ａがローレベルである（反転した入力ＡＸがハイレベルである）ときにオン（導通状態）となり、ＸＯＲ回路２２の他方の入力ＢをＸＯＲ回路２２の出力ＯＵＴとして出力する。図４は、図３に示したＸＯＲ回路２２の回路構成例を示す図であり、例えば４つのトランジスタ３０１～３０４を有する。
　ここで、前述したＸＯＲ回路２２は、入力Ａ、Ｂに対する負荷が非対称であり、入力値に応じて遅延が変化する。例えば、入力Ｂがそのまま出力されるときと反転して出力されるときとで遅延が異なる。本実施形態では、ＸＯＲ回路２２がラッチ回路１１の出力電位（ノード電位）の検出を行うため、ＸＯＲ回路２２は遅延及びその変動が小さいことが好ましい。前述した構成と異なる回路の組み合わせでもＸＯＲ回路を実現することは可能であるが、一般的には回路構成が非対称となって遅延が異なったり、対称な回路構成にすると複雑になり遅延が大きくなったりしてしまう。それに対して、例えば図５に示すような構成とすることで、入力Ａ、Ｂに対する負荷が対称で、かつ遅延が小さいＸＯＲ回路２２を実現することができる。
　図５は、ＸＯＲ回路２２の他の構成例を示す図である。ＸＯＲ回路２２は、トランジスタ４０１～４０４、４１１～４１４を有する。Ｐチャネル型トランジスタ４０１は、ソースが電源電圧の供給ノードに接続され、ドレインがＰチャネル型トランジスタ４０２のソースに接続され、ゲートにＸＯＲ回路２２の入力Ｂが入力される。Ｐチャネル型トランジスタ４０２は、ドレインがＮチャネル型トランジスタ４０３のドレインに接続され、ゲートにＸＯＲ回路２２の入力Ａを論理反転した入力ＡＸが入力される。Ｎチャネル型トランジスタ４０３は、ソースがＮチャネル型トランジスタ４０４のドレインに接続され、ゲートにＸＯＲ回路２２の入力Ａが入力される。Ｎチャネル型トランジスタ４０４は、ソースが基準電位の供給ノードに接続され、ゲートにＸＯＲ回路２２の入力Ｂが入力される。
　また、Ｐチャネル型トランジスタ４１１は、ソースが電源電圧の供給ノードに接続され、ドレインがＰチャネル型トランジスタ４１２のソースに接続され、ゲートにＸＯＲ回路２２の入力Ｂを論理反転した入力ＢＸが入力される。Ｐチャネル型トランジスタ４１２は、ドレインがＮチャネル型トランジスタ４１３のドレインに接続され、ゲートにＸＯＲ回路２２の入力Ａが入力される。Ｎチャネル型トランジスタ４１３は、ソースがＮチャネル型トランジスタ４１４のドレインに接続され、ゲートにＸＯＲ回路２２の入力Ａを論理反転した入力ＡＸが入力される。Ｎチャネル型トランジスタ４１４は、ソースが基準電位の供給ノードに接続され、ゲートにＸＯＲ回路２２の入力Ｂを論理反転した入力ＢＸが入力される。
　Ｐチャネル型トランジスタ４０２のドレインとＮチャネル型トランジスタ４０３のドレインとの接続点、及びＰチャネル型トランジスタ４１２のドレインとＮチャネル型トランジスタ４１３のドレインとの接続点が、ＸＯＲ回路２２の出力ＯＵＴの出力ノードに接続される。ＸＯＲ回路２２を図５に示すように構成することで、入力Ａ、Ｂに対する負荷が対称となり、かつインバータ２段分の遅延量で動作することが可能となる。これにより、クロック信号ＣＬＫの立ち下がりに同期した正確なタイミングで分周クロック信号を発生することが可能になる。
　図６は、第１の実施形態におけるデマルチプレクサの動作例を示すタイミングチャートである。図６に示すように、デマルチプレクサにクロック信号ＣＬＫが入力されると、ラッチ回路１１－０～１１－７が、互いに異なるタイミングでクロック信号ＣＬＫの４周期毎にそれぞれ反転する出力ｎ０～ｎ７を出力する。
　そして、ＸＯＲ回路２２－０が隣り合うラッチ回路１１－０、１１－１の出力ｎ０、ｎ１を論理演算し、インバータ２３－０がＸＯＲ回路２２－０の出力を反転することにより、出力ｎ０、ｎ１の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ０が生成される。ＸＯＲ回路２２－１が隣り合うラッチ回路１１－２、１１－３の出力ｎ２、ｎ３を論理演算し、インバータ２３－１がＸＯＲ回路２２－１の出力を反転することにより、出力ｎ２、ｎ３の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ１が生成される。
　同様にして、ＸＯＲ回路２２－２が隣り合うラッチ回路１１－４、１１－５の出力ｎ４、ｎ５を論理演算し、インバータ２３－２がＸＯＲ回路２２－２の出力を反転することにより、出力ｎ４、ｎ５の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ２が生成される。ＸＯＲ回路２２－３が隣り合うラッチ回路１１－６、１１－７の出力ｎ６、ｎ７を論理演算し、インバータ２３－３がＸＯＲ回路２２－３の出力を反転することにより、出力ｎ６、ｎ７の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ３が生成される。
　ラッチ回路１２－０～１２－３が、供給される分周クロック信号ｃｌｋ０～ｃｌｋ３の立ち下がりで入力データＤＡＴＡをラッチして出力データＤＯＵＴ０～ＤＯＵＴ３として出力する。このようにして、直列データ（シリアルデータ）である入力データＤＡＴＡが４ビットの並列データ（パラレルデータ）である出力データＤＯＵＴ０～ＤＯＵＴ３に変換され出力される。
　第１の実施形態では、複数の図２に示したラッチ回路１１－０～１１－７をループ状に直列接続し、ラッチ回路１１－０～１１－７の出力ｎ０～ｎ７を監視し、隣接するラッチ回路１１－０～１１－７の出力ｎ０～ｎ７のレベル（電位状態、論理値）の組み合わせに基づき、位相が互いに異なる分周クロック信号ｃｌｋ０～ｃｌｋ３を生成する。ここで、各ラッチ回路１１－０～１１－７内においてインバータが反転するのは、図６に示したようにクロック信号ＣＬＫの４周期に１回であるので、分周クロック信号の生成に係る消費電力は従来と比較して増加しない。したがって、本実施形態によれば、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することが可能となる。また、デマルチプレクサとしての動作においても、従来のようなデータ変換を繰り返さないのでデータ変換の回数が減り、動作中に１つのデータについてデータが反転する機会は多くとも１回だけであるのでデータが反転する回数が減り、消費電力を低減することができる。
　ここで、本実施形態における回路は、分周回路とデマルチプレクサとが一体となっており、分周クロック信号の生成からデータのラッチまで、各位相に対して同一の回路構成を用いる。チップ上でも、各回路を均等にレイアウトすることで、プロセスや温度による素子特性の変動（遅延時間の変動）に対して、分周クロック信号を含むクロック信号とデータ信号との間のタイミング変動を抑制することが可能である。さらに、図１に示した構成では、ラッチ回路１２－０～１２－３に対してインバータ群２４－０～２４－３を介して入力データＤＡＴＡを供給することでデータ信号の遅延量を調整しているが、図７に示すようにしてクロック信号とデータ信号との遅延を同様にすることでタイミングマージンを拡大することができる。
　図７は、第１の実施形態におけるデマルチプレクサの他の構成例を示す図である。図７において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
　図７に示すデマルチプレクサは、インバータ群２４－０にかえて、インバータ３１－０、ＸＯＲ回路３２－０、及びインバータ３３－０を介して、入力データＤＡＴＡがラッチ回路１２－０のデータ入力端子Ｄに供給される。ラッチ回路１２－１～１２－３においても、それぞれインバータ３１－１～３１－３、ＸＯＲ回路３２－１～３２－３、及びインバータ３３－１～３３－３を介して、入力データＤＡＴＡがデータ入力端子Ｄに供給される。なお、ＸＯＲ回路３２－０～３２－３の一方の入力がローレベルとされ、インバータ３１－０～３１－３、ＸＯＲ回路３２－０～３２－３、及びインバータ３３－０～３３－３は直列接続されているので、入力データＤＡＴＡと同じ論理値のデータ信号がラッチ回路１２－０～１２－３のデータ入力端子Ｄに入力される。
　図７に示すように構成し、クロック信号及びデータ信号のそれぞれを１つのインバータ、ＸＯＲ回路、及び１つのインバータによりラッチ回路１２－０～１２－３に対して伝送する。すなわち、ラッチ回路１２－０～１２－３に対するクロック信号の伝送経路の一部の回路構成は、ラッチ回路１２－０～１２－３に対するデータ信号の伝送経路の一部回路と同一である。これにより、ラッチ回路１２－０～１２－３にそれぞれ入力される、分周クロック信号ｃｌｋ０～ｃｌｋ３に係る伝送経路の遅延量と入力データＤＡＴＡに係る伝送経路の遅延量とを等しくし、タイミングマージンをさらに拡大することができる。
　図８は、図７に示したデマルチプレクサの回路構成及びレイアウトの例を示す図である。図８においては、出力データＤＯＵＴ０に係る構成のみを図示している。図８において、図７に示した構成要素に対応する構成要素には同一の符号を付している。インバータ５０１、５０２は、ＸＯＲ回路２２－０に入力する論理反転信号を生成するためのものであり、インバータ５０３、５０４は、ＸＯＲ回路３２－０に入力する論理反転信号を生成するためのものである。例えば、ラッチ回路１１－０、１１－１及びインバータ５０１、５０２を右上に図示したようにレイアウト配置することで、各回路要素についてもそれぞれ同様のレイアウト配置が可能である。このようにして、クロック信号ＣＬＫの入力、及び入力データＤＡＴＡの入力から、ラッチ回路１２までのそれぞれの経路が等距離になるように各回路を配置することで、タイミング精度を向上させることができ、タイミングマージンを拡大することができる。
　なお、前述した説明では、入力される直列データ（シリアルデータ）を４ビットの並列データ（パラレルデータ）にシリアル－パラレル変換するデマルチプレクサを一例として示したが、これに限定されるものではない。シリアル－パラレル変換後のビット幅に応じて、ラッチ回路１１－０～１１－７、ラッチ回路１２－０～１２－３、ＸＯＲ回路２２－０～２２－３、及びインバータ２３－０～２３－３の並列数を適宜変更することで、任意のビット幅に対応可能である。
（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。
　図９は、第２の実施形態による半導体集積回路の構成例を示す図である。第２の実施形態による半導体集積回路はマルチプレクサであり、図９には、入力される４ビットの並列データ（パラレルデータ）を直列データ（シリアルデータ）にパラレル－シリアル変換するマルチプレクサを一例として示している。
　第２の実施形態におけるマルチプレクサは、図９に示すように、ラッチ回路１１－０～１１－３、ラッチ回路１３－０～１３－３、ラッチ回路１４－０～１４－３、ＸＯＲ回路４２－０～４２－３、インバータ４１、４３－０～４３－３、及びパスゲート（スイッチ）４４－０～４４－３を有する。
　ラッチ回路１１－０～１１－３の各々は、第１の実施形態におけるラッチ回路１１－０～１１－３にそれぞれ対応し、ラッチ回路１１－３の反転出力端子ＱＸとラッチ回路１１－０のデータ入力端子Ｄとがインバータ４１を介して接続される。すなわち、ラッチ回路１１－０～１１－３は、ループ状に直列接続され、インバータ４１は、ループ状に接続されたラッチ回路１１－０～１１－３に直列に接続される。
　ＸＯＲ回路４２－０は、ラッチ回路１１－０の出力（反転出力）ｎ０及びラッチ回路１１－１の出力（反転出力）ｎ１が入力され、それらを排他的論理和演算した結果を出力する。インバータ４３－０は、ＸＯＲ回路４２－０の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ０として出力する。ＸＯＲ回路４２－１は、ラッチ回路１１－１の出力（反転出力）ｎ１及びラッチ回路１１－２の出力（反転出力）ｎ２が入力され、それらを排他的論理和演算した結果を出力する。インバータ４３－１は、ＸＯＲ回路４２－１の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ１として出力する。
　ＸＯＲ回路４２－２は、ラッチ回路１１－２の出力（反転出力）ｎ２及びラッチ回路１１－３の出力（反転出力）ｎ３が入力され、それらを排他的論理和演算した結果を出力する。インバータ４３－２は、ＸＯＲ回路４２－２の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ２として出力する。ＸＯＲ回路４２－３は、ラッチ回路１１－３の出力（反転出力）ｎ３及びラッチ回路１１－０の出力（反転出力）ｎ０が入力され、それらを排他的論理和演算した結果を出力する。インバータ４３－３は、ＸＯＲ回路４２－３の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ３として出力する。
　ラッチ回路１３－０～１３－３、１４－０～１４－３の各々は、クロック端子に入力されるクロック信号がハイレベルであるときに、データ入力端子Ｄに入力されるデータをスルー出力し、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移）でデータをラッチする。
　ラッチ回路１３－ｍ（ｍは添え字であり、ｍは０～３の整数）は、入力される４ビットの並列データの内の入力データＤＩＮｍがデータ入力端子Ｄに入力され、クロック端子に分周クロック信号ｃｌｋ０が入力される。また、ラッチ回路１３－ｍは、出力端子Ｑより出力ｄｍを出力する。ラッチ回路１４－ｍは、ラッチ回路１３－ｍの出力ｄｍがデータ入力端子Ｄに入力され、クロック端子に分周クロック信号ｃｌｋｍが入力される。また、ラッチ回路１４－ｍは、出力端子Ｑより出力ｑｍを出力する。
　パスゲート４４－ｍは、入力される制御信号がハイレベルであるときにオン（導通状態）となり、ラッチ回路１４－ｍの出力ｑｍを出力データＤＯＵＴとして出力し、入力される制御信号がローレベルであるときにオフ（非導通状態）となる。パスゲート４４－０には制御信号として分周クロック信号ｃｌｋ１が入力され、パスゲート４４－１には制御信号として分周クロック信号ｃｌｋ２が入力される。また、パスゲート４４－２には制御信号として分周クロック信号ｃｌｋ３が入力され、パスゲート４４－３には制御信号として分周クロック信号ｃｌｋ０が入力される。なお、ラッチ回路１１－０～１１－３やＸＯＲ回路４２－０～４２－３等の各回路の内部構成は、第１の実施形態と同様である。
　図９に示した第２の実施形態におけるマルチプレクサは、ラッチ回路１１－０～１１－３、インバータ４１、ＸＯＲ回路４２－０～４２－３、及びインバータ４３－０～４３－３を含む回路により分周回路を実現し、入力されるクロック信号ＣＬＫから分周クロック信号ｃｌｋ０～ｃｌｋ３を生成する。ここで、分周クロック信号ｃｌｋ０～ｃｌｋ３は、パルス幅（ハイレベルとなる期間）がクロック信号ＣＬＫの（１／２）周期であって、かつクロック信号ＣＬＫを２倍の周期に分周した（２分周した）クロック信号であり、クロック信号ＣＬＫの（１／２）周期の間隔で分周クロック信号ｃｌｋ０～ｃｌｋ３が順に立ち下がる。
　この分周クロック信号ｃｌｋ０～ｃｌｋ３をラッチ回路１３－０～１３－３、１４－０～１４－３に入力し、ラッチ回路１３－０～１３－３、１４－０～１４－３が分周クロック信号ｃｌｋ０～ｃｌｋ３に基づくタイミングで入力データＤＩＮ０～ＤＩＮ３をラッチして、パスゲート４４－０～４４－３を介して順に出力する。このようにして、図９に示したマルチプレクサは、４ビットの入力データＤＩＮ０～ＤＩＮ３を直列の出力データＤＯＵＴに変換する。
　図１０は、第２の実施形態におけるマルチプレクサの動作例を示すタイミングチャートである。図１０に示すように、マルチプレクサにクロック信号ＣＬＫが入力されると、ラッチ回路１１－０～１１－３が、互いに異なるタイミングでクロック信号ＣＬＫの２周期毎に反転する出力ｎ０～ｎ３を出力する。
　そして、ＸＯＲ回路４２－０が隣り合うラッチ回路１１－０、１１－１の出力ｎ０、ｎ１を論理演算し、インバータ４３－０がＸＯＲ回路４２－０の出力を反転することにより、出力ｎ０、ｎ１の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ０が生成される。ＸＯＲ回路４２－１が隣り合うラッチ回路１１－１、１１－２の出力ｎ１、ｎ２を論理演算し、インバータ４３－１がＸＯＲ回路４２－１の出力を反転することにより、出力ｎ１、ｎ２の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ１が生成される。
　同様にして、ＸＯＲ回路４２－２が隣り合うラッチ回路１１－２、１１－３の出力ｎ２、ｎ３を論理演算し、インバータ４３－２がＸＯＲ回路４２－２の出力を反転することにより、出力ｎ２、ｎ３の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ２が生成される。ＸＯＲ回路４２－３が隣り合うラッチ回路１１－３、１１－０の出力ｎ３、ｎ０を論理演算し、インバータ４３－３がＸＯＲ回路４２－３の出力を反転することにより、出力ｎ３、ｎ０の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ３が生成される。
　ここで、入力データＤＩＮ０～ＤＩＮ３は、分周クロック信号ｃｌｋ０のパルスを含む周期で入力されるものとする。言い換えれば、分周クロック信号ｃｌｋ０がハイレベルである期間（その後の立ち下がり時を含む）は、入力データＤＩＮ０～ＤＩＮ３が変化することはないものとする。そして、ラッチ回路１３－０～１３－３が、供給される分周クロック信号ｃｌｋ０の立ち下がりで入力データＤＩＮ０～ＤＩＮ３をそれぞれラッチする。
　続いて、ラッチ回路１４－０～１４－３が、供給される分周クロック信号ｃｌｋ０～ｃｌｋ３の立ち下がりで、対応するラッチ回路１４－０～１４－３の出力ｄ０～ｄ３をラッチする。したがって、ラッチ回路１４－０～１４－３の出力ｑ０～ｑ３は、供給される分周クロック信号ｃｌｋ０～ｃｌｋ３に同期して出力される。
　そして、ラッチ回路１４－０～１４－３の出力ｑ０～ｑ３は、次の位相の分周クロック信号（例えば分周クロック信号ｃｌｋ０であれば分周クロック信号ｃｌｋ１）に応じてパスゲート４４－０～４４－３を介して出力データＤＯＵＴとして出力される。このようにして、４ビットの並列データ（パラレルデータ）である入力データＤＩＮ０～ＤＩＮ３が直列データ（シリアルデータ）である出力データＤＯＵＴに変換され出力される。
　第２の実施形態によれば、第１の実施形態と同様に、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することが可能となるとともに、マルチプレクサとしての動作においてもデータ変換の回数が減り、消費電力を低減することができる。
　また、本実施形態における回路においても、分周回路とマルチプレクサとが一体となっており、分周クロック信号の生成からデータのラッチ、出力まで、各位相に対して同一の回路構成を用いる。チップ上でも、各回路を均等にレイアウトすることで、プロセスや温度による素子特性の変動（遅延時間の変動）に対して、分周クロック信号を含むクロック信号とデータ信号との間のタイミング変動を抑制することが可能である。
　また、前述した説明では、入力される４ビットの並列データ（パラレルデータ）を直列データ（シリアルデータ）にパラレル－シリアル変換するマルチプレクサを一例として示したが、これに限定されるものではない。パラレル－シリアル変換する並列データのビット幅に応じて、ラッチ回路１１－０～１１－３、ラッチ回路１３－０～１３－３、１４－０～１４－３、ＸＯＲ回路４２－０～４２－３、インバータ４３－０～４３－３、及びパスゲート４４－０～４４－３の並列数を適宜変更することで、任意のビット幅に対応可能である。
（他の実施形態）
　以下、本発明の実施形態における分周回路の他の構成について説明する。
　図１１は、本実施形態における分周回路の他の構成例を示す図である。ラッチ回路１１－０～１１－３の各々は、第１の実施形態におけるラッチ回路１１－０～１１－３にそれぞれ対応し、ラッチ回路１１－３の反転出力端子ＱＸとラッチ回路１１－０のデータ入力端子Ｄとがインバータ５１を介して接続される。すなわち、ラッチ回路１１－０～１１－３は、ループ状に直列接続され、インバータ５１は、ループ状に接続されたラッチ回路１１－０～１１－３に直列に接続される。
　論理積演算回路（ＡＮＤ回路）５２は、ラッチ回路１１－０の出力（反転出力）ｎ０及びラッチ回路１１－１の出力（反転出力）ｎ１が入力され、それらを論理積演算した結果を分周クロック信号ｃｌｋ０として出力する。否定論理和演算回路（ＮＯＲ回路）５３は、ラッチ回路１１－０の出力（反転出力）ｎ０及びラッチ回路１１－１の出力（反転出力）ｎ１が入力され、それらを否定論理和演算した結果を分周クロック信号ｃｌｋ２として出力する。
　ＡＮＤ回路５４は、ラッチ回路１１－２の出力（反転出力）ｎ２及びラッチ回路１１－３の出力（反転出力）ｎ３が入力され、それらを論理積演算した結果を分周クロック信号ｃｌｋ１として出力する。ＮＯＲ回路５３は、ラッチ回路１１－２の出力（反転出力）ｎ２及びラッチ回路１１－３の出力（反転出力）ｎ３が入力され、それらを否定論理和演算した結果を分周クロック信号ｃｌｋ３として出力する。
　図１１に示した分周回路によれば、第１の実施形態で示した構成とは異なる構成で、図１２に示すように第１の実施形態と同様の分周クロック信号ｃｌｋ０～ｃｌｋ３を生成することができる。なお、図１１に示した構成では、入力されるクロック信号の立ち上がり及び立ち下がりの両方でパルスを発生させるので、入力されるクロック信号のデューティは５０％とする。
　また、本実施形態における分周回路は、偶数分周の分周クロック信号に限らず、奇数分周や０．５刻みで分周した分周クロック信号も生成可能である。図１３は、本実施形態における分周回路の他の構成例を示す図であり、入力されるクロック信号ＣＬＫを３分周した分周クロック信号ＣＬＫ３及び１．５分周した分周クロック信号ＣＬＫ１５を生成する分周回路を一例として示している。
　ラッチ回路１１－０～１１－５の各々は、第１の実施形態におけるラッチ回路１１－０～１１－５にそれぞれ対応し、ラッチ回路１１－５の反転出力端子ＱＸとラッチ回路１１－０のデータ入力端子Ｄとがインバータ６１を介して接続される。すなわち、ラッチ回路１１－０～１１－５は、ループ状に直列接続され、インバータ６１は、ループ状に接続されたラッチ回路１１－０～１１－５に直列に接続される。
　ＸＯＲ回路６２は、ラッチ回路１１－０の出力（反転出力）ｎ０及びラッチ回路１１－３の出力（反転出力）ｎ３が入力され、それらを排他的論理和演算した結果を３分周の分周クロック信号ＣＬＫ３として出力する。ＸＯＲ回路６３は、ラッチ回路１１－０の出力（反転出力）ｎ０及びラッチ回路１１－１の出力（反転出力）ｎ１が入力され、それらを排他的論理和演算した結果を出力する。ＸＯＲ回路６４は、ラッチ回路１１－３の出力（反転出力）ｎ３及びラッチ回路１１－４の出力（反転出力）ｎ４が入力され、それらを排他的論理和演算した結果を出力する。ＸＯＲ回路６５は、ＸＯＲ回路６３の出力ｑ０及びＸＯＲ回路６４の出力ｑ１が入力され、それらを排他的論理和演算した結果を１．５分周の分周クロック信号ＣＬＫ１５として出力する。
　図１４は、図１３に示した分周回路の動作例を示すタイミングチャートである。図１４に示すように、クロック信号ＣＬＫが入力されると、ラッチ回路１１－０～１１－５が、互いに異なるタイミングでクロック信号ＣＬＫの３周期毎に反転する出力ｎ０～ｎ５を出力する。ＸＯＲ回路６２がラッチ回路１１－０、１１－３の出力ｎ０、ｎ３を論理演算することにより、３分周の分周クロック信号ＣＬＫ３が生成される。
　また、ＸＯＲ回路６３がラッチ回路１１－０、１１－１の出力ｎ０、ｎ１を論理演算することにより、出力ｎ０、ｎ１の論理値が同じときにローレベルとなる出力ｑ０を出力する。同様に、ＸＯＲ回路６４がラッチ回路１１－３、１１－４の出力ｎ３、ｎ４を論理演算することにより、出力ｎ３、ｎ４の論理値が同じときにローレベルとなる出力ｑ１を出力する。そして、ＸＯＲ回路６５がＸＯＲ回路６３、６４の出力ｑ０、ｑ１を論理演算することにより、クロック信号ＣＬＫの１．５周期毎に立ち上がる（又は立ち下がる）１．５分周の分周クロック信号ＣＬＫ１５が生成される。
　このように本実施形態によれば、分周回路のラッチ回路の数や分周クロック信号の生成に使用するラッチ回路の出力（ノード）の組み合わせを適宜選択することで、任意の分周クロック信号を生成することができる。本実施形態における分周回路は、例えば、ＰＬＬ（Phase Locked Loop）回路内の周波数分周器や、クロック信号の周波数を変換して他の回路に供給する場合等に使用可能である。
　また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
　クロック信号の立ち上がり、立ち下がりで駆動されるラッチ回路を交互に接続し、複数のラッチ回路の出力のレベルの組み合わせを基に位相の異なる複数の分周クロック信号を生成することで低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができ、消費電力を低減したデマルチプレクサやマルチプレクサを提供することができる。

Claims (12)

  1. 　クロック信号の立ち上がりで駆動されるラッチ回路及び前記クロック信号の立ち下がりで駆動されるラッチ回路が交互に接続され、ループ状に直列接続された複数のラッチ回路と、
    　前記複数のラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成する生成回路とを有する分周回路。
  2. 　前記生成回路は、前記複数の分周クロック信号のそれぞれを、前記複数のラッチ回路の内の隣接するラッチ回路の出力を論理演算して生成することを特徴とする請求項１記載の分周回路。
  3. 　前記クロック信号の立ち上がりで駆動されるラッチ回路は、前記クロック信号がローレベルであるときに導通状態となり、前記クロック信号がハイレベルであるときに非導通状態となるインバータであり、
    　前記クロック信号の立ち下がりで駆動されるラッチ回路は、前記クロック信号がハイレベルであるときに導通状態となり、前記クロック信号がローレベルであるときに非導通状態となるインバータであることを特徴とする請求項１記載の分周回路。
  4. 　前記インバータは、第１のＰチャネル型トランジスタ、第２のＰチャネル型トランジスタ、第１のＮチャネル型トランジスタ、第２のＮチャネル型トランジスタの順で電源電圧の供給ノードと基準電位の供給ノードとの間に直列接続された回路を有し、
    　前記第１のＰチャネル型トランジスタ及び前記第２のＰチャネル型トランジスタの一方のトランジスタと、前記第１のＮチャネル型トランジスタ及び前記第２のＮチャネル型トランジスタの一方のトランジスタとのゲートが前記ラッチ回路のデータ入力端子に接続され、
    　前記第１のＰチャネル型トランジスタ及び前記第２のＰチャネル型トランジスタの他方のトランジスタと、前記第１のＮチャネル型トランジスタ及び前記第２のＮチャネル型トランジスタの他方のトランジスタとのゲートに前記クロック信号又は前記クロック信号を論理反転したクロック信号が供給されることを特徴とする請求項３記載の分周回路。
  5. 　クロック信号の立ち上がりで駆動されるラッチ回路及び前記クロック信号の立ち下がりで駆動されるラッチ回路が交互に接続され、ループ状に直列接続された複数のラッチ回路と、
    　位相の異なる複数の分周クロック信号を、前記複数のラッチ回路の内の隣接するラッチ回路の出力を論理演算して生成する排他的論理和演算回路を複数有する生成回路とを有し、
    　前記排他的論理和演算回路は、一方の入力に応じて選択的に動作し、他方の入力を反転して出力する２つのインバータが並列接続されていることを特徴とする分周回路。
  6. 　クロック信号の立ち上がりで駆動されるラッチ回路及び前記クロック信号の立ち下がりで駆動されるラッチ回路が交互に接続され、ループ状に直列接続された複数のラッチ回路と、
    　前記複数のラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成する生成回路と、
    　前記複数の分周クロック信号に基づいて、入力されるシリアルデータをシリアル－パラレル変換して出力する変換回路とを有することを特徴とする半導体集積回路。
  7. 　前記変換回路は、前記複数の分周クロック信号の内のそれぞれ異なる１つの前記分周クロック信号が供給され、供給される前記分周クロック信号に基づいて前記シリアルデータをラッチして出力する複数のラッチ回路を有することを特徴とする請求項６記載の半導体集積回路。
  8. 　前記分周クロック信号に基づいて前記シリアルデータをラッチして出力するラッチ回路に対する前記分周クロック信号の伝送経路の一部の回路構成と、前記ラッチ回路に対する前記シリアルデータの伝送経路の一部の回路構成とが同一であることを特徴とする請求項７記載の半導体集積回路。
  9. 　クロック信号の立ち上がりで駆動されるラッチ回路及び前記クロック信号の立ち下がりで駆動されるラッチ回路が交互に接続され、ループ状に直列接続された複数のラッチ回路と、
    　前記複数のラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成する生成回路と、
    　前記複数の分周クロック信号に基づいて、入力されるパラレルデータをパラレル－シリアル変換して出力する変換回路とを有することを特徴とする半導体集積回路。
  10. 　前記変換回路は、前記複数の分周クロック信号の内のそれぞれ異なる１つの前記分周クロック信号で前記パラレルデータをラッチする複数のラッチ回路と、
    　前記ラッチ回路の出力を前記複数の分周クロック信号の内のそれぞれ異なる１つの前記分周クロック信号に基づいて出力する複数のパスゲートとを有することを特徴とする請求項９記載の半導体集積回路。
  11. 　クロック信号の立ち上がりで駆動されるラッチ回路及び前記クロック信号の立ち下がりで駆動されるラッチ回路が交互に接続され、ループ状に直列接続された複数のラッチ回路と、
    　前記複数のラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成する生成回路と、
    　前記生成回路により生成された前記分周回路を用いて入力されるデータを処理する処理回路とを有することを特徴とする半導体集積回路。
  12. 　クロック信号の立ち上がりで駆動されるラッチ回路及び前記クロック信号の立ち下がりで駆動されるラッチ回路が交互に接続され、ループ状に直列接続された複数のラッチ回路と、
    　前記複数のラッチ回路の出力のレベルの組み合わせの論理演算を複数段行うことで、前記クロック信号の周期の奇数倍又は前記クロック信号の（１／２）周期の奇数倍の周期を有する分周クロック信号を生成する生成回路とを有する分周回路。
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