JP2010041156A - 半導体集積回路 - Google Patents

Abstract

【課題】クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。
【解決手段】複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される。
【選択図】図１

Description

本発明は、半導体集積回路に係り、特にクロック信号生成回路を有する半導体集積回路に関する。

半導体集積回路において、クロック信号の位相、デューティー比等の変動により、配線毎のクロック信号の遅延時間にばらつきが発生し、それにより各回路の機能にエラーが生じる可能性がある。そこで、クロック信号を供給する各回路までのクロック信号の遅延時間を均一にする為に、クロック信号上にバッファをツリー状（以下クロックツリー）に配置する方法（特許文献１）が用いられている。

しかし、クロックツリーの階層を多く形成すると、末端のセルに論理遅延が発生し、アクセスタイムが劣化する。さらに、クロックツリー構造にはバッファを必要とするため、半導体集積回路の面積が増大化する。

よって、従来の技術では上述のような課題があったため、クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供することが困難であった。
特開平１１−１９４８４８号公報

本発明は、クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。

この発明の一態様による半導体集積回路は、複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設されることを特徴とする。

本発明によれば、クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供することができる。

次に、本発明の実施の形態に係る半導体集積回路を図面に基づいて説明する。

［本実施の形態に係る半導体集積回路の構成］
図１は、本実施の形態に係る半導体集積回路１００の概略図である。図１に示すように、本実施の形態に係る半導体集積回路１００は、主として、回路部１０、第１カウンタ１１、第２カウンタ１２、インバータＩＮＶ、バッファＢＵＦ、及び位相比較器１３を有する。

回路部１０は、クロック信号ＣＬＫで動作する構成でマイコンやメモリとなり、半導体集積回路１００内に複数配設される。図１において、回路部１０は４つ配置されているが、その数に限定されるものではない。

第１カウンタ１１は、クロック端子１１Ａ、データ入力端子１１Ｂ、及びデータ出力端子１１Ｃを有する。第１カウンタ１１は、クロック信号ＣＬＫをクロック端子１１Ａから入力し、クロック信号ＣＬＫの立ち上がりエッジを検出したら、クロック信号ＣＬＫを逓倍（例えば２倍）した周期の第１信号ＰＵＬ１をデータ出力端子１１Ｃから出力する。

第２カウンタ１２は、クロック端子１２Ａ、データ入力端子１２Ｂ、及びデータ出力端子１２Ｃを有する。第２カウンタ１２は、クロック信号ＣＬＫをクロック端子１２Ａから入力し、クロック信号ＣＬＫの立ち下がりエッジを検出したら、クロック信号ＣＬＫを逓倍（例えば２倍）した周期の第２信号ＰＵＬ２をデータ出力端子１２Ｃから出力する。

第１カウンタ１１の出力端子１１Ｃは、第２カウンタ１２の入力端子１２Ｂと接続される。また、第２カウンタ１２の出力端子１２Ｃは、インバータＩＮＶ１を介して第１カウンタ１１の入力端子１１Ａと接続される。

位相比較器１３は、第１のデータ入力端子１３Ａ、第２のデータ入力端子１３Ｂ、及びデータ出力端子１３Ｃを有する。データ入力端子１３Ａは第１カウンタ１１の出力端子１１Ｃとを介して接続され、データ入力端子１３Ｂは第２カウンタ１２の出力端子１２Ｃとを介して接続される。上記の接続とは逆に、データ入力端子１３Ａは出力端子１２Ｃと接続され、データ入力端子１３Ｂは出力端子１１Ｃと接続されても構わない。なお、以下には、データ入力端子１３Ａは第１カウンタ１１の出力端子１１Ｃと接続され、データ入力端子１３Ｂは第２カウンタ１２の出力端子１２Ｃと接続される場合を例に説明する。

第１カウンタ１１の出力端子１１Ｃと位相比較器１３のデータ入力端子１３Ａとは、第１ライン８０により接続される。第２カウンタ１２の出力端子１２Ｃと位相比較器１３のデータ入力端子１３Ｂとは、第２ライン９０により接続される。よって、第１ライン８０には第１信号ＰＵＬ１が転送され、第２ライン９０には第２信号ＰＵＬ２が転送される。

第１ライン８０及び第２ライン９０上には、状況に応じて適宜バッファＢＵＦを配設することができる。本実施の形態では、第１ライン８０上にバッファＢＵＦ１が配設され、第２ライン９０上にバッファＢＵＦ２が配設されているが、バッファＢＵＦの数は図１に示したものに限定されるものではない。

位相比較器１３は、入力された第１信号ＰＵＬ１及び第２信号ＰＵＬ２から第１信号ＰＵＬ１及び第２信号ＰＵＬ２の位相差分の第３信号ＰＵＬ３を生成し、出力端子１３Ｃから第３信号ＰＵＬ３を出力する。

位相比較器１３は、複数配設される回路部１０に対応して複数配設され、第１ライン８０及び第２ライン９０の末端と回路部１０との間に配設される。よって、第１ライン８０は、第１カウンタ１１から複数に枝分かれして各位相比較器１３のデータ入力端子１３Ａまで配設される。同じように、第２ライン９０も第２カウンタ１２から複数に枝分かれして各位相比較器１３のデータ入力端子１３Ｂまで配設される。なお、図１において位相比較器１３は回路部１０の数に合わせて４つ配置されているが、その数に限定されるものではない。

位相比較器１３は、ＥＸ−ＯＲゲート（Ｅｘｃｌｕｓｉｖｅ ＯＲ）で形成される。もしくは、入力にインバータＩＮＶを介してからＥＸ−ＮＯＲゲートで形成されてもよい。本実施の形態は、位相比較器１３は、第１のインバータＩＮＶ２（第１インバータ）、第２のインバータＩＮＶ３（第２インバータ）、及びＥＸ−ＮＯＲゲート（以下、比較器と称する）１４から形成される。よって、位相比較器１３の入力端子１３Ａ、１３ＢはインバータＩＮＶ２、ＩＮＶ３の入力端子となる。また、位相比較器１３の出力端子１３Ｃは、比較器１４の出力端子となる。

インバータＩＮＶ２は、第１信号ＰＵＬ１を入力し第１信号ＰＵＬ１を反転させた反転信号ＲＥＶ１（第１反転信号）を比較器１４へ出力する。インバータＩＮＶ３は、第２信号ＰＵＬ２を入力し第２信号ＰＵＬ２を反転させた反転信号ＲＥＶ２（第２反転信号）を比較器１４へ出力する。比較器１４は、入力された反転信号ＲＥＶ１及び反転信号ＲＥＶ２から反転信号ＲＥＶ１及び反転信号ＲＥＶ２の位相差分の第３信号ＰＵＬ３を生成し、回路部１０へ出力する。

前述したように、位相比較器１３は、第１ライン８０及び第２ライン９０の末端と回路部１０との間に配設される。よって、第１ライン８０及び第２ライン９０は、位相比較器１３と回路部１０との間に配設されるラインや第１カウンタ１１及び第２カウンタ１２に入力するクロック信号ＣＬＫが転送されるラインよりも長く引き回す構成となっており、本実施の形態はそれを特徴としている。

以下に、第１ライン８０及び第２ライン９０を長く引き回す理由を説明する。

クロック信号ＣＬＫは、他の信号（アドレス信号やデータ信号等、図示せず）よりも高い周波数（例えば２倍）で動作するため、伝送するラインの配線抵抗や浮遊容量（以下、配線時定数と称する）による波形のなまりが信号に与える影響が他の信号よりも大きい。よって、配線時定数が大きすぎるとクロック信号ＣＬＫがフルスイングしなくなり、動作不良を引き起こしてしまう。

そのため、クロック信号ＣＬＫ、第１信号ＰＵＬ１、第２信号ＰＵＬ２、第１反転信号ＲＥＶ１、第２反転信号ＲＥＶ２、及び第３信号ＰＵＬ３が転送される各ラインは、アドレス信号やデータ信号等の他の信号が転送されるラインよりも小さい配線時定数で形成されることが必要である。例えば、上述の信号が転送される各ラインは、配線時定数を信号の１／２周期未満で形成される。

しかし、本実施の形態に係る半導体集積回路１００の構成は、上述したように、
第１カウンタ１１及び第２カウンタ１２により、クロック信号ＣＬＫを、クロック信号ＣＬＫを逓倍した周期の第１信号ＰＵＬ１及び第２信号ＰＵＬ２に変換している。よって、第１信号ＰＵＬ１及び第２信号ＰＵＬ２は、クロック信号ＣＬＫよりも低い周波数となるため、配線時定数により多少波形なまっても動作には大きく影響しなくなる。

以上より、第１信号ＰＵＬ１及び第２信号ＰＵＬ２が転送される第１ライン及び第２ラインを長く引き回すことが可能となる。

ただし、第１ライン８０上及び第２ライン９０上に形成されるインバータＩＮＶ２及びインバータＩＮＶ３が、第１ライン８０の配線時定数と第２ライン９０の配線時定数とが異なる位置に配置されると、インバータ２及びインバータ３で生成される反転信号ＲＥＶ１、ＲＥＶ２の位相が変化してしまう。反転信号ＲＥＶ１、ＲＥＶ２の位相が変化すると、反転信号ＲＥＶ１、ＲＥＶ２の位相差から生成される第３信号ＰＵＬ３のデューティー比が変化してしまう。そうなると、クロック信号ＣＬＫとは異なったデューティー比の第３信号ＰＵＬ３が各回路１０に転送されるため、各回路１０での動作にエラーが生じる可能性がある。よって、インバータＩＮＶ２及びインバータＩＮＶ３は、第１ライン８０の配線時定数と第２ライン９０の配線時定数とが等しくなる位置に配設される。

なお、図１の第１ライン８０上及び第２ライン９０上に記載されている抵抗やコンデンサは、実際に部品として配設される物ではなく、第１ライン８０及び第２ライン９０が持つ配線抵抗と浮遊容量を示している。

本実施の形態で形成されることにより、高いクロック周波数や高いデューティー比で使用した場合でも、配線時定数によるクロック周波数及びデューティー比を変動させることなく、各回路へ転送することが可能となる。また、クロックの転送経路上に配設するバッファを少なくすることができるため、半導体集積回路１００を小さい面積で形成することができる。

［本実施の形態に係る半導体集積回路１００の動作］
次に、本実施の形態に係る半導体集積回路１００の動作を図２を参照して説明する。図２は、クロック信号ＣＬＫが回路１０まで転送される際の各部位での信号の状態を示すグラフである。

クロック信号ＣＬＫは、第１カウンタ１１のクロック端子１１Ａ及び第２カウンタ１２のクロック端子１２Ａに転送される。

第１カウンタ１１は、クロック信号ＣＬＫの立ち上がりエッジから第１信号ＰＵＬ１を生成し、データ出力端子１１Ｃから第１ライン８０に第１信号ＰＵＬ１を出力する。

第２カウンタ１２は、クロック信号ＣＬＫの立ち下がりエッジから第２信号ＰＵＬ２を生成し、データ出力端子１２Ｃから第２ライン９０に第２信号ＰＵＬ２を出力する。

第１信号ＰＵＬ１及び第２信号ＰＵＬ２は、クロック信号ＣＬＫを逓倍した（例えば２倍）周期で生成される。よって、図２に示すように、２周期のクロック信号ＣＬＫにつき、１周期の第１信号ＰＵＬ１及び第２信号ＰＵＬ２が生成される。

第１ライン８０及び第２ライン９０は、本実施の形態に係る半導体集積回路１００において、他のラインに比べ長く引き回されるため、配線時定数が高くなる。よって、第１ライン８０及び第２ライン９０を伝送する第１信号ＰＵＬ１及び第２信号ＰＵＬ２は、図２に示すように、配線時定数によって波形がなまる。

インバータＩＮＶ２は、第１信号ＰＵＬ１を反転させた第１反転信号ＲＥＶ１を生成し比較器１４へ出力する。インバータＩＮＶ３は、第２信号ＰＵＬ２を反転させた第２反転信号ＲＥＶ２を生成し比較器１４へ出力する。

比較器１４は、第１反転信号ＲＥＶ１及び第２反転信号ＲＥＶ２の位相差から第３信号ＰＵＬ３を生成し、回路１０へ出力する。

なお、インバータＩＮＶ２及びインバータＩＮＶ３は、第１ライン８０及び第２ライン９０の配線時定数が等しくなる位置に配設される為、インバータＩＮＶ２及びインバータＩＮＶ３の閾値電圧も等しく設定される。そのように形成されることにより、第１反転信号ＲＥＶ１と第２反転信号ＲＥＶ２との位相差が、第１信号ＰＵＬ１と第２信号ＰＵＬ２との位相差とほぼ同一に形成される。

よって、クロック信号ＣＬＫの周波数及びデューティー比とほぼ同一の第３信号ＰＵＬ３が比較器１４から回路１０へ転送される。

以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、クロック信号ＣＬＫの転送先はマイコンやメモリ等となる回路部１０であったが、図３に示すようにそれがメモリセルアレイ１１０でも良い。本発明は、半導体集積回路１００の大きさに関係なく、クロック信号ＣＬＫが転送される半導体集積回路１００であれば本発明の範囲に含まれる。

また、上記の実施の形態では、第１カウンタ１１及び第２カウンタ１２はフリップフロップで形成されたが、同一の動作を行うものであれば、論理ゲートを組み合わせたものでもよい。

この発明の一実施の形態による半導体集積回路１００の構成図である。 同半導体集積回路１００内部をクロック信号ＣＬＫが転送される際の各部位でのクロック信号ＣＬＫの状態を示すグラフである。 回路部１０の他の構成を示す図である。

符号の説明

１０…回路部、１１…第１カウンタ、１１Ａ、１２Ａ…クロック端子、１１Ｂ、１２Ｂ、１３Ａ、１３Ｂ…データ入力端子、１１Ｃ、１２Ｃ、１３Ｃ…データ出力端子、１２…第２カウンタ、１３…位相比較器、１４…比較器、８０…第１ライン、９０…第２ライン、１００…半導体集積回路、１１０…メモリセルアレイ。

Claims (5)

1. 複数配設される回路部と、
   クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、
   前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、
   前記第１信号が転送される第１ラインと、
   前記第２信号が転送される第２ラインと、
   前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、
   を備え、
   前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される
   ことを特徴とする半導体集積回路。
2. 前記位相比較器は、
   前記第１ラインと接続され前記第１信号を反転させた第１反転信号を生成する第１インバータと、
   前記第２ラインと接続され前記第２信号を反転させた第２反転信号を生成する第２インバータと、
   前記第１インバータ及び前記第２インバータと接続され前記第１反転信号と前記第２反転信号との位相差から前記第３信号を生成する比較器と、
   からなることを特徴とする請求項１記載の半導体集積回路。
3. 前記第１インバータ及び前記第２インバータは、前記第１ラインの配線時定数と前記第２ラインの配線時定数とが等しくなる位置に配設される
   ことを特徴とする請求項１記載の半導体集積回路。
4. 前記第１ライン及び前記第２ラインの配線時定数は、前記第１ライン及び前記第２ライン上を伝送する前記第１信号及び前記第２信号の１／２周期未満となる
   ことを特徴とする請求項１記載の半導体集積回路。
5. 前記第１ライン及び前記第２ライン上には、バッファが配設される
   ことを特徴とする請求項１記載の半導体集積回路。

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