JPH06350439A

JPH06350439A - アップダウンカウンタ回路

Info

Publication number: JPH06350439A
Application number: JP13501093A
Authority: JP
Inventors: Yutaka Yoshida; 豊吉田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1993-06-07
Filing date: 1993-06-07
Publication date: 1994-12-22

Abstract

(57)【要約】【目的】加算パルスPuと減算パルスPdが重なり合っても
差し支えないように両パルスの入力タイミング上の制約
をなくし、かつ両者のパルス数の差やそれを示す差信号
を常に正確に出力できるアップダウンカウンタ回路を構
成する。【構成】アップカウンタ1uとダウンカウンタ1dに初段に
対し終段の補信号を帰還するジョンソンカウンタ10を用
い、両カウンタ1uおよび1dの対応する段出力X1u 〜Xnu
とX1d 〜Xnd との間の一致ないし不一致を複数個のイク
スクルーシブオアゲート21〜2nからなる検定手段20によ
り検定し、リセット後のアップおよびダウンカウンタ1
u, 1dがそれぞれ受ける加算パルスPuと減算パルスPdの
個数差を検定出力Y1〜Yn中の１または０の同じ論理状態
を示す出力数から検出して、論理回路手段30等を介して
差信号D0〜Dnとして出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は加算用と減算用のカウン
トパルスを互いに非同期で受け入れて両者のパルス数の
差を出力できるアップダウンカウンタ回路に関する。

【０００２】

【従来の技術】周知のように、電子回路や電子装置では
種々の目的でアップダウンカウンタが用いられる。例え
ば、FIFO (先入れ先出し) ないしLIFO (後入れ先出し)
方式のレジスタのファイルやスタックでは、内部の残存
データ数の把握およびデータの書き込みと読み取りの管
理にこれが用いられる。このアップダウンカウンタには
加算用および減算用のカウントパルスが与えられるが、
それらにはもちろん必ずパルス幅があって重なり合うと
誤カウントが発生するためにふつうは両カウントパルス
が互いに干渉しないタイミングで与えられる。以下、か
かる要領を図10を参照して説明する。

【０００３】図10(a) と図10(b) は加算パルスPuと減算
パルスPdの波形例をそれぞれ示し、同図(c) はこれらの
パルス数の差であるアップダウンカウンタのカウント値
Ｄを波形に対応する形で示す。図の例ではカウント値Ｄ
は最初のｉであるが、２個の加算パルスPuを受けた後に
ｉ＋２となり、減算パルスPdを１個受けたときｉ＋１に
なり、さらに加算パルスPuを１個受けてｉ＋２になって
いる。図10(b) に示すように減算パルスPdと加算パルス
Puの間に両者の重なり合いを避けるため例えばパルス幅
と同程度の余裕時間τが置かれる。

【０００４】図10(d) にこの従来例に対応するアップダ
ウンカウンタ回路の具体例を示す。アップダウンカウン
タ１の前段にフリップフロップ２を設けて、加算パルス
Puによりセットし, 減算パルスPdによりリセットしてそ
のＱ出力をカウント入力UDに与えさせ、さらに両パルス
PuとPdを受けるノアゲート３を設けてその出力を補のト
リガ入力Ｔに与えさせる。アップダウンカウンタ１はカ
ウント入力UDにハイを受けた状態でトリガされると加算
カウントし, ローを受けた状態でトリガされると減算カ
ウントする。なお、この回路ではフリップフロップ２は
加算パルスPuと減算パルスPdの立ち上がりでセットない
しリセットされるに対し、アップダウンカウンタ１の方
は立ち下がりでトリガされる。

【０００５】図11は加算パルスPuや減算パルスPdを非同
期の状態で受けたときにもそれらを図10(a) と図10(b)
に示すようなタイミングのパルスに整形する要領を波形
図により示す。整形前の図11(a) の加算パルスPuと図11
(b) の減算パルスPdはパルス幅や到来タイミングがまち
まちなので両者が図のように重なり合うのは避けられな
い。これらの整形には図11(c) に示すサブクロックSCを
用い、図１(a) の加算パルスPuがハイの間にサブクロッ
クSCの例えば奇数番目のパルスが立ち上がるとそれを図
11(d) の加算パルスPuとし、図１(b) の減算パルスPdが
ハイの間にサブクロックSCの偶数番目のパルスが立ち上
がるとそれを図11(e) の減算パルスPdとすることによ
り、整形後の両パルスPuとPdが重なり合わないようにす
る。

【０００６】図12に示す従来例では加算パルスと減算パ
ルスを別のバイナリカウンタで計数して両カウンタのカ
ウント値の差を求める。図12(a) はその回路であり、２
個のバイナリカウンタ４で加算パルスPuと減算パルスPd
を別途に計数して、それらのカウント値CuとCdの差Ｄを
減算器５により計算した上で、さらにこの例ではエンコ
ーダ６によりこの差値Ｄごとに差信号D0〜D6等を発生さ
せる。図12(b) の加算パルスPuにより上側のカウンタ４
の図12(c) のカウント値Cuが例えば７から８に増加し、
図12(d) の減算パルスPdにより下側のカウンタ４の図12
(e) のカウント値Cdが例えば２から３に増加したとする
と、図12(f) に示す差値Ｄは５から６に一旦増加した後
に５に減少する。図12(g) と図12(h) に示す差信号D5と
D6はこの変化に対応して図のような波形となる。

【０００７】図13に示す従来例では、図12のバイナリカ
ウンタのかわりにシフトレジスタを用い、かつこれらに
論理回路を組み合わせて差信号を作らせる。図13(a) が
その回路であり、図の例では４段のシフトレジスタ７を
１対設けてそれぞれその終段出力を初段に帰還させ、そ
れらにそれぞれ加算パルスPuと減算パルスPdをシフトパ
ルスとして与える。両シフトレジスタ７とも計数動作の
開始前にそれらの初段X1u やX1d に１を入れて初期化し
ておき、加算パルスPuや減算パルスPdを受けるつど１を
次段に順次にシフトさせて行き、終段からシフトされる
１は初段に戻すようにする。論理回路８はこれらシフト
レジスタ７から段出力 X1u〜X4u およびX1d〜X4d をそ
れぞれ受け、それらの論理状態の組み合わせから差信号
D0〜D3を発生する論理ゲート回路である。

【０００８】図13(b) と図13(c) に論理回路７の内部構
成例を差信号D2とD3用についてそれぞれ示す。両シフト
レジスタ７とも常にその１個の段出力だけが１であるか
ら、差信号D2用の論理回路は図13(b) のように２段分ず
つ異なる２個の段出力をそれぞれ受ける。この例では４
個のアンドゲート8aとそれらの出力を受ける１個のオア
ゲート8bとから構成でき、差信号D3用の論理回路は図13
(c) のように３段分ずつ異なる２個の段出力を受ける４
個のアンドゲート8aと１個のオアゲート8bとから構成で
きる。差信号D0とD1用の論理回路の構成も同様である。
なお、図13(d)に加算パルスPuの波形, 図13(e) に減算
パルスPdの波形, 図13(f) に両パルス数の差値Ｄの変化
の様子, 図13(g) に差信号D2の波形, 図13(h) に差信号
D3の波形の例をそれぞれ示す。

【０００９】

【発明が解決しようとする課題】しかし、上述のいずれ
の従来のアップダウンカウンタ回路にもそれぞれ問題が
ある。図10の従来例では、加算パルスPuと減算パルスPd
を重なり合わないように与えねばならない制約のために
用途がかなり限定される。図11で説明した要領で両パル
スPuとPdを整形すればこの制約は緩和されるが、実際に
は図12(c) のサブクロックSCの周期の設定に困難があっ
て、その周期がパルスPuやPdのパルス幅に比べて短すぎ
ると１個のパルスを複数回加算ないし減算したり、逆に
長すぎるとパルスを見落としてしまったりするので、い
ずれの場合にも誤カウントが発生しやすくなる。パルス
PuやPdの生起タイミングやパルス幅がまちまちである場
合、かかる誤カウントのおそれを完全になくすようサブ
クロックSCの周期を設定するのは実際上は不可能であ
る。

【００１０】図12と図13の従来例では加算パルスPuと減
算パルスPdを互いに独立にバイナリカウンタ４やシフト
レジスタ７に受け付けるので、両パルスの入力タイミン
グに関する上述のような制約はなくなる。しかし、図12
の従来例では減算器５によりカウント値CuとCdの差値Ｄ
を計算する際にキャリーのビット間の桁上げが必要にな
るので、パルスPuやPdを受けるつど図12(f) にIDで示す
ように差値Ｄが不定になる時間が発生し、このため図12
(g) や図12(h) の差信号D5やD6にも論理状態が図のIDの
ように不確かな時間が生じやすいので、それらを随時読
み取ると正確な結果が得られない不都合がある。

【００１１】図13の従来例では、減算器を用いずにシフ
トレジスタ７の段出力 X1u〜X4u とX1d〜X4d から論理
回路８により差信号D0〜D3を直接作るので、それらが図
12の場合のように不定IDになる時間をほぼ皆無にするこ
とができる。しかし、アップダウンカウンタ回路では図
13(f) の差値Ｄがある数以上または以下であることを示
す差信号, 例えば２以上の旨を示す図13(i) の差信号D2
U を発生させる場合が多く、この際に不都合が生じる。
すなわち、この差信号D2U は例えば図13(g) と図13(h)
の差信号D2とD3の論理和で作ればよいが、差値Ｄが２か
ら３に, または３から２に変化するとき差信号D2とD3の
論理状態が逆方向に同時変化するので、ハイの論理状態
を維持すべき差信号D2U が図ではＦで示すようにごく短
時間ではあるが誤ったローの状態をとることがあり、こ
の差信号D2U を受けている回路に誤動作が発生しやすく
なる。

【００１２】本発明はかかる従来の問題点を解消して、
加算パルスや減算パルスを入力するタイミング上の制約
がなく、常に正確な差値や差信号を出力できるアップダ
ウンカウンタ回路を構成することを目的とする。

【００１３】

【課題を解決するための手段】上記の目的は本発明によ
れば、初段に終段出力の補信号を帰還するジョンソンカ
ウンタとしてそれぞれ構成されカウントパルスを独立に
受ける同段数のアップカウンタおよびダウンカウンタ
と，両カウンタの対応段間の一致ないし不一致を検定す
る複数の検定手段とを設け、リセット後のアップおよび
ダウンカウンタがそれぞれ受けるカウントパルス数の差
値を複数の検定手段の同じ論理状態を示す出力の個数と
して出力することによって達成される。

【００１４】なお、上述のアップおよびダウンカウンタ
用のジョンソンカウンタには所望の段数をもつ通常のシ
フトレジスタを用いてその初段に対し終段の出力の補信
号を帰還させるだけでよい。また、上記構成にいう検定
手段にはアップおよびダウンカウンタをリセットする際
の論理状態や, その後に両カウンタが受けるカウントパ
ルス数の差値を同じ論理状態を示す出力の個数から得る
際の論理状態に応じて種々の論理ゲートを用いることが
できるが、例えば両カウンタを同じ論理状態にリセット
して検定手段の１ないしハイの論理状態の出力数から差
値を得たい場合には、イクスクルーシブオアゲートを用
いることでよい。

【００１５】本発明回路においても、アップカウンタと
ダウンカウンタとがそれぞれ受けるカウントパルス数の
差値あるいはそれが所定の値以上ないし以下である旨を
示す差信号を作るために複数の検定手段の出力を受ける
論理回路手段を設けて、差値ごとにかかる差信号を出力
させるのがよい。この際、差信号用の論理回路手段を複
数の検定手段の出力の循環的な配列上の異なる範囲から
抽出した同数の出力をそれぞれ同じ論理入力形態で受け
るジョンソンカウンタの段数と同じ個数の入力論理ゲー
トと，それらの出力を受ける出力論理ゲートとから構成
するのが必要な入力論理ゲート数を減少させる上で有利
であり、かつ各入力論理ゲートに必要な入力数を極力減
少させるために複数の検定手段の出力の循環的な配列内
の一方と他方の論理状態がそれぞれ並ぶ範囲の両端の出
力のみをそれに与えるようにするのが非常に有利であ
る。

【００１６】さらに、論理回路手段による差信号，とく
に最大または最小の差値に対応する差信号を加算および
減算パルスの一方の立ち上がりと他方の立ち下がりとに
それぞれ応じて切り換えたい場合があり、この際にはア
ップおよびダウンカウンタの一方のカウント動作をかか
る立ち上がりに，他方のカウント動作を立ち下がりにそ
れぞれ応じてトリガさせるのが有利である。

【００１７】

【作用】本発明はアップカウンタとダウンカウンタを用
いて加算パルスと減算パルスを互いに独立にカウントさ
せることにより、両パルスの入力タイミング上の制約を
完全になくすものであり、さらに両カウンタにジョンソ
ンカウンタを用い，かつそれらの対応する段出力が一致
するか不一致かを複数の検定手段にそれぞれ検定させ
て、両カウンタがリセット後に受ける加算および減算パ
ルスの個数の差値をこれらの検定手段から同じ論理状態
の出力の個数の形で出力させることにより、差値を常に
容易かつ正確に把握できるようにし、あるいは論理回路
手段を用いて複数の検定手段の出力から差値やそれが所
定値以上ないしは以下である旨を示す差信号を作ること
によって、その論理値を従来のように不定な時間が発生
したり異常な変動を起こしたりするおそれなく常に安定
させ、従って差信号を時間的ななんらの制約もなくいつ
でも正確に読み取れるようにして、前述の所期の課題を
解決するものである。

【００１８】

【実施例】以下、図を参照しながら本発明の実施例を説
明する。図１は本発明の基本的な実施例を示すもので、
同図(a) はその回路図、同図(b) はジョンソンカウンタ
の回路図、同図(c) 〜同図(e) は関連する真値表であ
る。理解を容易にするため、図１(b) と図１(c) を参照
してジョンソンカウンタの構成と動作をまず説明するこ
ととする。

【００１９】図１(b) のようにジョンソンカウンタ10は
例えばＤ形のフリップフロップ11を複数個直列接続した
シフトレジスタであるが、その終段の出力のインバータ
12による補信号を図のように終段に帰還するようになっ
ており、カウントパルスCPを各フリップフロップ11のト
リガ入力に受けてその計数動作を行なう。図１(c) の真
値表はジョンソンカウンタ10が４段の場合であって、計
数動作の開始に先立ちジョンソンカウンタ10はその各段
の出力X1〜X4を図示の例では０に揃えることによってリ
セットされ、これがカウント値Ｃが０の初期状態であ
る。これ以降は、カウントパルスCPを受けてカウント値
Ｃが進むつれて段出力X1〜X4が図のように初段から順次
１に変わり、カウント値Ｃが４で全段出力が１に揃った
後に今度は初段から順次０に変わってカウント値Ｃが８
で当初の０の状態に戻る。これからわかるように、ジョ
ンソンカウンタ10は段数の２倍, 図の例では０〜７の８
個のカウント値Ｃを扱うことができる。

【００２０】図１(a) のように本発明のアップダウンカ
ウンタ回路では、ｎ段のこのようなジョンソンカウンタ
10をアップカウンタ1uとダウンカウンタ1dに用い、それ
らの段出力 X1u〜Xnu および X1d〜Xnd を例えば０にリ
セットした後に加算用および減算用のカウントパルスPu
およびPdをそれぞれ計数させる。また、検定手段20とし
てｎ個のこの例ではイクスクルーシブオアゲート21〜2n
を設けて、両カウンタ1uと1dの対応する段出力間の一致
ないし不一致を検定させる。図１(d) にかかる検定手段
20の出力の例をジョンソンカウンタが４段の場合につい
て示す。図には上から順番にアップカウンタ1uのカウン
ト値Cuが５の場合の段出力 X1u〜Xnu ,ダウンカウンタ1
dのカウント値Cdが２の場合の段出力 X1d〜Xnd , およ
びこれらカウント値CuとCdとの差である差値Ｄ＝３に対
応する検定手段20の出力Y1〜Y4のそれぞれ論理状態が０
と１で示されている。

【００２１】図１(e) にこの差値Ｄが３の場合について
かかる４個の検定出力Y1〜Y4がとり得る論理状態を示
す。図の左側の欄はアップカウンタ1uのカウント値Cuと
ダウンカウンタ1dのカウント値Cdの組み合わせを示し、
例えば３−０はカウント値Cuが３でカウント値Cdが０の
場合を示す。なお、Ｄ＝７−４＝３の場合もあるがその
時のY1〜Y4の論理状態はＤ＝３−０の場合と同じにな
る。これから容易にわかるように本発明回路では検定出
力Y1〜Y4がとり得る論理状態の組み合わせは４個,つま
り検定手段20の個数であるジョンソンカウンタ10の段数
と同じになり、かつ差値Ｄが検定出力Y1〜Y4の内のこの
例では１の論理状態をとる出力の個数として現れて来
る。なお、差値Ｄがジョンソンカウンタ10の段数である
ｎ，この例では４を越えると検定出力Y1〜Y4の内の０の
論理状態をとる出力数にｎを加えた数が差値Ｄになる。

【００２２】本発明では図１(a) のｎ個の検定出力Y1〜
Ynの内の同じ論理状態をとる出力の数が差値Ｄを表す上
述の性質を利用してリセット後のアップカウンタluとダ
ウンカウンタldが受ける加算パルスPuと減算パルスPdの
個数の差値を読み取り、この図１に示す実施例では検定
出力Y1〜Ynを論理回路手段30に与えて差信号D0〜Dnを作
らせる。この差信号Diは差値Ｄがｉのときに１の論理状
態をとるものとする。例えば差信号D3は前述の差値Ｄが
３の場合の図１(e) の真値表からわかるように次の論理
式から作ることができる。

【００２３】 D3＝Y1Y2Y3Y4c+Y1cY2Y3Y4+Y1Y2cY3Y4+Y1Y2Y3cY4 ただし、添字ｃは検定出力Y1〜Y4の補信号を表す。な
お、本発明ではｎを越える差値Ｄも前述のように扱い得
るが、以下では実施例を簡単化するためこの図１のよう
に差値Ｄが０〜ｎの場合だけを取り扱うこととする。図
２に図１の実施例に関連する信号の波形の例をｎ＝４の
場合について示す。図２(a) と(b) のように加算パルス
Puと減算パルスPdが与えられると、差値Ｄは図２(c) の
ように変化し、この際にアップカウンタ1uの段出力 X1u
〜X4u は図２(d) 〜(g) のように, ダウンカウンタ1dの
段出力 X1d〜X4d は図２(h) 〜(k) のようにそれぞれ変
化し、それに応じて検定出力Y1〜Y4が図２(l) 〜(o) の
ように変わる。これらの検定出力Y1〜Y4から作られる差
信号D0〜D4は図２(p) 〜(t) のように図２(c) の差値Ｄ
を示すように変化する。

【００２４】次に、論理回路手段30によって検定出力Y1
〜Ynから差信号D0〜Dnを作る要領を説明するに先立ち、
本発明で用いる検定出力Y1〜Ynがもつ特質を図３を参照
してまず説明する。アップカウンタ1uがｉ個の加算パル
スPuを受けて図のようにその段出力 X1u〜Xnu の内の X
1u〜Xiu が１で残りが０であり、ダウンカウンタ1dがｊ
個の減算パルスPdを受けて段出力 X1d〜Xnd 中の X1d〜
Xjd が１で残りが０であるとすると、検定出力Y1〜Yn中
のYj+1〜Yiが１で残りはすべて０になる。この検定出力
Y1〜Ynの論理状態の配列を末尾の検定出力Ynの次に先頭
の検定出力Y1が繋がる循環的な配列として見ると、０と
１の論理状態がそれぞれ集まって２個の範囲を形成する
ことになる。

【００２５】本発明では検定出力のかかる性質を利用し
て、検定出力Y1〜Ynの循環配列上の０の論理状態の範囲
の検定出力と１の論理状態の範囲の検定出力を循環配列
上の位置を順次ずらせながら受ける複数の入力論理ゲー
トと, それらの出力を受ける出力論理ゲートとから差信
号D0〜Dn用の論理回路手段30を構成できる。この例を図
４に示す。図４(a) は差値Ｄがｍの場合の差信号Dm用の
論理回路の例であり、入力論理ゲートにアンドゲート31
が, 出力論理ゲートにオアゲート32がそれぞれ用られて
いる。先頭のアンドゲート31はｍ個の検定出力Y1〜Ymと
残りの検定出力Ym+1〜Ynの補信号を受け、２番目〜ｎ番
目のアンドゲート31はこれら検出出力を図のように１個
ずつ順次ずらせて受けるようになっている。

【００２６】これからわかるように、各入力論理ゲート
31に入力を与える要領はｎ個の検出出力Y1〜Yn中からｍ
個を抽出する仕方で決まり、一般にはこの際の互いに異
なる抽出の仕方は周知のように nCm個存在するが、本発
明では前述のように検出出力Y1〜Ynの循環配列上０と１
の論理状態がそれぞれ集まった範囲を形成する性質を利
用して配列内の連続したｍ個を抽出することでよいの
で、抽出の仕方, 従って入力論理ゲート31の所要個数を
ｎ個で済ませることができる。例えば、ｎ＝16でｍ＝４
であるとすると、入力論理ゲート31の必要個数は一般に
は₁₆C₄＝1820個であるに対し本発明では16個に減少させ
ることができる。次の図４(b) に差値Ｄがｍ以上である
旨を示す差信号DmU を作るための論理回路を示す。詳細
は省略するが、この場合のｎ個の入力論理ゲート31の各
アンドゲートには検定出力Y1〜Ym,ないしそれらを順次
ずらせたｍ個の入力がそれぞれ与えられる。

【００２７】なお、図４の論理回路の構成の理解を容易
にするため、ｎ＝４の場合について差信号DO〜D4に対応
する論理式を列記すると次のとおりである。 D0＝Y1cY2cY3cY4c D1＝Y1Y2cY3cY4c+Y2Y3cY4cY1c+Y3Y4cY1cY2c+Y4Y1cY2cY3c D2＝Y1Y2Y3cY4c+Y2Y3Y4cY1c+Y3Y4Y1cY2c+Y4Y1Y2cY3c D3＝Y1Y2Y3Y4c+Y2Y3Y4Y1c+Y3Y4Y1Y2c+Y4Y1Y2Y3c D4＝Y1Y2Y3Y4 これからわかるよう入力論理ゲート31は最初と最後の差
信号D0とD4に対しては１個でよいが、その他の差信号D1
〜D3用にはｎ＝４個用いられる。また、差信号D1U〜D3U
に対応する論理式は次のようになる。

【００２８】 D1U ＝Y1+Y2+Y3+Y4 D2U ＝Y1Y2+Y2Y3+Y3Y4+Y4Y1 D3U ＝Y1Y2Y3+Y2Y3Y4+Y3Y4Y1+Y4Y1Y2 なお、図４では上述のような論理式に対応するよう入力
論理ゲート31をアンドゲート, 出力論理ゲート32をオア
ゲートとそれぞれし、以下に述べる実施例でも同様とす
るが、容易にわかるように両論理ゲート31と32ともナン
ドゲートとすることができ、さらに検定手段20にイクス
クルーシブノアゲートを用いて入力論理ゲート31に与え
る入力を反転させれば図のアンドゲートのかわりにノア
ゲートを用いることができる。

【００２９】本発明回路では上述のように論理回路手段
20の入力論理ゲート31の所要個数をｎ個で済ませ得るほ
か、前述の検出出力Y1〜Ynの循環配列上０と１の論理状
態がそれぞれ集まった範囲を形成する性質を利用して入
力論理ゲート31への入力数を減らすことができる。すな
わち、図４(a) の各入力論理ゲート31に対するようにす
べての検定出力Y1〜Ynを与える必要はなく、図３の検定
出力Y1〜Ynの循環配列からわかるように０や１の論理状
態が集まる各範囲をその両端の検定出力だけ,図示の例
では１の論理状態の範囲を両端のYj+1とYiだけ，０の論
理状態の範囲を両端のYjとYi+lだけでそれぞれ代表させ
れば、両端間の他の検定出力を省いてもなんら差し支え
ない。なお、０や１の論理状態の範囲内の検定出力が１
個だけの場合はもちろんその範囲を単一の検定出力で代
表させればよい。

【００３０】図５にこの考え方で入力論理ゲート31の入
力数を減少させた論理回路手段30の構成例を差信号D0〜
Dnに対して示す。図のように、差信号D0とDnの場合を除
いてｎ個の各入力論理ゲート31に対する入力は差信号D1
とDn-1の場合は各３個, 他の差信号の場合は各４個で済
む。差信号D0とDnの場合は入力数を削減できずｎ個の入
力が必要であるが、入力論理ゲート31は１個で済み、か
つ出力論理ゲート32も省略できる。前の図４(a) の実施
例では差信号D0〜Dn用の論理回路手段30の入力論理ゲー
ト31に対しn³−n²＋2n個の入力が必要であるが、この図
５の実施例では4n(n-1) 個で済み、従って例えばｎ＝16
の場合は入力数を3872個から 960個まで削減することが
できる。

【００３１】図６に差値ＤがそれぞれD1〜Dn-1以上であ
る旨を示す差信号 D1U〜Dn-1U 用の論理回路手段の入力
数を上と同じ考え方で減少させた実施例を示す。図６
(a) に示すよう差信号 D1U用では入力論理ゲート31を省
いて出力論理ゲート32としてのオアゲートにｎ個の入力
を与えるが、ｍが２以上の差信号 DmU用では図６(b) や
(c) に示すよう各入力論理ゲート31に原則的に２個の入
力を与えるだけでよい。しかし、 m>n/2+1の場合には煩
雑になるので詳細な理由は省くが先頭の入力論理ゲート
31についていうと検定出力Y1とYmのほかにそれらの中間
の検定出力の内の少なくとも一つを入力として追加する
必要が生じる。図６(d) と(e) にはかかる追加の検定入
力が Yi1〜Yin と Yj1〜Yjn でそれぞれ示されている。
このように差信号 D1U〜Dn-1U 用の各論理回路手段に対
し必要な入力総数を最大でも3n個に減らすことができ
る。

【００３２】図７に差値ＤがD1〜Dn-1以下である旨を示
す差信号 Dn-1L〜D1L 用の論理回路手段の実施例を示
す。図７(a) の差信号 Dn-1L用では入力論理ゲート31を
省いて出力論理ゲート32に対してｎ個の入力を与え、ｍ
が n-2以下の差信号 DmL用では図７(b) や(c) に示すよ
う各入力論理ゲート31に原則的に２個の入力を与える。
しかし、図６の実施例と類似して m<n/2-1の場合は図７
(d) と(e) に示すように例えば先頭の入力論理ゲート31
に対する検定出力Y1とYn-mのほかそれらの中間の検定出
力中の少なくとも一つ, 図では Yi1〜Yin と Yj1〜Yjn
で示された入力を追加する。この図７の実施例でも、差
信号 Dn-1L〜D1L 用の各論理回路手段への入力総数を最
大でも3n個で済ませることができる。

【００３３】以上説明した図６と図７の実施例では従来
の図13(i) の差信号に発生していた論理状態の無用な変
動Ｆを防止できる。以下、これを図６(b) の差信号D2U
用の論理回路手段について説明する。ｎ＝４とするとこ
の差信号D2U の論理式は次のようになる。 D2U ＝Y1Y2＋Y2Y3＋Y3Y4＋Y4Y1 いま、図13(g) および(h) に対応して差値Ｄが２〜３〜
２に変化したとすると、図２(u) と(v) に示すようにそ
れぞれY1Y2とY2Y3が変化し、図２(c) の差値Ｄが１から
２になったとき図２(w) の差信号D2U と図２(u) のY1Y2
がローからハイに立ち上がった後、差値Ｄが２から３に
なり図２(v) のY2Y3がローからハイに立ち上がっても図
２(u) のY1Y2がハイのままなので、図２(w) の差信号D2
U のハイはそれに影響されず、差値Ｄが３から２になり
Y1Y2がハイからローに立ち下がった際にもY2Y3がハイの
ままなので、差信号D2U のハイはそれに影響されない。
このように本発明回路では差信号DmU やDmL の論理状態
が例え短時間内でも変動する従来の不都合を解消するこ
とができる。

【００３４】また図４〜図７の実施例からわかるよう
に、各差信号用の論理回路手段30にはアップカウンタlu
およびダウンカウンタld用ジョンソンカウンタ10の段数
と同じｎ個の入力論理ゲート31を設け、それらに対して
検定出力Y1〜Ynの循環配列上の順次ずらせた範囲から同
数の検定出力, 望ましくは０と１の論理状態がそれぞれ
集まる範囲内の両端の検定出力を同じ論理入力形態で与
えることでよい。なお、図５(a) と(f) の差信号D0とDn
用の場合はｎ個の入力論理ゲート31に与える検定信号の
組み合わせが同じになるので、入力論理ゲート31を１個
で済ませかつ出力論理ゲート32を省略できる。また、図
６の差信号D1U と図７の差信号Dn-1L 用の場合も同様に
単一の出力論理ゲート32だけで済ませることができる。

【００３５】前述のFIFO方式やLIFO方式のレジスタのフ
ァイルやスタックの管理用のアップダウンカウンタ回路
では、差信号D0とDnをファイルやスタック内のデータの
それぞれ空白を示す信号Seと満杯を示す信号Sfとしてデ
ータの読み取りや書き込みを禁止するために利用するの
で、これらエンプティ信号Seやフル信号Sfをいままでと
は異なるタイミングで発生させる場合が多い。図８と図
９にこのような場合に適する本発明の実施例を示す。

【００３６】図８はフル信号Sfを発生させる場合であっ
て、加算パルスPuと減算パルスPdが同図(a) と(b) のよ
うに与えられ差値Ｄが同図(c) に示すように変化すると
き、例えばファイルへのデータの書き込み禁止用のフル
信号Sfを加算パルスPuの立ち上がりと同時に立ち上げる
が、減算パルスPdに対してはその立ち下がりと同時に立
ち下げたいとする。図８(e) と(f) はかかる場合のアッ
プカウンタ1uとダウンカウンタ1dをそれぞれ示し、その
各段のフリップフロップ11を前者の方ではいままでと同
じく加算パルスPuでトリガさせ、後者の方は図のように
減算パルスPdの補信号でトリガさせるようにするだけ
で、容易にわかるように図８(d) の波形のフル信号Sfを
発生させることができる。

【００３７】図９はエンプティ信号Seの場合であり、同
図(a) と(b) の加算パルスPuと減算パルスPdにより差値
Ｄが同図(c) に示すように変化するとき、データの読み
取り禁止用のエンプティ信号Seを減算パルスPdの立ち上
がりと同時に立ち上げるが、加算パルスPuの立ち下がり
と同時に立ち下げる。図９(e) と(f) にそれぞれ示すよ
うアップカウンタ1uとダウンカウンタ1dを構成し、その
フリップフロップ11を前者の方では加算パルスPuの補信
号, 後者の方は減算パルスPdでそれぞれトリガさせて図
９(d) の波形のフル信号Sfを発生させる。

【００３８】

【発明の効果】以上説明したとおり本発明のアップダウ
ンカウンタ回路では、加算および減算パルスを互いに独
立にカウントする同段数のアップカウンタとダウンカウ
ンタを用いることにより両パルスの入力タイミング上の
制約を完全になくすとともに、両カウンタに初段に終段
出力の補信号を帰還するジョンソンカウンタを用いかつ
イクスクルーシブオアゲート等の複数の検定手段に両カ
ウンタの対応段間の一致ないし不一致を検定させ、両カ
ウンタがリセット後にそれぞれ受ける加算および減算パ
ルスの個数の差を複数の検定手段からの同じ論理状態の
出力数として出力させることにより差値を常に容易かつ
正確に把握することができ、さらには論理回路手段を用
いて検定出力から差値ないしはそれが所定値以上や以下
の旨を示す差信号を作ることによりその論理値を従来の
ような論理状態の不定時間の発生や異常変動のおそれな
く安定させて、差信号をなんらの時間的制約もなく随時
かつ正確に読み取れるようにすることができる。

【００３９】また、加算および減算パルスの個数の各差
値を作るべき論理回路手段を複数の検定手段の出力の循
環的な配列上の順次ずらせた範囲から抽出した同数の出
力をそれぞれ同じ論理入力形態で受けるアップおよびダ
ウンカウンタの段数と同数の入力論理ゲートとそれらの
出力を受ける出力論理ゲートから構成する態様では、入
力論理ゲートの必要個数を最大でも両カウンタの段数と
同数にまで減少させることができ、さらには複数の検定
手段の出力の内の一方と他方の論理状態がそれぞれ並ぶ
範囲の両端の出力のみを入力論理ゲートに与えるように
する態様では、論理回路手段の入力論理ゲートに与える
べき検定出力の個数を大幅に減少させて回路を簡易化す
ることができる。

【図面の簡単な説明】

【図１】本発明のアップダウンカウンタ回路の基本的な
実施例を示し、同図(a) はその回路図、同図(b) はジョ
ンソンカウンタの基本的回路図、同図(c) はジョンソン
カウンタの真値表を示す図表、同図(d) はアップカウン
タおよびダウンカウンタの段出力と検定手段の出力との
関連を例示する真値表を示す図表、同図(e) は差値が３
の場合について検定出力の組み合わせを示す真値表を示
す図表である。

【図２】図１の実施例の動作を示し、同図(a) は加算パ
ルスの波形図, 同図(b) は減算パルスの波形図、同図
(c) は対応する差値の変化を示す状態図、同図(d) 〜
(g)はアップカウンタの段出力, 同図(h) 〜(k) はダウ
ンカウンタの段出力, 同図(l) 〜(O)は検定出力, 同図
(p) 〜(t) は差信号, 同図(u) および(v) は検定出力の
論理積Y1Y2とY2Y3, 同図(w) は差値が２以上を示す差信
号のそれぞれ波形図である。

【図３】本発明回路の検定手段の出力がもつ特質を例示
するアップカウンタの段出力とダウンカウンタの段出力
と対応する検定出力の真値表を示す図表である。

【図４】差信号を発生させる論理回路手段の構成例を示
し、同図(a) は差値がｍである旨を示す差信号Dmを, 同
図(b) は差値がｍ以上である旨を示す差信号DmU をそれ
ぞれ発生させる論理ゲートの回路図である。

【図５】差値が所定値である旨を示す差信号の発生用の
論理回路手段の異なる構成例を示し、同図(a) は差信号
D0用の, 同図(b) は差信号D1用の, 同図(c) は差信号D2
用の, 同図(d) は差信号D3用の, 同図(e) は差信号Dn-1
用の, 同図(f) は差信号Dn用のそれぞれ論理ゲートの回
路図である。

【図６】差値が所定値以上である旨を示す差信号の発生
用の論理回路手段の異なる構成例を示し、同図(a) は差
信号D1U 用の, 同図(b) は差信号D2U 用の, 同図(c) は
差信号D3U 用の, 同図(d) は差信号Dn-2U 用の, 同図
(e) は差信号Dn-1U 用のそれぞれ論理ゲートの回路図で
ある。

【図７】差値が所定値以下である旨を示す差信号の発生
用の論理回路手段の異なる構成例を示し、同図(a) は差
信号Dn-1L 用, 同図(b) は差信号Dn-2L 用, 同図(c) は
差信号Dn-3L 用, 同図(d) は差信号D2L 用, 同図(e) は
差信号D1L 用のそれぞれ論理ゲートの回路図である。

【図８】差値が最大であることを示すフル信号を発生さ
せる実施例を示し、同図(a) は加算パルスの波形図, 同
図(b) は減算パルスの波形図、同図(c) は対応する差値
の変化を示す状態図、同図(d) は対応するフル信号の波
形図、同図(e) はアップカウンタの回路図、同図(f) は
ダウンカウンタの回路図である。

【図９】差値が最小の旨を示すエンプティ信号を発生さ
せる実施例を示し、同図(a) は加算パルスの波形図, 同
図(b) は減算パルスの波形図、同図(c) は対応する差値
の変化を示す状態図、同図(d) はエンプティ信号の波形
図、同図(e) はアップカウンタの回路図、同図(f) はダ
ウンカウンタの回路図である。

【図10】従来のアップダウンカウンタの例を示し、同図
(a) は加算パルスの波形図, 同図(b) は減算パルスの波
形図、同図(c) は対応する差値の変化を示す状態図、同
図(d) はアップダウンカウンタ回路の回路図である。

【図11】図10のアップダウンカウンタ用の波形整形の要
領を示し、同図(a) は整形前の加算パルスの波形図、同
図(b) は整形前の減算パルスの波形図、同図(c) は整形
用サブクロックの波形図、同図(d) は整形後の加算パル
スの波形図、同図(e) は整形後の減算パルスの波形図で
ある。

【図12】アップダウンカウンタ異なる従来例を示し、同
図(a) はその回路図、同図(b)は加算パルスの波形図、
同図(c) は対応する加算カウンタのカウント値の変化を
示す状態図、同図(d) は減算パルスの波形図、同図(e)
は対応する減算カウンタのカウント値の変化を示す状態
図、同図(f) は(c) および(e) に対応する差値の変化を
示す状態図、同図(g) は差信号D5の波形図、同図(h) は
差信号D6の波形図である。

【図13】アップダウンカウンタのさらに異なる従来例を
示し、同図(a) はその回路図、同図(b) は差信号D2用の
論理ゲート回路図、同図(c) は差信号D3用の論理ゲート
回路図、同図(d) は加算パルスの波形図, 同図(e) は減
算パルスの波形図、同図(f) は対応する差値の変化を示
す状態図、同図(g) は差信号D2の波形図, 同図(h) は差
信号D3の波形図, 同図(i) は差値が２以上である旨を示
す差信号D2U の波形図である。

【符号の説明】

1u アップカウンタ 1d ダウンカウンタ 10 ジョンソンカウンタ 11 ジョンソンカウンタを構成するフリップフ
ロップ 12 ジョンソンカウンタを構成するインバータ 20 検定手段 21〜2n 検定手段としてのイクスクルーシブオアゲ
ート 30 論理回路手段 31 入力論理ゲート 32 出力論理ゲートＣジョンソンカウンタのカウント値 Cu アップカウンタのカウント値 Cd ダウンカウンタのカウント値Ｄ差値 Dm 差値がｍである旨を示す差信号 DmU 差値がｍ以上である旨を示す差信号 DmL 差値がｍ以下である旨を示す差信号 X1〜X4 ジョンソンカウンタの段出力 X1u 〜Xnu アップカウンタの段出力 X1d 〜Xnd ダウンカウンタの段出力 Y1〜Yn 検定手段の出力

Claims

【特許請求の範囲】

【請求項１】初段に終段出力の補信号を帰還するジョン
ソンカウンタとしてそれぞれ構成されカウントパルスを
独立に受ける同段数のアップカウンタおよびダウンカウ
ンタと，両カウンタの対応段間の一致ないし不一致を検
定する複数の検定手段とを備えてなり、リセット後のア
ップカウンタとダウンカウンタがそれぞれ受けるカウン
トパルス数の差を複数の検定手段の内の同じ論理状態の
出力数として出力するようにしたことを特徴とするアッ
プダウンカウンタ回路。
【請求項２】請求項１に記載の回路において、検定手段
にイクスクルーシブオアゲートを用いることを特徴とす
るアップダウンカウンタ回路。
【請求項３】請求項１に記載の回路において、複数個の
検定手段から出力を受ける論理回路手段によってアップ
カウンタとダウンカウンタがそれぞれ受けるカウントパ
ルス数の差の値ごとに差信号を出力するようにしたこと
を特徴とするアップダウンカウンタ回路。
【請求項４】請求項３に記載の回路において、カウント
パルス数の各差値に対する論理回路手段が複数の検定手
段の出力の循環的な配列上の異なる範囲から抽出した同
数の出力をそれぞれ同じ論理入力形態で受けるジョンソ
ンカウンタの段数と同じ個数の入力論理ゲートとそれら
の出力を受ける出力論理ゲートとから構成されることを
特徴とするアップダウンカウンタ回路。
【請求項５】請求項４に記載の回路において、複数の検
定手段の出力の内の一方と他方の論理状態がそれぞれ並
ぶ範囲の両端の出力のみを入力論理ゲートに与えるよう
にしたことを特徴とするアップダウンカウンタ回路。
【請求項６】請求項３に記載の回路において、カウント
パルス数の差が所定の値以上である旨を示す差信号を論
理回路手段から出力させるようにしたことを特徴とする
アップダウンカウンタ回路。
【請求項７】請求項３に記載の回路において、カウント
パルス数の差が所定の値以下である旨を示す差信号を論
理回路手段から出力させるようにしたことを特徴とする
アップダウンカウンタ回路。