JP4666456B2 - 多相クロック生成回路 - Google Patents
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Description
以上の実施の形態をまとめると以下の付記の通りである。
位相が異なる第1及び第2の基準クロックをそれぞれ分周して出力クロックを生成する第1及び第2の分周回路と、
前記第1及び第2の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
前記スイッチは、前記第1、第2の基準クロックのいずれかまたは両方により制御されることを特徴とする多相クロック生成回路。
前記第1、第2の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力されることを特徴とする多相クロック生成回路。
前記第1、第2の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、奇数段目のラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記対応する基準クロックの反転基準クロックに応答して、偶数段目のラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、当該複数のラッチ回路の出力が、前記出力クロックとして出力されることを特徴とする多相クロック生成回路。
前記ラッチ回路は、フリップフロップ回路またはラッチ回路であることを特徴とする多相クロック生成回路。
前記スイッチは、前記第1及び第2の分周回路の第1のノード間を第1の基準クロックに応答して短絡する第1のスイッチと、前記第1及び第2の分周回路の第2のノード間を第2の基準クロックに応答して短絡する第2のスイッチとを有することを特徴とする多相クロック生成回路。
前記第1、第2の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第1及び第2の分周回路の奇数段出力及び偶数段出力間を短絡する第1のスイッチと、前記第1の分周回路の奇数段出力と第2の分周回路の偶数段出力間と、前記第1の分周回路の偶数段出力と第2の分周回路の奇数段出力間とを短絡する第2のスイッチとを有することを特徴とする多相クロック生成回路。
前記第1のスイッチは、前記第1の基準クロックに応答して短絡し、前記第2のスイッチは、前記第2の基準クロックに応答して短絡することを特徴とする多相クロック生成回路。
前記第1、第2の分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力され、
前記スイッチは、前記第1及び第2の分周回路の第1のラッチ回路出力ノード間を第1の基準クロックに応答して短絡する第1のスイッチと、前記第1及び第2の分周回路の第2のラッチ回路出力ノード間を第2の基準クロックに応答して短絡する第2のスイッチとを有する多相クロック生成回路。
更に、互いに位相が異なる第3及び第4の基準クロックをそれぞれ分周して出力クロックを生成する第3及び第4の分周回路と、
前記第3及び第4の分周回路の所定のノード間を間欠的に短絡する第2のスイッチとを有し、
当該第2のスイッチは、定常動作状態で前記第3及び第4の分周回路の所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
位相が異なる複数の基準クロックをそれぞれ分周して出力クロックを生成する複数の分周回路と、
前記複数の分周回路のうち第1及び第2の分周回路の所定のノード間を間欠的に短絡するスイッチとを有し、
前記スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡することを特徴とする多相クロック生成回路。
前記スイッチは、前記第1または第2の分周回路に対応する基準クロックに応答して前記所定のノード間を短絡することを特徴とする多相クロック生成回路。
前記スイッチは、前記第1及び第2の分周回路の第1のノード間を前記第1の分周回路に対応する第1の基準クロックに応答して短絡する第1のスイッチと、前記第1及び第2の分周回路の第2のノード間を前記第2の分周回路に対応する第2の基準クロックに応答して短絡する第2のスイッチとを有することを特徴とする多相クロック生成回路。
前記分周回路は、差動信号対によりリング状に接続された複数のラッチ回路をそれぞれ有し、対応する基準クロックに応答して、当該ラッチ回路が入力信号対を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力対が前記出力クロックとして出力され、
前記スイッチは、前記第1の分周回路の出力対と第2の分周回路の出力対の第1の組合せの間を短絡する第1のスイッチと、前記第1の分周回路の出力対と第2の分周回路の第2の出力対の第2の組合せの間を短絡する第2のスイッチとを有することを特徴とする多相クロック生成回路。
11a,11ax,11b,11bx:フリップフロップ回路、ラッチ回路
diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx、divbx_qx:出力クロック
Claims (6)
- 基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
第1の基準クロックを分周して前記出力クロックを生成する分周回路であって、リング状に接続された複数のラッチ回路を有し、前記第1の基準クロックに応答して当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力される第1の分周回路と、
前記第1の基準クロックと位相が異なる第2の基準クロックを分周して前記出力クロックを生成する分周回路であって、リング状に接続された複数のラッチ回路を有し、前記第2の基準クロックに応答して当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力される第2の分周回路と、
前記第1及び第2の分周回路の第1のノード間を前記第1の基準クロックに応答して短絡する第1のスイッチと、
前記第1及び第2の分周回路の第2のノード間を前記第2の基準クロックに応答して短絡する第2のスイッチとを有し、
前記第1のスイッチは、定常動作状態で前記第1のノードが同じレベルに制御されるタイミングで当該第1のノード間を短絡し、前記第2のスイッチは、前記定常動作状態で前記第2のノードが同じレベルに制御されるタイミングで当該第2のノード間を短絡することを特徴とする多相クロック生成回路。 - 請求項1において、
前記第1のスイッチは、前記第1及び第2の分周回路の奇数段出力及び偶数段出力間を前記第1の基準クロックに応答して短絡し、
前記第2のスイッチは、前記第1の分周回路の奇数段出力と第2の分周回路の偶数段出力間と、前記第1の分周回路の偶数段出力と第2の分周回路の奇数段出力間とを前記第2の基準クロックに応答して短絡することを特徴とする多相クロック生成回路。 - 請求項1において、
前記第1のスイッチは、前記第1及び第2の分周回路の第1のラッチ回路出力ノード間を前記第1の基準クロックに応答して短絡し、
前記第2のスイッチは、前記第1及び第2の分周回路の第2のラッチ回路出力ノード間を前記第2の基準クロックに応答して短絡する多相クロック生成回路。 - 基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、
位相が異なる複数の基準クロックをそれぞれ分周して出力クロックを生成する複数の分周回路であって、各分周回路は、リング状に接続された複数のラッチ回路をそれぞれ有し、前記複数の基準クロックにそれぞれ応答して当該ラッチ回路が入力信号を取り込んで後段のラッチ回路に出力し、前記複数のラッチ回路の出力が前記出力クロックとして出力される複数の分周回路と、
前記複数の分周回路のうち第1及び第2の分周回路の第1のノード間を前記第1の基準クロックに応答して短絡する第1のスイッチと、前記第1及び第2の分周回路の第2のノード間を前記第2の基準クロックに応答して短絡する第2のスイッチとを有し、
前記第1のスイッチは、定常動作状態で前記第1のノードが同じレベルに制御されるタイミングで当該第1のノード間を短絡し、前記第2のスイッチは、前記定常動作状態で前記第2のノードが同じレベルに制御されるタイミングで当該第2のノード間を短絡することを特徴とする多相クロック生成回路。 - 請求項4において、
前記第1のスイッチは、前記第1の分周回路の出力対と第2の分周回路の出力対の第1の組合せの間を短絡し、前記第2のスイッチは、前記第1の分周回路の出力対と第2の分周回路の出力対の第2の組合せの間を短絡することを特徴とする多相クロック生成回路。 - 請求項4において、
前記第1のスイッチは、前記第1及び第2の分周回路の奇数段出力及び偶数段出力間を前記第1の基準クロックに応答して短絡し、
前記第2のスイッチは、前記第1の分周回路の奇数段出力と第2の分周回路の偶数段出力間と、前記第1の分周回路の偶数段出力と第2の分周回路の奇数段出力間とを前記第2の基準クロックに応答して短絡することを特徴とする多相クロック生成回路。
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