KR100611315B1 - 고속 아날로그 논리곱 회로 및 이를 적용한 위상 검출기 - Google Patents

고속 아날로그 논리곱 회로 및 이를 적용한 위상 검출기 Download PDF

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김철우
윤석수
곽영호
이인호
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고려대학교 산학협력단
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Abstract

고속 아날로그 논리곱 회로가 개시된다. 고속 아날로그 논리곱 회로는, 게이트단자 및 제1단자에는 각각 제1입력신호 및 제1전류원의 출력전류가 입력되고 제2단자는 제1공통노드에 연결되는 제1PMOS 트랜지스터, 게이트단자에는 반전된 제1입력신호가 입력되고 제1단자는 제1PMOS 트랜지스터의 제1단자에 접속되는 제2PMOS 트랜지스터, 게이트단자에는 제2입력신호가 입력되고 제1단자 및 제2단자는 각각 제2PMOS 트랜지스터의 제2단자 및 제1공통노드에 연결되는 제3PMOS 트랜지스터, 게이트단자에는 반전된 제2입력신호가 입력되고 제1단자 및 제2단자는 각각 제2PMOS 트랜지스터의 제2단자 및 제2공통노드에 연결되는 제4PMOS 트랜지스터, 게이트단자에는 제2입력신호가 입력되고 제1단자는 제1공통노드에 연결되는 제1NMOS 트랜지스터, 게이트단자에는 반전된 제2입력신호가 입력되고 제1단자 및 제2단자는 각각 제2공통노드 및 제1NMOS 트랜지스터의 제2단자에 연결되는 제2NMOS 트랜지스터, 게이트단자에는 제1입력신호가 입력되고 제1단자 및 제2단자는 각각 제1PMOS 트랜지스터의 제2단자 및 제2전류원에 연결되는 제3NMOS 트랜지스터, 게이트단자에는 반전된 제1입력신호가 입력되고, 제1단자 및 제2단자는 각각 제2공통노드 및 제2전류원에 연결되는 제4NMOS 트랜지스터, 일단은 소정의 전압레벨의 직류전원에 연결되고 타단은 각각 제1공통노드 및 제2공통노드에 연결되는 복수의 저항을 갖는다.

Description

고속 아날로그 논리곱 회로 및 이를 적용한 위상 검출기{High speed analog logical multipler and phase detector having the same}
도 1은 전류모드 로직을 사용하여 구현된 종래의 논리곱 회로를 도시한 도면,
도 2는 도 1에 도시된 바와 같은 비대칭구조의 종래의 논리곱 회로의 두 출력신호(즉, 출력신호와 반전된 출력신호)를 도시한 도면,
도 3a 및 도 3b는 각각 유니폴러 구동기와 바이폴라 구동기의 상세한 구성을 도시한 도면,
도 4는 본 발명에 따른 고속 아날로그 논리곱 회로의 상세한 구성을 도시한 도면, 그리고,
도 5는 본 발명에 따른 고속 아날로그 논리곱 회로가 채용된 위상 검출기의 구성을 도시한 도면이다.
본 발명은 고속 아날로그 논리곱 회로 및 이를 적용한 위상 검출기에 관한 것으로, 보다 상세하게는, 바이폴라 구동기를 이용하여 구현된 고속 아날로그 논리 곱 회로 및 이를 적용한 위상 검출기에 관한 것이다.
디지털 로직을 사용한 일반적인 논리곱 회로는 저주파수의 신호를 사용하는 로직 블록에서는 문제없이 동작하지만 고주파수의 신호를 사용하는 로직 블록에서는 충분히 pull-up 및 pull-down이 이루어지지 않을 경우 로직 에러가 발생할 수 있다. 현재 일반적으로 고주파수의 신호들을 처리하는 논리곱 회로는 전류모드 로직(Current mode logic)을 사용하여 구현된다.
도 1은 전류모드 로직을 사용하여 구현된 종래의 논리곱 회로를 도시한 도면이다. 도 1을 참조하면, VRP와 VRS는 모두 바이어스 전압을 제공하는 전원이며, VRP에 연결된 두 개의 PMOS 트랜지스터(110, 120)는 능동 저항으로 기능하며, VRS에 연결된 NMOS 트랜지스터(130)는 전류원(Current Source)으로 동작한다. 종래의 논리곱 회로는 직렬연결된 두 개의 NMOS 트랜지스터(140, 150)의 게이트로 입력되는 각각의 입력신호(신호A 및 신호B)에 따라 출력이 결정된다. 종래의 논리곱 회로의 출력 신호는 차동 신호가 되며 출력 신호의 스윙폭은 저항값과 전류원의 전류값에 의해 결정된다.
도 1에 도시된 종래의 논리곱 회로의 문제점은 회로가 대칭구조를 이루고 있지 않다는 것이다. 비대칭구조의 회로의 경우에 출력신호(OUT)와 반전된 출력신호(
Figure 112005018855400-pat00001
)의 직류전압 레벨이 달라질 수 있으며, 출력신호와 반전된 출력신호의 스윙폭도 서로 달라질 수 있다. 또한, 두개의 출력신호의 위상이 정확히 180°차이가 나지 않을 수 있다. 도 2에는 도 1에 도시된 바와 같은 비대칭구조의 회로의 두 출 력신호(즉, 출력신호와 반전된 출력신호)가 도시되어 있다. 따라서, 이러한 비대칭 구조의 회로를 사용할 경우 설계시 상당히 주의를 기울여야 하며, 원하고자 하는 출력신호의 주파수나 스윙폭의 동작범위에 제한이 가해질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 출력신호의 주파수나 스윙폭의 동작범위가 제한받지 않는 대칭구조를 갖는 고속 아날로그 논리곱 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 출력신호의 주파수나 스윙폭의 동작범위가 제한받지 않는 대칭구조를 갖는 고속 아날로그 논리곱 회로를 적용한 위상 검출기를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 고속 아날로그 논리곱 회로는, 게이트단자에는 제1입력신호가 입력되고, 제1단자로 제1전류원의 출력전류가 입력되며, 제2단자는 제1공통노드에 연결되는 제1PMOS 트랜지스터; 게이트단자에는 상기 제1입력신호의 반전신호가 입력되고, 제1단자는 상기 제1PMOS 트랜지스터의 제1단자에 접속되는 제2PMOS 트랜지스터; 게이트단자에는 제2입력신호가 입력되고, 제1단자는 상기 제2PMOS 트랜지스터의 제2단자에 접속되며, 제2단자는 상기 제1공통노드에 연결되는 제3PMOS 트랜지스터; 게이트단자에는 상기 제2입력신호의 반전신호가 입력되고, 제1단자는 상기 제2PMOS 트랜지스터의 제2단자에 연결되며, 제2단자는 제2공통노드에 연결되는 제4PMOS 트랜지스터; 게이트단자에는 상기 제2 입력신호가 입력되고, 제1단자는 상기 제1공통노드에 연결되는 제1NMOS 트랜지스터; 게이트단자에는 상기 제2입력신호의 반전신호가 입력되고, 제1단자는 상기 제2공통노드에 연결되며, 제2단자는 상기 제1NMOS 트랜지스터의 제2단자에 접속되는 제2NMOS 트랜지스터; 게이트단자에는 상기 제1입력신호가 입력되고, 제1단자는 상기 제1PMOS 트랜지스터의 제2단자에 접속되며, 제2단자는 제2전류원에 연결되는 제3NMOS 트랜지스터; 게이트단자에는 상기 제1입력신호의 반전신호가 입력되고, 제1단자는 상기 제2공통노드에 연결되며, 제2단자는 상기 제2전류원에 연결되는 제4NMOS 트랜지스터; 일단은 소정의 전압레벨의 직류전원에 연결되고 타단은 상기 제1공통노드에 연결되는 제1저항; 및 일단은 상기 제1저항에 연결된 직류전원에 연결되고 타단은 상기 제2공통노드에 연결되는 제2저항;을 구비한다.
상기의 다른 기술적 과제를 달성하기 위한, 본 발명에 따른 고속 아날로그 논리곱 회로를 적용한 위상 검출기는, 제1클럭신호 및 제2클럭신호를 입력받아 논리곱연산을 수행하는 제1논리곱 회로; 입력신호 및 상기 입력신호의 반전신호를 입력받아 논리연산을 수행하는 전단 래치; 제3클럭신호 및 제4클럭신호를 입력받아 논리곱연산을 수행하는 제2논리곱 회로; 상기 제1논리곱 회로의 출력신호를 입력받아 일시저장하는 제1전류모드로직 버퍼; 상기 전단 래치의 출력신호를 입력받아 일시저장하는 제2전류모드로직 버퍼; 상기 제2논리곱 회로의 출력신호를 입력받아 일시저장하는 제3전류모드로직 버퍼; 상기 제1전류모드로직 버퍼 및 상기 제2전류모드로직 버퍼의 출력신호를 입력받아 논리곱연산을 수행하는 제3논리곱 회로; 상기 제3전류모드로직 버퍼의 출력신호를 입력받아 일시저장하는 제4전류모드로직 버퍼; 및 상기 제3논리곱 회로 및 상기 제4전류모드로직 회로의 출력신호를 입력받아 논리합연산을 수행하는 논리합 회로;를 구비하며, 상기 논리곱 회로는, 게이트단자에는 제1입력신호가 입력되고, 제1단자로 제1전류원의 출력전류가 입력되며, 제2단자는 제1공통노드에 연결되는 제1PMOS 트랜지스터; 게이트단자에는 상기 제1입력신호의 반전신호가 입력되고, 제1단자는 상기 제1PMOS 트랜지스터의 제1단자에 접속되는 제2PMOS 트랜지스터; 게이트단자에는 제2입력신호가 입력되고, 제1단자는 상기 제2PMOS 트랜지스터의 제2단자에 접속되며, 제2단자는 상기 제1공통노드에 연결되는 제3PMOS 트랜지스터; 게이트단자에는 상기 제2입력신호의 반전신호가 입력되고, 제1단자는 상기 제2PMOS 트랜지스터의 제2단자에 연결되며, 제2단자는 제2공통노드에 연결되는 제4PMOS 트랜지스터; 게이트단자에는 상기 제2입력신호가 입력되고, 제1단자는 상기 제1공통노드에 연결되는 제1NMOS 트랜지스터; 게이트단자에는 상기 제2입력신호의 반전신호가 입력되고, 제1단자는 상기 제2공통노드에 연결되며, 제2단자는 상기 제1NMOS 트랜지스터의 제2단자에 접속되는 제2NMOS 트랜지스터; 게이트단자에는 상기 제1입력신호가 입력되고, 제1단자는 상기 제1PMOS 트랜지스터의 제2단자에 접속되며, 제2단자는 제2전류원에 연결되는 제3NMOS 트랜지스터; 게이트단자에는 상기 제1입력신호의 반전신호가 입력되고, 제1단자는 상기 제2공통노드에 연결되며, 제2단자는 상기 제2전류원에 연결되는 제4NMOS 트랜지스터; 일단은 소정의 전압레벨의 직류전원에 연결되고 타단은 상기 제1공통노드에 연결되는 제1저항; 및 일단은 상기 제1저항에 연결된 직류전원에 연결되고 타단은 상기 제2공통노드에 연결되는 제2저항;을 구비한다.
이에 의해, 논리곱 회로의 출력신호의 주파수나 스윙폭의 동작범위가 제한받지 않으며, 논리곱 회로의 소비전력이 감소된다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 고속 아날로그 논리곱 회로 및 이를 적용한 위상 검출기의 바람직한 실시예에 대해 상세하게 설명한다.
도 3a 및 도 3b는 각각 유니폴러 구동기와 바이폴라 구동기의 상세한 구성을 도시한 도면이다.
도 3a에 도시된 차동 증폭기 구조를 갖는 유니폴러 구동기로부터 출력되는 출력신호의 스윙폭은 R×I이다. 이와 달리, 도 3b에 도시된 고속으로 동작하는 4-PAM(Pulse amplitude modulation) 송신기 내부의 출력 구동기를 구성하는 기본 회로인 바이폴라 형태의 출력 구동기의 출력신호는 VDD/2 전압을 기준으로 VDD/2-R×I와 VDD/2+R×I 사이를 스윙하므로 스윙폭은 2R×I가 된다. 실제 두 회로의 전력 소모는 VDD×I로 동일하기 때문에 동일한 전력을 소모할 경우 도 3b에 도시된 바이폴라 구동기로부터 출력되는 출력신호의 스윙폭이 도 3a에 도시된 유니폴러 구동기로부터 출력되는 출력신호의 스윙폭보다 크다. 이것은 동일한 스윙폭을 갖는 출력 신호를 만들 경우 유니폴러 구동기에 비해 바이폴라 구동기가 전력소모 면에서 유리함을 의미한다.
도 4는 본 발명에 따른 고속 아날로그 논리곱 회로의 상세한 구성을 도시한 도면이다. 본 발명에 따른 고속 아날로그 논리곱 회로는 바이폴라 구동기를 이용하여 구현되며, 대칭구조를 통해 출력신호가 출력되는 구조를 갖는다.
도 4를 참조하면, 본 발명에 따른 고속 아날로그 논리곱 회로(400)는 복수의 전류원(410, 415), 복수의 PMOS 트랜지스터(420, 425, 430, 435), 복수의 NMOS 트랜지스터(440, 445, 450, 455), 및 복수의 저항(460, 465)으로 구성된다.
제1PMOS 트랜지스터(420) 및 제2PMOS 트랜지스터(425)의 게이트단자에는 각각 제1입력신호 A 및 반전된 제1입력신호
Figure 112005018855400-pat00002
가 입력된다. 또한, 제1PMOS 트랜지스터(420) 및 제2PMOS 트랜지스터(425)의 제1단자들은 서로 접속되며, 이들 접속되는 단자에는 제1전류원(410)으로부터 출력되는 전류 I가 입력된다. 또한, 제1PMOS 트랜지스터(420)의 제2단자는 제3PMOS 트랜지스터(430)의 제2단자에 접속되며, 제2PMOS 트랜지스터(425)의 제2단자는 제3PMOS 트랜지스터(435) 및 제4PMOS 트랜지스터(435)의 제1단자들과 접속된다. 한편, 제3PMOS 트랜지스터(435) 및 제4PMOS 트랜지스터(435)의 게이트단자에는 각각 제2입력신호 B 및 반전된 제2입력신호
Figure 112005018855400-pat00003
가 입력된다.
또한, 제1저항(460) 및 제2저항(465)의 두 단자 중에서 서로 접속되는 제1단자들에는 소정레벨의 직류전원(예를 들면, 0.9V)이 연결되며, 제1저항(460)의 제2단자는 제1PMOS 트랜지스터(420)의 제2단자, 제3PMOS 트랜지스터(430)의 제2단자, 및 제1NMOS 트랜지스터(440)의 제1단자가 공통으로 접속되는 노드에 연결된다. 한편, 제2저항(465)의 제2단자는 제3PMOS 트랜지스터(435)의 제2단자, 제2NMOS 트랜지스터(445)의 제1단자, 및 제4NMOS 트랜지스터(455)의 제1단자가 공통으로 접속되는 노드에 연결된다.
제1NMOS 트랜지스터(440)의 제2단자, 제2NMOS 트랜지스터(445)의 제2단자, 및 제3NMOS 트랜지스터(450)의 제1단자는 서로 접속된다. 또한, 제3NMOS 트랜지스터(450)의 제2단자와 제4NMOS 트랜지스터(455)의 제2단자는 서로 접속되며, 이들 접속되는 단자에는 전류 I를 출력하는 제2전류원(415)이 연결된다. 제3NMOS 트랜지스터(450) 및 제4NMOS 트랜지스터(455)의 게이트단자에는 각각 제1입력신호 A 및 반전된 제1입력신호
Figure 112005018855400-pat00004
가 입력된다. 또한, 제1NMOS 트랜지스터(440) 및 제2NMOS 트랜지스터(445)의 게이트단자에는 각각 제2입력신호 B 및 반전된 제2입력신호
Figure 112005018855400-pat00005
가 입력된다.
노드 a와 노드 b의 출력은 초기에 두개의 저항(460, 465)에 의해 구동전원(도 4의 경우 0.9V의 직류전원)과 접지전원(gnd) 사이의 중간 레벨에 값이 고정되어 있게 된다. 입력신호 A와 B가 동시에 하이(high)일 경우 제1NMOS 트랜지스터(440), 제3NMOS 트랜지스터(450), 제2PMOS 트랜지스터(425), 및 제3PMOS 트랜지스터(435)가 켜진다. 따라서 노드 a는 로우(low) 상태로 떨어지게 되고, 노드 b는 하이(high) 상태로 올라가게 된다. 즉, 도 4에 도시된 본 발명에 따른 고속 아날로그 논리곱 회로에서는 노드 a와 노드 b의 상태가 각각 로우(low) 및 하이(high)가 되도록 만들어 주는 트랜지스터인 제1NMOS 트랜지스터(440), 제3NMOS 트랜지스터(450), 제2PMOS 트랜지스터(425), 및 제3PMOS 트랜지스터(435)가 대칭 구조를 이루고 있기 때문에 도 1에 도시된 종래의 논리곱 회로를 사용하는 경우에 발생하는 출력신호의 비대칭 문제가 발생하지 않게 된다. 한편, 입력신호 A가 로우(low)인 상태에서는 입력신호 B의 상태와 무관하게 제1PMOS 트랜지스터(420) 및 제4NMOS 트랜 지스터(455)가 켜지게 되어 노드 a와 노드 b의 출력이 정해지게 된다. 이 역시 대칭구조를 가지고 있기 때문에 도 1에 도시된 종래의 논리곱 회로를 사용하는 경우에 발생하는 출력신호의 비대칭 문제가 발생하지 않게 된다.
이와 같이 대칭구조로 구현된 고속 아날로그 논리곱 회로는 입력신호 A와 B에 따라 출력신호가 결정되며, 출력신호는 VDD/2 전압을 기준으로 R×I만큼 스윙한다. 이와 같이 대칭 구조를 적용함으로써 상술한 바와 같은 비대칭 구조의 논리곱 회로가 가지는 문제가 해결되며, 바이폴라 구동기의 형태를 사용함으로써 논리곱 회로는 보다 적은 전력을 소비한다.
한편, 본 발명에 따른 고속 아날로그 논리곱 회로는 고속으로 동작하는 위상고정루프(PLL), 클럭 복원회로, 데이터 복원회로 등과 같은 고속 데이터를 처리하는 수신기의 내부회로에 적용될 수 있다. 도 5에는 본 발명에 따른 고속 아날로그 논리곱 회로가 채용된 위상 검출기의 구성이 도시되어 있다. 도 5에 도시된 바와 같은 고속으로 동작하는 위상고정루프의 위상 검출기는 AND/OR와 같은 논리 연산을 수행하는 경우가 많다. 이 때, 위상 검출기 내부 회로의 AND/OR 블록에는 본 발명에 따른 고속 아날로그 논리곱 회로가 적용될 수 있으며, 논리합 회로는 논리곱 회로의 신호입력만 변경하면 된다.
도 5를 참조하면, 본 발명에 따른 고속 아날로그 논리곱 회로가 채용된 위상 검출기(500)는 복수의 논리곱 회로(510, 530, 570), 복수의 전류모드로직 버퍼(540, 550, 560, 580), 전단 래치(520), 및 논리합 회로(590)를 구비한다.
제1논리곱 회로(510)에는 제1클럭신호(Clk1) 및 제2클럭신호(Clk2)가 입력되며, 제1논리곱 회로(510)의 출력신호는 제1전류모드로직 버퍼(540)로 입력된다. 전단 래치(520)에는 입력신호(D)와 그 반전신호(
Figure 112005018855400-pat00006
)가 입력되며, 전단 래치(520)의 출력신호는 제2전류모드로직 버퍼(550)로 입력된다. 제2논리곱 회로(530)에는 제3클럭신호(Clk3) 및 제4클럭신호(Clk4)가 입력되며, 제2논리곱 회로(530)의 출력신호는 제3전류모드로직 버퍼(560)로 입력된다.
제3논리곱 회로(530)에는 제1전류모드로직 버퍼(540) 및 제2전류모드로직 버퍼(550)의 출력신호가 입력되며, 제3논리곱 회로(530)이 출력신호는 논리합 회로(590)에 제공된다. 제4전류모드로직 버퍼(580)에는 제3전류모드로직 버퍼(560)의 출력신호가 입력되며, 제4전류모드로직 버퍼(580)의 출력신호는 논리합 회로(590)에 제공된다.
제1논리곱회로(510)는 제1클럭신호(Clk1) 및 제2클럭신호(Clk2)를 입력으로 받아서 두개의 클럭신호가 하이(high)인 구간 동안만 하이(high) 값을 갖게 되는 클럭을 만들게 된다. 예를 들어, 제1논리곱회로(510)는 100ps의 위상차를 갖는 전체 400ps 주기의 두 클럭신호를 입력으로 받아서 두개의 클럭신호가 동시에 하이(high)인 100ps 구간동안만 두 클럭신호를 논리곱 함으로써 하이(high)가 100ps이고 로우(low) 300ps이며 전체주기 400ps인 새로운 클럭신호를 만들어 내게 된다.
전단 래치(520)는 입력신호(D)를 받아서 제1클럭신호(Clk1)의 상태가 하이(high)인 구간 동안 데이터를 받아서 유지하고, 이 출력이 제1논리곱회로(510)가 생성한 클 럭신호와 다시 논리곱을 수행한다. 이에 의해 특정한 논리곱 회로(570)를 거친 출력은 또 다른 논리곱 회로(510)를 거친 출력이 하이(high)인 구간에서 입력신호(D)의 값이 얼마의 기간동안 하이(high)인 상태로 있는지 나타낼 수 있다.
한편, 또 다른 논리곱 회로(530)는 다른 논리곱 회로(510)와 동일하게 동작하여 두개의 클럭신호가 동시에 하이(high)인 구간동안의 클럭신호를 생성한다. 특정한 논리곱 회로(570)를 거친 출력이 하이(high)인 구간이 너무 짧을 경우에 위상검출기의 뒤에 연결되어 동작하는 회로가 오동작을 할 수 있다. 따라서 또 다른 논리곱 회로(530)가 생성한 클럭신호의 역할은 이러한 회로의 오동작을 미리 막기 위해 일정한 만큼의 하이(high)구간을 논리합 회로(590)를 통하여 덧붙여 줌으로써 뒤에 연결되어 동작하는 회로의 오동작 가능성을 줄이게 된다. 또한, 각각의 전류모드로직 버퍼(540, 550, 560, 580)는 각 단의 동작속도의 차이로 인해서 발생하는 지연을 보정하여 각각의 신호지연을 동일하게 만들어 주는 역할을 한다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
본 발명에 따른 고속 아날로그 논리곱 회로에 의하면, 바이폴라 구동기의 형태를 사용함으로써 기논리곱 회로의 출력신호의 주파수나 스윙폭의 동작범위에 제 한을 받지 않으며, 논리곱 회로의 소비전력을 절감시킬 수 있다.

Claims (2)

  1. 게이트단자에는 제1입력신호가 입력되고, 제1단자로 제1전류원의 출력전류가 입력되며, 제2단자는 제1공통노드에 연결되는 제1PMOS 트랜지스터;
    게이트단자에는 상기 제1입력신호의 반전신호가 입력되고, 제1단자는 상기 제1PMOS 트랜지스터의 제1단자에 접속되는 제2PMOS 트랜지스터;
    게이트단자에는 제2입력신호가 입력되고, 제1단자는 상기 제2PMOS 트랜지스터의 제2단자에 접속되며, 제2단자는 상기 제1공통노드에 연결되는 제3PMOS 트랜지스터;
    게이트단자에는 상기 제2입력신호의 반전신호가 입력되고, 제1단자는 상기 제2PMOS 트랜지스터의 제2단자에 연결되며, 제2단자는 제2공통노드에 연결되는 제4PMOS 트랜지스터;
    게이트단자에는 상기 제2입력신호가 입력되고, 제1단자는 상기 제1공통노드에 연결되는 제1NMOS 트랜지스터;
    게이트단자에는 상기 제2입력신호의 반전신호가 입력되고, 제1단자는 상기 제2공통노드에 연결되며, 제2단자는 상기 제1NMOS 트랜지스터의 제2단자에 접속되는 제2NMOS 트랜지스터;
    게이트단자에는 상기 제1입력신호가 입력되고, 제1단자는 상기 제1PMOS 트랜지스터의 제2단자에 접속되며, 제2단자는 제2전류원에 연결되는 제3NMOS 트랜지스 터;
    게이트단자에는 상기 제1입력신호의 반전신호가 입력되고, 제1단자는 상기 제2공통노드에 연결되며, 제2단자는 상기 제2전류원에 연결되는 제4NMOS 트랜지스터;
    일단은 소정의 전압레벨의 직류전원에 연결되고 타단은 상기 제1공통노드에 연결되는 제1저항; 및
    일단은 상기 제1저항에 연결된 직류전원에 연결되고 타단은 상기 제2공통노드에 연결되는 제2저항;을 포함하는 것을 특징으로 하는 고속 아날로그 논리곱 회로.
  2. 제1클럭신호 및 제2클럭신호를 입력받아 논리곱연산을 수행하는 제1논리곱 회로;
    입력신호 및 상기 입력신호의 반전신호를 입력받아 논리연산을 수행하는 전단 래치;
    제3클럭신호 및 제4클럭신호를 입력받아 논리곱연산을 수행하는 제2논리곱 회로;
    상기 제1논리곱 회로의 출력신호를 입력받아 일시저장하는 제1전류모드로직 버퍼;
    상기 전단 래치의 출력신호를 입력받아 일시저장하는 제2전류모드로직 버퍼;
    상기 제2논리곱 회로의 출력신호를 입력받아 일시저장하는 제3전류모드로직 버퍼;
    상기 제1전류모드로직 버퍼 및 상기 제2전류모드로직 버퍼의 출력신호를 입력받아 논리곱연산을 수행하는 제3논리곱 회로;
    상기 제3전류모드로직 버퍼의 출력신호를 입력받아 일시저장하는 제4전류모드로직 버퍼; 및
    상기 제3논리곱 회로 및 상기 제4전류모드로직 회로의 출력신호를 입력받아 논리합연산을 수행하는 논리합 회로;를 포함하며,
    상기 논리곱 회로는,
    게이트단자에는 제1입력신호가 입력되고, 제1단자로 제1전류원의 출력전류가 입력되며, 제2단자는 제1공통노드에 연결되는 제1PMOS 트랜지스터;
    게이트단자에는 상기 제1입력신호의 반전신호가 입력되고, 제1단자는 상기 제1PMOS 트랜지스터의 제1단자에 접속되는 제2PMOS 트랜지스터;
    게이트단자에는 제2입력신호가 입력되고, 제1단자는 상기 제2PMOS 트랜지스터의 제2단자에 접속되며, 제2단자는 상기 제1공통노드에 연결되는 제3PMOS 트랜지스터;
    게이트단자에는 상기 제2입력신호의 반전신호가 입력되고, 제1단자는 상기 제2PMOS 트랜지스터의 제2단자에 연결되며, 제2단자는 제2공통노드에 연결되는 제4PMOS 트랜지스터;
    게이트단자에는 상기 제2입력신호가 입력되고, 제1단자는 상기 제1공통노드에 연결되는 제1NMOS 트랜지스터;
    게이트단자에는 상기 제2입력신호의 반전신호가 입력되고, 제1단자는 상기 제2공통노드에 연결되며, 제2단자는 상기 제1NMOS 트랜지스터의 제2단자에 접속되는 제2NMOS 트랜지스터;
    게이트단자에는 상기 제1입력신호가 입력되고, 제1단자는 상기 제1PMOS 트랜지스터의 제2단자에 접속되며, 제2단자는 제2전류원에 연결되는 제3NMOS 트랜지스터;
    게이트단자에는 상기 제1입력신호의 반전신호가 입력되고, 제1단자는 상기 제2공통노드에 연결되며, 제2단자는 상기 제2전류원에 연결되는 제4NMOS 트랜지스터;
    일단은 소정의 전압레벨의 직류전원에 연결되고 타단은 상기 제1공통노드에 연결되는 제1저항; 및
    일단은 상기 제1저항에 연결된 직류전원에 연결되고 타단은 상기 제2공통노드에 연결되는 제2저항;을 포함하는 것을 특징으로 하는 고속 아날로그 논리곱 회로를 적용한 위상 검출기.
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