JP2005318609A

JP2005318609A - 差動マスタ／スレーブｃｍｌラッチ

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Publication number: JP2005318609A
Application number: JP2005129077A
Authority: JP
Inventors: David Meltzer; メルトザーデビッド; Muralikumar A Padaparambil; エーパダパランビルムラリクマ; C Wu Tat; シーウータット
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-04-28
Filing date: 2005-04-27
Publication date: 2005-11-10
Also published as: US20050242859A1; US7034594B2

Abstract

【課題】可能な限り高い周波数でしかもノイズ発生が少ない動作を実行できる差動アーキテクチャを有する位相周波数検出器を提供すること。
【解決手段】完全差動位相周波数検出器は差動ANDゲート演算を実現するのに多機能差動論理ゲートを用い、完全差動Dフリップフロップを提供する。多機能差動論理ゲートは、２組の正信号と負信号のペアにグループ化することができる４個の入力を有する。入力を選択的に別の信号ペアに割り当てなおすことによって、差動論理ゲートが同時AND/NAND論理演算または同時OR/NOR演算のどちらか一方を提供するようにするようにすることができる。差動Dフリップフロップは、マスタ・スレーブ構成に従って実現され、正負形式の入力クロック信号、入力リセット入力、及び入力データ信号に応答すると共に、正負形式の出力信号を提供する。位相周波数検出器内の素子は全てCML回路構成で例示されている。
【選択図】図２

Description

本発明は一般的には、位相同期ループ（PLL）及び遅延同期ループ（DLL）の同期化に使用されるCMOS位相周波数検出器（PFD）回路で使用するのに適した差動マスタ・スレーブラッチに関する。より具体的には、差動マスタ／スレーブCMLラッチに関する発明である。

クロック生成、データ回復、リタイミングなど数多くの目的で現代の通信システムに高速位相同期ループ（PLL）が使用される。一般に、PLLの基準入力のための入力信号は正信号と負信号（complement signal）との交差時がクロック遷移を表わす差動信号（differential signal）である。しかし、クロック逓倍及び生成に使用される位相周波数検出器（PFD）回路は一般にシングルエンデッド回路である。差動基準信号がPFDに供給されると、差動位相から単一位相への変換が行なわれるか、差動信号の一つの位相だけがPFD回路に使用されるかどちらかである。

差動CMOS回路、それもとりわけ電流モードロジック回路（CML）は、一般的にシングルエンデッドCMOS回路よりも高速でしかも発生するノイズが少ないけれども、PFDはシングルエンデッド回路だから差動信号のメリットを利用できない。

図１において、公知のPFDアーキテクチャは２個の非同期リセット付きシングルエンデッドエッジトリッガ型Dフリップフロップ１及び３と１個のANDゲート５とから構成されている。ORゲートを用いた相補型だけれども類似したアーキテクチャも存在している。Dフリップフロップ１及び３はCMOS論理回路で従来の方法で構成されている。しかし、非相補型構成のNFET及びPFETを用いて他のシングルエンデッド論理ファミリで他のインプリメンテーションが知られている。

米国特許第6,433,595号明細書

本発明の目的は、最高の周波数でしかも少ないノイズ発生で処理を実行できる差動アーキテクチャを有するマスタ／スレーブラッチを提供することである。

本発明のさらなる目的は、CMLアーキテクチャを有する差動マスタ／スレーブラッチを提供することである。

上記の目的を位相周波数検出器（PFD）で達成し、PFDは完全差動で、しかもノイズ発生が少なく電圧ベースの回路に比べてコモンモードノイズ許容度が高い高速動作のための電流モードロジックで実現するのが好ましい。本発明のPFDは正負基準信号（a true and complement reference signal）（つまり、基準クロック）ならびに正負ローカルクロック信号（true and complement local clock signals）とで作動するのが好ましい。この目的を達成するために、本発明は完全差動ANDゲート及び２個の完全差動マスタ・スレーブ・ラッチ、つまりフリップフロップを提供する。

完全差動ANDゲートは２モードのうちの一つで選択的動作が可能な多機能差動論理ゲートを用いて構成されるのが好ましい。第１モードで、多機能差動論理ゲートは同時AND/NAND論理演算を実現する。第２モードで、多機能差動論理ゲートは同時OR/NOR論理演算を実現する。多機能差動論理ゲートには２対の論理入力にグループ化された４入力があり、各対は論理正及び論理負形式の信号を含んでいるのが好ましい。その４入力のどれを組み合わせて対にするか決めることで、多機能差動論理ゲートがAND/NAND演算またはOR/NOR演算を提供するようにすることができる。さらに、多機能差動論理ゲートのアーキテクチャはCML構成での実現に適しているのが好ましい。

本発明はさらに、完全差動マスタ・スレーブ・ラッチ回路、つまりフリップフロップ回路を提供するのが好ましい。各フリップフロップはCMLをサポートできるように正負形式の入力信号、正負のクロック信号、正負形式のリセット信号、及びバイアス信号を受け取り、正出力及び負出力を提供する。フリップフロップは第１段と第２段に分割され、両段は入力クロック信号の反対の位相で入力データをラッチ及びトラッキングする。どちらかの段が入力データをトラッキングしているとき、それに対応する内部ラッチがリセットされ、トラッキングされたデータがそれぞれの正負の出力ノードに送られる。どちらかの段がデータをラッチして保持しているとき、ラッチされたデータはその入力がディセーブルされている間にその正負の出力ノードに送られる。このようにして、第１段が入力データをトラッキングし、トラッキングされたデータを第２段の入力に転送しているとき、第２段のラッチされたデータがその出力ノードに送られている間に第１段からのトラッキングされたデータを無視するように第２段の入力はディセーブルされる。

発明をより深く理解すると共に他の目的及び功績については、添付の図面と共に以下の説明及び請求項を読めば明白になるし評価するだろう。

以下、本発明の実施形態を図面に基づいて説明する。

図２については、本発明に基づく完全差動位相周波数検出器PFD２０は完全差動ANDゲート２１と、２個の完全差動Dフリップフロップ２３及び２５を使用する。この実施例において、完全差動基準クロック（つまり、正信号Reference Clock_Inと負信号Local Clock_In_C）が完全差動ローカルクロック（つまり、正信号Local Clock_Inと負信号Local Clock_In_C）と比較される。Dフリップフロップ２３及び２５は完全差動UP / UP_C及びDOWN / DOWN_C出力も有しており、これらの出力は完全差動チャージポンプを駆動するように接続されている。そうしたチャージポンプはよく知られているし、例えば、IEEE JSSC 35:6 852頁に開示されており、参照することによりそっくりそのまま組み込まれているものとする。差動PFD２０は、以下にさらに詳細に説明するが、電流モードロジック（CML）で構成されるのが好ましいが、低電圧差動信号（LVDS）など他の差動ロジックテクノロジを使用しても構わない。

概して、差動ロジック素子はデータ論理信号ごとに２入力、つまりデータ論理信号の正論理版と負論理版とが必要である。したがって、差動ANDゲート２１は伝統的な２入力シングルエンデッドANDゲートの論理演算を実現するのに４個の論理信号入力（InTrue1、InComp1、InTrue2、InComp2）がなければならない。さらに、現時点で好ましい実施例はCMLを採用しているから、差動ANDゲート２１は、以下に説明するように、内部動作点を確立するためにバイアス信号BIASも受け取る。入力InTrue1及びInTrue2は、２入力シングルエンデッドANDゲートに類似した正の論理信号を受け取るが、入力InComp1及びInComp2はInTrue1及びInTrue2の論理補数をそれぞれ受け取る。すなわち、InComp1は、入力InComp1に丸C1で示すように、InTrue1の補数であり、丸C2は入力InComp2が入力InTrue2の論理補数であることを示している。

差動ANDゲート２１は２個の出力、つまり正の出力OutTと負の出力OutCも有しており、OutCはOutTの論理補数で丸C3で視覚的に示している。OutTは正の入力InTrue1及びInTrue2の論理AND演算を出力し、その結果として、OutCは負の入力InTrue1及びInTrue2の論理NAND演算を出力する。

差動Dフリップフロップ２３及び２５は類似した入力を有し、同じように作動する。両方とも正の論理入力Dと負の論理入力D_C、正のクロック入力CLOCKと負のクロック入力CLOCK_C、正のリセット入力RESETと負のリセット入力RESET_C、正の出力ノードOUTPUTと負の出力ノードOUTPUT_Cを有する。上述のごとく、この差動PFDは電流モード論理回路として構成されるのが好ましく、よってDフリップフロップ２３及び２５はさらに入力BIASを受け取り、BIASは以下により詳しく説明するそれぞれの内部電流ソースの動作点を制御する。また、Dフリップフロップ２３及び２５のD入力に論理ハイのCMLレベル（UP LEVEL）信号が印加され、Dフリップフロップ２３及び２５の負の入力D_Cには論理ローのCMLレベル（DOWN LEVEL）信号が印加される。

動作時、各差動Dフリップフロップがその正のクロック入力CLOCKの立ち上がりエッジでそのD及びD_Cの正負データ入力をラッチし、ラッチされた正負データを正の出力モードOUTPUT及び負の出力ノードOUTPUT_Cそれぞれに同時に転送する。等しく、Dフリップフロップ２３及び２５はそのD及びD_Cの正負データ入力をその負のクロック入力CLOCK_Cの立下りエッジでラッチし、ラッチされたデータをそれぞれに出力ノードOUTPUT及びOUTOPUT_Cに同時に転送する。Dフリップフロップ２３及び２５は、その入力RESETがローで負の入力RESET_Cがハイである限り、上述のごとく機能する。入力RESETがハイになり、その結果入力RESET_Cがローになる場合、全ての他の入力の状態に関係なく、Dフリップフロップはその真の出力OUTPUTを論理ローにリセットし、その負の出力OUTPUT_Cを論理ハイにする。

これは差動回路ではあるけれども、信号の立ち上がりエッジをその負の信号電圧より高い信号電圧の立ち上がりとして定義して構わないことを理解するべきである。言い換えれば、正負信号間の差は負から正になる。立下りエッジをその負の信号電圧より低い信号電圧の立下りとして定義して構わない。言い換えれば、正負信号間の差は正から負になる。この実施例はCMLロジックで構成されるから、正信号及び負信号の論理ハイと論理ローとの間の遷移は、第１パワーレールから第２パワーレールへの電圧の揺れに対応しない。むしろ、論理遷移は、例えば第１パワーレールといった第１電圧レベルと、そのバイアス電流とプルアップ抵抗器及び第１パワーレールとで決められる中間電圧レベルとの遷移に対応することがある。

差動ANDゲート２１は、図３に表示されているように、多機能差動論理ゲート２１’を用いて構成されるのが好ましい。差動論理ゲート２１’は４個の入力A〜Dと２個の出力O1及びO2を有する。入力A〜Dをどのように使用するかによって、差動論理ゲート２１’は差動ANDゲートとして或いはORゲートとして機能するようにすることができる。入力A〜Dを各々が２入力をもつ２個の差動信号グループに分けるのが好ましい。各差動信号グループは正の信号とその論理補数から構成される。各グループのどちらかの入力を正の信号に指定して構わないので、そのグループの他方の入力はその論理補数として定義される。確実に各グループの中の一つの信号が正の信号を受け取り、他方がその論理補数を受け取るようにすることによって、多機能差動論理ゲート２１’の内部構造を変えなくても差動論理ゲート２１’の論理機能を差動ANDゲートの機能から差動ORゲートの機能に変えることができる。

この例において、入力AとBは一つの信号グループをなし、入力CとDは第２信号グループをなす。入力Aを第１グループの正の入力に指定する一方、入力Cを第２グループの正の入力に指定すると、第１出力O1は論理関数A AND Cを生成する正の出力に指定され、第２出力O2は論理関数A NAND Cを生成する負の出力に指定される。しかし、入力Bが第１グループの正の入力に指定され、入力Dが第２グループの正の入力に指定されていれば、第２出力O2は論理関数B OR Dを生成する正の出力に指定され、第１出力O1は論理関数B NOR Dを生成する負の出力に指定される。

図４において、多機能差動論理ゲート２１’の論理レベルのインプリメンテーションはシングルエンデッドNANDゲート３１とシングルエンデッドNORゲート３３を含む。このインプリメンテーションは、上に説明したと同じように、入力AとBが第１信号グループを形成し、入力CとDが第２信号グループを形成する。したがって、入力AはNANDゲート３１の第１入力に接続される一方、入力BはNORゲート３３の第１入力に接続されている。同様に、入力CはNANDゲート３１の第２入力に接続され、入力BはNORゲート３３の第２入力に接続されている。NORゲート３３の出力は第１出力O1に接続され、NANDゲート３１の出力は第２出力O2に接続されている。

多機能差動論理ゲート２１’を差動ANDゲートとして構成しようとしていると仮定すると、入力AとCは正の入力に指定され、入力BとDは負の入力に指定される。基本的に、これは入力AとCはシングルエンデッドANDゲートの慣行的入力として使用され、入力BとDは入力AとCの論理補数をそれぞれ受け取らなければならないことを意味する。したがって、入力Aが論理ハイを受け取るとき入力Bは論理ローを受け取らなければならないのに対し、入力Aが論理ローを受け取るとき入力Bは論理ハイを受け取らなけばならない。また、入力Cが論理ハイを受け取るとき入力Dは論理ローを受け取らなければならないのに対し、入力Cが論理ローを受け取るとき入力Dは論理ハイを受け取らなければならない。例えば、入力AとCが共に論理ハイ信号を受け取るとき、つまり入力BとDが共に論理ロー信号を受け取るとき、NAND３１の出力はローでNORゲート３３の出力はハイになり、差動ANDゲートの出力O1とO2で予期した論理レベルを生じる。この演算の真理値表を以下表１にまとめた。ここで入力AとC及びその補数BとDは説明を容易にするために別々のグループになっている。

それに対して、多機能差動論理ゲート２１’を差動ORゲートとして構成しようとしていると仮定すると、入力BとDは正の入力に指定され、入力AとCは負の入力に指定される。したがって、入力BとDはシングルエンデッドORゲートの慣行的入力として使用され、入力AとCは入力BとDの論理補数をそれぞれ受け取る。それゆえに、入力Bが論理ハイを受け取るとき入力Aは論理ローを受けらなければならない一方、入力Bが論理ローを受け取るとき入力Aは論理ハイを受け取らなければならない。また、入力Dが論理ハイを受け取るとき入力Cは論理ローを受け取らなければならないのに対し、入力Dが論理ローを受け取るとき入力Cは論理ハイを受け取らなければならない。この演算の真理値表を以下表２にまとめた。ここで、入力BとD及びその補数AとCは説明を容易にするために別々のグループになっている。

図４の構造のトランジスタレベルの電流モードロジック（CML）インプリメンテーションを図５に示す。トランジスタ４１は信号BIASによって制御される電流ソースとして機能し、多機能差動論理ゲート２１’の動作点を確立する。すなわち、トランジスタ４１にDC信号BIASでバイアスをかけて飽和状態にして定電流ソースを形成する。トランジスタ４１を通る電流は、入力AとC及びそれらに対応する論理補数BとDの値しだいで、負荷抵抗器５１又は５３のどちらかでシャントされる。

当技術分野で知られているように、CML論理回路は一つのパワーレール４０から第２パワーレール５０に至るいろいろ異なる経路に沿って電流を導いて作動する。電流経路がとる方向によって信号の論理レベルが決まる。電流経路の方向が変化すると、一般に少なくとも１個のノードはCML論理ローレベルに電位が低下する一方、別のノードはCML論理ハイに上昇する。電圧ベースの回路と違って、CML論理レベルはその出力を第１から第２パワーレールにスイングさせない。むしろ、CML回路は一般にその出力を第１パワーレールから、バイアス電流と、プルアップ抵抗器と、第１パワーレールとによって決まる中間電圧にスイングさせる。それにもかかわらず、２個のノードの電位の変化の方向を識別することによって、電流経路の方向を判定し、それにより伝達されている論理レベルを決めることができる。（より伝統的なシングルエンデッド電圧ベースの回路において行なわれているように）予め定められた電圧レベルに対して単一ノード電位を上げ下げするのとは対照的に、電流経路の方向を判定することで論理レベルが決まるから、電流モードロジックは情報をより高速にしかもより少ないノイズ発生且つ電圧ベースの回路よりも高いコモンモードノイズ許容度で転送することができる。

抵抗器５１と直列接続トランジスタ４３及び４５とが、図４のNANDゲート３１といったNAND機能を実現する。入力AかCが論理ローになると、ノードn2から第２パワーレールへの電流経路がカットオフされ、抵抗器５１がノードn2を高くし、その直接の結果として出力O2を高パワーレール４０の方向にCML論理ハイレベルに上げる。O2の実電圧レベルは抵抗器５１を通る負荷電流の量によって決まる。同時に、入力AとCの論理補数を受け取る入力BかDのうちの少なくとも一方が論理ハイになり、ノードn1からトランジスタ対４７／４７’か４９／４９’かどちらかを通り、電流ソース４１を通って第２パワーレール５０、つまり接地に至る電流経路を確立する。その結果、ノードn1からの電流はノードn3及び電流ソース４１を通って接地５０の方向に導かれるので、ノードn1はCML論理ロー電圧レベルになる。この低電圧値は抵抗器５３の電圧分割器とプルダウン経路４７／４７’と４１または４９／４９’と４１内にあるアクティブトランジスタの抵抗とによって決まる。

逆に、入力AとCが共に論理ハイならば、つまり入力BとDが共に論理ローならば、トランジスタ４３及び４５はONになる一方、トランジスタ対４７／４７’と４９／４９’はOFFになる。したがって、ノードn3での電流経路はノードn1とは反対方向にノードn2寄りに導かれ、ノードn2及び出力O2で論理ローを確立する。その結果、ノードn1が抵抗器５３によってハイに引っ張られるので、ノードn1及び出力O1で論理ハイになる。

直列接続トランジスタ対４７／４７’と４９／４９’における両トランジスタは各々それぞれの制御入力B又はDに接続されているから、各対の両トランジスタは一致して機能する。トランジスタ４３及び４５について負荷バランスを維持しやすくして、確実にO1の低レベルが02の低レベルと同じくなるようにするために、入力B及びDごとの２個のトランジスタがあるのが好ましい。しかし、各トランジスタ対をインピーダンスがトランジスタ４３及び４５のインピーダンスと釣り合う単一の大型トランジスタで置き換えてもいい。

トランジスタ対４７／４７’と４９／４９’と共に抵抗器５３は図４のNORゲート３３と類似したNOR機能を実現する。入力BかDかどちらかが論理ハイならば、ノードn1からノードn3と電流ソース４１を経由して接地５１に至る電流経路が確立され、出力O1は論理ローになる。同時に、入力AかCか少なくとも一方が論理ロー（論理補数）を受け取っているので、ノードn2から接地５０への電流経路をカットオフする。したがって、抵抗器５１はノードn2を高くし、その結果として出力O2を論理ハイレベルにする。しかし、入力BとDが共に論理ローで入力AとCが共に論理ハイならば、トランジスタ対４７／４７’と４９／４９’はOFFになる一方、トランジスタ４３と４５はONになる。その結果、ノードn2から接地５０への電流経路が確立されるが、ノードn1から接地５０への電流経路はカットオフされる。その結果、抵抗器５３がノードn1を高電位４０寄りに高くし、その間ノードn2から接地５０への電流経路が確立される。予想できるとおり、これにより出力O1が論理ハイになり、出力O2が論理ローになる。

図６において、差動Dフリップフロップ２３のCML構成は第１段STG1と第２段STG2に分割される。説明を容易にするために、段STG1とSTG2を縦の破線６０で分けて表示している。差動Dフリップフロップ２５は実質的に差動Dフリップフロップ２３と類似しているので、差動Dフリップフロップ２３についての説明が差動Dフリップフロップ２５に同じく当てはまることを理解するべきである。

第１段STG1及び第２段STG2は、正のクロックのサイクルの反対の位相中にデータをラッチして保持する。第１段STG1は正のクロック信号CLOCKが低位相の間に入力データをトラッキングし、そのトラッキングした入力データを信号CLOCKの立ち上がりエッジでラッチして、そのラッチしたデータを信号CLOCKの論理ハイ位相の間保持するのが好ましい。また、第２段STG2は正のクロック信号CLOCKの立下りエッジで保持されているデータを段STG1からラッチし、そのラッチしたデータを信号CLOCKが低位相の間保持及び出力して、信号CLOCKが高位相の間に段STG1からのラッチデータをトラッキングし、その出力に転送するのが好ましい。これは純粋に好みの問題であって、本発明から逸脱しなければ、正のクロック信号のサイクルの高位相および低位相に対する第１段STG1及び第２段STG2の応答を逆にしても構わない。

図２に関して先に説明したように、Dフリップフロップ２３は正のクロック信号CLOCKの立ち上がりエッジで入力データをラッチし、同時に有効データを出力する。また、Dフリップフロップ２３は相補クロック信号（complementary clock signal）CLOCK_Cがハイになっている（したがって、正のクロック信号CLOCKはロー）間に入力ノードDとD_Cで入力データをトラッキングし、相補クロック信号CLOCK_Cがローになると入力DとD_Cをトライステートにする（正のクロック信号CLOCKがハイになり、よって入力ノードDとD_Cで前にトラッキングしたデータをラッチしたことを意味する）。

第１段STG1については、正の入力Dと負の入力D_Cがそれぞれの入力増幅器INPT1とINPT2に印加される。各入力増幅器INPT1及びINPT2は制御線６１に応答してオフになる、つまりトライステートになる。入力増幅器がイネーブルになっていると、つまり、オフになっていない又はトライステートになっていないとき、印加された入力信号の増幅表現を出力する。この場合、入力増幅器INPT1とINPT2は反転増幅器で、よってそれぞれの入力DとD_Cで印加されたデータ信号の反転表現を生成するのが好ましい。反転入力増幅器INPT1とINPT2はデジタルインバータ、もしくはNOTゲートで構わないことを理解するべきである。その場合、出力は入力信号の論理反転値をもつデジタル信号になる。

制御線６１は反転入力増幅器INPT1とINPT2の接地線であるのがさらに好ましい。このようにすると、入力増幅器INPT1とINPT2は制御線６１を電流ソースM7及び接地５０に対してそれぞれ接続または接続解除することでイネーブルまたはディセーブルすることができる。電流ソースM7は、Dフリップフロップの第１段STG1の動作点を確立するために信号BIASの制御下にあるトランジスタとして構成されるのが好ましい。接地線６１を入力増幅器INPT1とINPT2の制御入力として使用することで、入力増幅器INPT1とINPT2のイネーブル化またはディセーブル化を相補クロック信号CLOCK_Cによって簡単に制御することができ、第１スイッチSW1を用いて選択的に線６１を電流ソースM7及び接地５０に対して接続または接続解除する。スイッチSW1は伝送ゲートでも、或いは単一トランジスタ電流パス素子といったどんなタイプの電流スイッチング素子でも構わない。

プルアップ抵抗器、つまり負荷抵抗器R1とR2は入力増幅器INPT1とINPT2のそれぞれの出力６７及び６９に接続されている。入力インバータINPT1とINPT2は、イネーブルになっているとき、それぞれのプルアップ抵抗器R1及びR2のプルアップ傾向とは無関係にそれぞれの出力６７及び６９をハイまたはローに引っ張れるようなサイズになっていることを理解するべきである。すなわち、プルアップ抵抗器R1とR2の大きさ及び入力増幅器INPT1とINPT2の電流の流出強度は、プルアップ抵抗器R1及びR2が入力増幅器INPT1とINPT2のそれぞれの出力６７と６９をローに引き下げる能力に負担をかけすぎないように選ばれる。しかし、入力増幅器INPT1とINPT2がディセーブルになっていると、つまりトライステートになっていると、プルアップ抵抗器R1及びR2は、以下に説明するように、別の素子によってローに引っ張られない限り、出力ノード６７及び６９をハイに引き上げる効果がもっている。

入力増幅器INPT1とINPT2の出力は２個のクロス接続反転増幅器XINV1及びXINV2に接続されて、ラッチ回路をなす。具体的に、入力インバータINPT1からの出力６７はクロス接続反転増幅器XINV1の入力に接続されると共にクロス接続反転増幅器XINV2の出力に接続されている。同様に、入力インバータINPT2からの出力６９はXINV2の入力及びXINV1の出力に接続されている。反転増幅器XINV1及びXINV2は論理インバータで構わないことを理解するべきである。反転増幅器XINV1とXINV2は制御線７１を用いて選択的にイネーブルまたはディセーブルされる（つまり、トライステートになる）のが好ましい。入力増幅器INPT1とINPT2の場合のように、制御線７１は反転増幅器XINV1及びXINV2の接地経路で、XINV1及びXINV2のイネーブル化またはディセーブル化を接地線７１を電流ソースM7及び接地５０に対して接続または接続解除することによって達成するのが好ましい。この場合、接地線７１は２個のスイッチSW2とSW4を通って電流ソースM7及び接地５０に至らなければならない。したがって、スイッチSW2とSW4が共に閉じているときだけ、つまり起動されているときだけ、XINV1及びXINV2がイネーブルになり、データをラッチできる。

スイッチSW2は負信号RESET_Cによって制御され、Dフリップフロップ２３がリセットされていないときはハイである。したがって、負信号RESET_Cは通常、Dフリップフロップ２３のノーマル動作時ハイで、Dフリップフロップ２３がリセットされていないときSW2は閉じた状態である。

スイッチSW4は正のクロック信号CLOCKによって制御される。したがって、信号CLOCKがハイでDフリップフロップがリセットされていないとき制御線７１は接地５０に接続される（そしてラッチ反転増幅器XINV1及びXINV2がイネーブルになる）。したがって、通常の使用中、XINV1及びXINV2は、信号CLOCKがハイ状態に遷移すると入力に印加されたデータを線６７及び６９で能動的にラッチし、信号CLOCKがローのときはディセーブルになる。

信号CLOCKがローのとき、ラッチ増幅器XINV1及びXINV2はディセーブルになり、前にラッチされたデータを失う。この期間中、相補信号CLOCK_Cがハイになって入力増幅器INPT1及びINPT2をイネーブルにさせ、それぞれのノードD及びD_Cで入力データをトラッキングする。INPT1及びINPT2がイネーブルになっているから、線６７及び６９でデータを能動的に出力し、ディセーブルになっているインバータXINV1及びXINV2に印加する。線６７及び６９はSTG2の入力に接続されたSTG1の出力でもある。相補信号CLOCK_Cがローになり、入力インバータINPT1及びINPT2をディセーブルすると、正のクロックCLOCKがハイになり、XINV1及びXINV2をイネーブルして前にトラッキングしたデータをラッチさせる。XINV1及びXINV2がイネーブルになることによりその入力線６７及び６９でデータをラッチさせる。このデータは保持されて、第２段ＳＴＧ２の入力に破線６０を越えて転送される。

線６９で、XINV1およびXINV2の出力は、さらにスイッチSW3でSW4に選択的に接続されて、正のリセット信号RESETに応答するようになっている。正の信号RESETは一般にローで、XINV1およびXINV2にラッチされたデータを既知の値にリセットするためにだけハイにされる。信号CLOCKがローの間に正のリセット信号RESETがアサートされると、つまりハイになると、信号CLOCKがローになっているためにスイッチSW4が開くことによってインバータXINV1とXINV2はすでにディセーブルになっているからXINV1及びXINV2のデータコンテンツにたいした影響はない。この期間中、相補クロック信号CLOCK_Cはハイで入力増幅器INPT1およびINPT2は能動的に入力DおよびD_Cでデータをトラッキングする。しかし、以下に説明するが、第２段STG2が信号RESETに応えて出力OUTPUTおよびOUTPUT_CがCLOCK/CLOCK_Cの状態に関係なく確実に既知のリセットレベルに設定されるようにする。

信号CLOCKがハイになっている間に正の信号RESETがアサートされると、線６９からスイッチSW3とSW4及びトランジスタM7を通って接地に至る電流経路が確立される。さらに、信号RESETはハイだから、相補信号RESET_Cはローになる、つまり反転増幅器XINV1とXINV2はトライステートになり、その間信号CLOCK_Cがローレベルであることによって入力増幅器INPT1とINPT2もトライステート状態になっている。その結果、線６９は線６９からSW3とSW4及びトランジスタM7を通る電流経路によって素早く既知の論理ローレベルに引き下げられる一方、線６７はプルアップ抵抗器R1によって既知の論理ハイレベルに引き上げられる。信号RESETがデアサートされ（つまり、ローになり）、信号RESET_CがハイになってXINV1とXINV2のラッチ活動をイネーブルすると、線６９の既知の論理ロー及び線６７の既知の論理ハイがラッチされる（信号CLOCKはハイであると仮定して）。

入力ノードDおよびD_Cそれぞれに印加される正負信号は入力増幅器INPT1およびINPT2それぞれによって反転されているから、第１段STG1の出力は第２段STG2に破線６０を越えると交差する。これにより、第２段STG2の正の入力D'がラッチされた正のデータを受け取り、第２段STG2の負の入力D_C'が負のデータ信号を受け取ることが保証される。そうすることで、制御信号CLOCKおよびCLOCK_Cが印加される点を除いて、第２段STG2の構造は実質的に第１段STG1と類似して維持される。制御信号CLOCKとCLOCK_Cは逆で第２段が第１段とは反対の位相で動作することが保証される。段STG1の要素と類似している段STG2にある全ての要素をプライム符号（'）をつけて段STG1と類似した参照文字で識別しており、ついては上に説明している。

段STG1において、スイッチSW4に信号CLOCKを印加してXINV1とXINV2から構成される内部ラッチのイネーブル化またはディセーブル化を制御する一方、SW1'に負信号CLOCK_Cを印加して入力データトラッキング構成要素INPT1およびINPT2のイネーブル化またはディセーブル化を制御する。対照してSTG2では、スイッチSW1'に信号CLOCKを印加して入力データトラッキング構成要素INPT1'およびINPT2'のイネーブル化及びディセーブル化を制御する一方、負信号CLOCK_CをスイッチSW4に印加してXINV1'とXINV2'から構成される内部ラッチのイネーブル化またはディセーブル化を制御する。

このようにして、STG2内で制御信号CLOCK及びCLOCK_Cは、第１段STG1がその入力DおよびD_Cでデータをトラッキングしていてその内部ラッチ（XINV1 / XINV2）はディセーブルになっており、第２段stg2はそのトラッキング構成要素（INV1' / INV2'）がディセーブル状態で内部ラッチ（XINV1' / XINV2'）がイネーブル状態になるように構成される。したがって、STG1が新たな入力データをトラッキングしている間に段STG2はラッチデータを出力する。同様に、第１段STG1はその入力トラッキング構成要素がディセーブル状態でその内部ラッチがラッチデータをSTG2に転送できるようになっているとき、第２段STG2はその内部ラッチがディセーブル状態になっているけれどもその入力トラッキング構成要素は段STG1からラッチデータを受理（そして出力OUTPUT/OUTPUT_Cに転送）できるようになっている。このようにして、Dフリップフロップ２３は信号CLOCKの立ち上がりエッジで入力D及びD_Cでラッチし、そのラッチしたデータの値をSTG2の出力ノードOUTPUTおよびOUTOPUT_Cで保持する。

上記の説明において、スイッチSW1〜SW4およびスイッチSW1'〜SW4'を伝送ゲート或いは他のタイプの電流パス制御素子で構成して構わないことを理解するべきである。現時点で好適な図７の実施例において、図６のスイッチSW1、SW2、SW3、SW4、SW1'、SW2'、SW3'、SW4'はそれぞれNMOSトランジスタM3、M21、M19、M6、M8、M13、M15、M17で構成されている。表示されているように、制御線７１からトランジスタM7及び接地５０への電流経路は２個のNOMSトランジスタ、つまりM21およびM6か、M19およびM6かどちらかを通る。しかし、図６の構造において、制御線６１は１個のスイッチSW1だけを通ってトランジスタM7及び接地５０に到達する。STG1の電流方向付け操作のバランスをとるために、ゲートが高いほうのパワーレールに接続された追加のNMOSトランジスタM18が制御線６１とトランジスタM1との間に挿入されている。このようにして、制御線６１からトランジスタM7および接地５０に至る電流経路も２個のNMOSトランジスタ、つまりM18とM3を通るので、制御線７１からトランジスタM7および接地５０に至る電流経路のバランスをとる。同様にSTG2においては、常時オン構成（an always on configuration）でゲートが高いほうのパワーレールに接続された追加のNMOSトランジスタM10が制御線６１’とトランジスタM8の間に挿入されて制御線７１からトランジスタM9および接地５０に至る電流経路のバランスをとっている。

図８において、図７に示した構造のトランジスタレベルの構成は、以下にさらに詳しく説明するが、抵抗器R1、R2、R1'、R2'を増幅器INPT1、INPT2、XINV1、XINV2、INPT1'、INPT2'、XINV1'、XINV2'からなる構造体の中に統合されている。図７の要素に類似した全ての要素を類似した参照番号で識別し、上に説明した。

この実施例において、プルアップ抵抗器R1は入力増幅器INPT1と反転増幅器XINV2との構造体の中に統合されている。したがって、入力増幅器INPT1はR1に接続されたトランジスタM0から構成され、増幅器INPT1の入力ノードはM0の制御ゲート電極となり、その出力はM0のドレイン電極となる。同様に、反転増幅器XINV2はR1に接続されたトランジスタM5から構成され、反転増幅器XINV2の入力はM5の制御ゲート電極となり、その出力はM5のドレイン電極となる。

プルアップ抵抗器R2は入力増幅器INPT2と反転増幅器XINV1との構造体の中に統合されている。したがって、入力増幅器INPT2はR2に接続されたトランジスタM2から構成され、入力増幅器INPT2の入力ノードはM2の制御ゲート電極となり、その出力はM2のドレイン電極となる。同様に、反転増幅器XINV1はR2に接続されたトランジスタM1から構成され、反転増幅器XINV1の入力はM1の制御ゲート電極となり、その出力はM1のドレイン電極となる。

同じように、プルアップ抵抗器R1'は入力増幅器INPT1'と反転増幅器XIV2'との構造体の中に統合されている。入力増幅器INPT1'はR1'に接続されたトランジスタM4から構成され、入力増幅器INPT1'の入力ノードはM4の制御ゲート電極となり、その出力はM4のドレイン電極となる。同様に、反転増幅器XINV2'はR1'に接続されたトランジスタM12から構成され、反転増幅器XINV2'の入力はM12の制御ゲート電極となり、その出力はM12のドレイン電極となる。

最後に、プルアップ抵抗器R2'は入力増幅器INPT2'と反転増幅器XINV1'との構造体の中に統合されている。入力増幅器INPT2'はR2'に接続されたトランジスタM11から構成され、入力増幅器INPT2'の入力ノードはM11の制御ゲート電極となり、その出力はM11のドレイン電極となる。同様に、反転増幅器XINV1'はR2'に接続されたトランジスタM14から構成され、反転増幅器XINV1'の入力はM14の制御ゲート電極となり、その出力はM14のドレイン電極となる。

さらに、この構成において、STG1でバランスのとれた回路にするにはトランジスタM19とM6との間に常時オン構成のもう一つのトランジスタM20が必要であり、STG2でバランスのとれた回路にするにはトランジスタM15とM17との間に常時オン構成のもう一つのトランジスタM16が必要であることに注目するべきである。

上に説明したように、Dフリップフロップ２３は、STG1およびSTG2として実施した、差動マスタスレーブクロック式ラッチのマスタ・スレーブ・ペアから構成されている。外部BIAS電圧が、２個の定電流ソースを１ラッチにつき１個生成するべくトランジスタM7とM9に電圧を提供する。

第１ラッチを実現している第１段STG1は、プルアップ抵抗器R1及びR2と共に、トランジスタM0、M2、M19、M5、M1、M18、M20、M21、M3、M6、M7から構成され、次のようにマスタとして作動する。CLOCK_Cがアップレベルになっている間に、データ入力DとD_Cの値がM0とM2それぞれによってトラッキングされる。このトラッキングは、抵抗器R1、R2どちらかから、M0かM2かどちらかとM18及びM3を通ってM7の電流ソースとなる。抵抗器R1とR2を組み合わせて単一抵抗器Rにし、抵抗器R1'とR2'を組み合わせて抵抗器R、つまりもう一つの単一抵抗器にしても構わないことを理解するべきである。現時点で、トラッキングされた値は、M21がオンになっている限り、M6を通ってCLOCKの立ち上がりエッジでM1およびM5の中に設定される。リセットがなくRESET_Cがハイになっていれば、M21はオンになる。CLOCKがハイのときはいつでも、RESETがアサートされるとM5とM1内でクロス接続されたメモリがオフになってM19とM20がオンになり、その結果第１ラッチ内のデータがリセットされる。

第2ラッチを実現している第１段STG2は、プルアップ抵抗器R1'及びR2'と共に、トランジスタM4、M11、M15、M12、M14、M10、M16、M13、M8、M17、M9から構成され、次のようにスレーブとして作動する。（段STG1から）第１ラッチに保持されたデータを信号CLOCKが活動状態になっている間にM4及びM11がトラッキングし、出力OUTPUT及びOUTPUT_Cに転送される。その値は、RESETがハイでなくRESET_Cがハイになっている限り、クロックのCLOCK_C位相中M12とM14とによって保持される。なお、CLOCK_Cがハイのときはいつでも、RESETがハイになるとM13、M15、M16を介して出力を直ちにリセットする。CLOCKがハイでCLOCK_Cがローのときは、STG1の第１ラッチがリセットされ、そのリセット値がSTG2の出力ノードOUTPUTとOUTPUT_Cに直ちに転送される。したがって、リセット動作が発生するといつでも、信号CLOCKおよびCLOCK_Cの状態とは無関係に、OUTPUTおよびOUTPUT_Cの値がリセットされる、つまりOUTPUTはローになり、OUTPUT_Cはハイになる。

図９については、2.5 GHzの入力クロックレートで動作しているときの図２の回路のシミュレーション結果が、この回路は高速動作及び良好なリニア性を有することを実証している。２入力の相対位相差はpsecで表わされており、400 psecは完全周期または2πラジアンの位相シフトを表現する。出力特性は、UP出力とDOWN出力との間のパルス幅の差としてpsecで表わされている。

本発明を添付の図面を参考にして様々な好適な実施例に関して説明してきた。しかし、上記の説明に基づいて当業者ならば様々な変更並びに修正が明白であろう。そうした変更並びに修正は、添付の請求項の範囲内に入る限り、本発明の範囲内に含まれるものと考える。

典型的な位相周波数検出器のブロック図。本発明に基づく完全差動位相周波数検出器のブロック図。本発明に基づく多機能差動論理ゲートのブロック図。図３の多機能差動論理ゲートの論理図。図３の多機能差動論理ゲートのCMLインプリメンテーションの素子レベルの図。本発明に基づく差動Dフリップフロップの簡易ブロック図。図６のDフリップフロップのより詳細な図。図７の差動DフリップフロップのCMLインプリメンテーションの素子レベルのインプリメンテーション。図２の回路の動作のシミュレーション結果を示すグラフ。

符号の説明

２０・・・完全差動位相周波数検出器
２１・・・完全差動ANDゲート
２３・・・完全差動Dフリップフロップ
２５・・・完全差動Dフリップフロップ
３１・・・NANDゲート
３３・・・NORゲート
４１・・・トランジスタ
５１・・・負荷抵抗器
５３・・・負荷抵抗器
４０・・・第１パワーレール
５０・・・第２パワーレール
４３・・・直列接続トランジスタ
４５・・・直列接続トランジスタ
５０・・・接地
６１・・・制御線
Ｍ７・・・電流ソース
７１・・・制御線

Claims

差動入力ラッチであって、
前記差動入力ラッチに電力を提供するための第１パワーレール及び第２パワーレールをと、
第１入力信号を受け取るための第１入力段増幅器と、
前記第１入力信号の論理補数である第２入力信号を受け取るための第２入力段増幅器と、
前記第１入力段増幅器の出力に接続された第１反転増幅器と、
前記第２入力段増幅器の出力に接続された第２反転増幅器とを備え、前記第１及び第２反転増幅器は、クロス接続型帰還ループに選択的に構成され、それにより前記第１反転増幅器の出力が前記第２反転増幅器の入力に接続される一方、前記第２反転増幅器の出力が前記第１反転増幅器の入力に接続され、
前記帰還ループを選択的に切断するためのループ切断素子と、
前記第２反転増幅器の入力を前記第２パワーレールに選択的に接続するためのシャント素子とを備え、
前記ループ切断素子及び前記シャント素子は、前記ループ切断素子が前記帰還ループを切断しているとき、前記シャント素子が前記第２反転増幅器の入力を前記第２パワーレールに接続するように互いに協働して作動する差動入力ラッチ。
請求項１に記載の差動入力ラッチであって、
前記第１パワーレールは前記第２パワーレールよりも高い電圧電位を有し、
前記第１入力信号は正の入力信号で、
前記第２入力信号は負の入力信号で、
前記第１及び第２入力段増幅器は反転型増幅器で、
前記第１入力段増幅器の出力は前記第１反転増幅器の入力に直接接続され、
前記第２入力段増幅器の出力は前記第２反転増幅器の入力に直接接続されている、差動入力ラッチ。
請求項１に記載の差動入力ラッチであって、
前記シャント素子は第１リセット信号に応答する、差動入力ラッチ。
請求項３に記載の差動入力ラッチであって、
前記ループ切断素子は第２リセット信号に応答する、差動入力ラッチ。
請求項４に記載の差動入力ラッチであって、
前記第１リセット信号を受け取るための第１リセット入力をさらに有すると共に、前記第第２リセットを受け取るための第２リセット入力を有する、差動入力ラッチ。
請求項４に記載の差動入力ラッチであって、
前記第１及び第２リセット信号は互いの論理補数である、差動入力ラッチ。
請求項４に記載の差動入力ラッチであって、
前記第１及び第２反転増幅器は前記第１および第２パワーレールで電力供給され、
前記ループ切断素子は、前記帰還ループを切断していないときは、前記第１及び第２パワーレールのうちの少なくとも一方から電力を受け取るべく前記第１及び第２反転増幅器のうちの少なくとも一方を接続し、前記帰還ループを切断しているときは、前記第１及び第２パワーレールのうちの前記一方からの電力をカットオフするべく前記第１及び第２反転増幅器のうちの前記少なくとも一方を接続解除し、それにより前記第１及び第２反転増幅器のうちの前記少なくとも一方を有効にオフにすることで前記帰還ループを切断する、
差動入力ラッチ。
請求項７に記載の差動入力ラッチであって、
前記ループ切断素子は、前記第１及び第２パワーレールのうちの前記少なくとも一方に対して前記第１及び第２反転ラッチ増幅器を共同で接続又は接続解除して前記帰還ループをそれぞれ維持又は切断する、差動入力ラッチ。
請求項８に記載の差動入力ラッチであって、
前記第１及び第２リセット信号は互いの論理補数となるので、前記ループ切断素子が前記帰還ループを切断して前記第１及び第２反転増幅器がディセーブルになると前記シャント素子が前記第２反転増幅器の入力及び前記第１反転増幅器の出力を前記第２パワーレールに接続し、
前記第１入力段増幅器は出力を前記第１パワーレールに接続している抵抗素子を有し、前記ループ切断素子が前記帰還ループを切断しているとき前記第１及び第２入力段増幅器はディセーブルになるので、前記ループ切断素子が前記帰還ループを切断して前記第１及び第２反転増幅器がディセーブルになると前記抵抗素子が前記第１反転増幅器の入力と前記第２反転パワーレールの出力を前記第１パワーレールに接続する、差動入力ラッチ。
請求項１に記載の差動入力ラッチであって、
前記ループ切断素子及び前記シャント素子は第１クロックに従ってイネーブル／ディセーブルされる、差動入力ラッチ。
請求項１０に記載の差動入力ラッチであって、
前記帰還ループはさらに前記ループ切断素子がディセーブルになることにより切断される、差動入力ラッチ。
請求項１０に記載の差動入力ラッチであって、
前記第１及び第２入力段増幅器は第２クロックに従ってイネーブル／ディセーブルされる、差動入力ラッチ。
請求項１２に記載の差動入力ラッチであって、
前記第２クロックは前記第１クロックの補数である、差動入力ラッチ。
請求項１に記載の差動入力ラッチであって、
前記第１入力段増幅器には制御入力が前記第１入力信号を受け取るように接続された第１入力段トランジスタに接続された第１プルアップ抵抗器があり、当該第１プルアップ抵抗器と第１入力段トランジスタとの接合部は前記第１入力段増幅器の出力となり、
前記第２入力段増幅器には制御入力が前記第２入力信号を受け取るように接続された第２入力段トランジスタに接続された第２プルアップ抵抗器があり、当該第２プルアップ抵抗器と第２入力段トランジスタとの接合部は前記第２入力段増幅器の出力となり、
前記第１反転増幅器には前記第２プルアップ抵抗器を前記ループ切断素子に選択的に接続するために制御入力が前記第１プルアップ抵抗器に接続された第１パストランジスタがあり、
前記第２反転増幅器には前記第１プルアップ抵抗器を前記ループ切断素子に選択的に接続するために制御入力が前記第２プルアップ抵抗器に接続された第２パストランジスタがある、差動入力ラッチ。
請求項１４に記載の差動入力ラッチであって、
前記第１及び第２パストランジスタはバイポーラ接合トランジスタ及び電界効果トランジスタのうちの一つである、差動入力ラッチ。
請求項１４に記載の差動入力ラッチであって、
前記シャント素子は第１リセット信号に応答し、
前記ループ切断素子は、前記第１リセット信号の論理補数である第２リセット信号に応答し、
前記ループ切断素子及び前記シャント素子は第１クロックに従ってイネーブル及びディセーブルされ、前記帰還ループは前記ループ切断素子がディセーブルになると自動的に切断され、
前記第１及び第２入力段増幅器は第２クロックに従ってイネーブル及びディセーブルされ、当該第２クロックは前記第１クロックの論理補数であり、
それにより前記第１及び第２反転増幅器が前記第１クロックによってディセーブルされている間前記第１及び第２入力段増幅器はアクティブで、前記帰還ループの切断及び成立が前記ループ切断素子の制御下にある間前記第１及び第２入力段増幅器はディセーブルになる、差動入力ラッチ。
請求項１４に記載の差動入力ラッチであって、
前記第１及び第２パワーレールのうちの一方に接続された電流ソースと、
前記シャント素子及び前記ループ切断素子を前記電流ソースに選択的に接続するために、前記第１クロックに応答する第３パストランジスタと、
前記第１及び第２入力段増幅器を前記電流ソースに選択的に接続するために、第２クロックに応答する第４パストランジスタとをさらに有し、
前記シャント素子と、ループ切断素子、第１入力段増幅器、及び第２入力段増幅器は前記電流ソースから接続解除されることによりディセーブルになる、差動入力ラッチ。
請求項１に記載の差動入力ラッチであって、
前記第１入力段増幅器と第２入力段増幅器と第１反転増幅器と第２反転増幅器とループ切断素子とシャント素子とで第１ラッチステージが構成され、前記差動入力ラッチはさらに前記第１ラッチステージを構成する素子と全く同様の素子から構成された第２ラッチステージを有し、
前記第１ラッチステージの第１入力段増幅器の出力は前記第２ラッチステージの第２入力段増幅器の入力に接続され、
前記第１ラッチステージの第２入力段増幅器の出力は前記第２ラッチステージの第１入力段増幅器の入力に接続され、
第２ラッチステージの第２入力段増幅器の出力は前記差動入力ラッチの正の出力ノードで、
第２ラッチステージの第１入力段増幅器の出力は前記差動入力ラッチの負の出力ノードである、差動入力ラッチ。
請求項１８に記載の差動入力ラッチであって、
前記第１ラッチステージの第１反転増幅器と第２反転増幅器とループ切断素子とシャント素子とは第１クロックに従ってイネーブル及びディセーブルされ、
前記第１ラッチステージの第１入力段増幅器及び第２入力段増幅器は第２クロックに従ってイネーブル及びディセーブルされ、当該第２クロックは前記第１クロックの論理補数であり、
前記第２ラッチステージの第１反転増幅器と第２反転増幅器とループ切断素子とシャント素子とは前記第２クロックに従ってイネーブル及びディセーブルされ、
前記第２ラッチステージの第１入力段増幅器及び第２入力段増幅器は前記第１クロックに従ってイネーブル及びディセーブルされる、差動入力ラッチ。