JP2000049590A - 低電圧高速アプリケ―ション用電流モ―ド論理ゲ―ト - Google Patents
低電圧高速アプリケ―ション用電流モ―ド論理ゲ―トInfo
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Abstract
(57)【要約】
【課題】 ＯＲ／ＮＯＲ及びＡＮＤ／ＮＡＮＤ両論理関
数と共にその他のより複雑な関数から構成される新たな
低電圧、高速ゲート・ファミリを提供する。 【解決手段】 本回路は、擬似差動動作を有する帰還ト
ランジスタ（１９）のゲートを駆動するための相補信号
を使用する。この帰還のためこれはシングルエンド入力
（Ａ、Ｂ）のみを使用するが、低電圧動作、雑音の高耐
久性、及び寄生要素に対する不感性のような差動回路の
多数の利点を有する。
数と共にその他のより複雑な関数から構成される新たな
低電圧、高速ゲート・ファミリを提供する。 【解決手段】 本回路は、擬似差動動作を有する帰還ト
ランジスタ（１９）のゲートを駆動するための相補信号
を使用する。この帰還のためこれはシングルエンド入力
（Ａ、Ｂ）のみを使用するが、低電圧動作、雑音の高耐
久性、及び寄生要素に対する不感性のような差動回路の
多数の利点を有する。
Description
【０００１】
【発明の属する技術分野】本発明は電流モード論理（Ｃ
ＭＬ）回路に関係し、特にＯＲ／ＮＯＲ及びＡＮＤ／Ｎ
ＡＮＤ両論理関数と共にその他のより複雑な関数から構
成される新たな低電圧、高速ゲート・ファミリに関係す
る。これらの論理ゲートは、急速に成長している無線及
び携帯市場に向けた製品のようなＧＨｚ域での動作を必
要とする多くの高速応用例で必要とされている。
ＭＬ）回路に関係し、特にＯＲ／ＮＯＲ及びＡＮＤ／Ｎ
ＡＮＤ両論理関数と共にその他のより複雑な関数から構
成される新たな低電圧、高速ゲート・ファミリに関係す
る。これらの論理ゲートは、急速に成長している無線及
び携帯市場に向けた製品のようなＧＨｚ域での動作を必
要とする多くの高速応用例で必要とされている。
【０００２】
【従来の技術】電流モード論理（ＣＭＬ）又はエミッタ
結合論理（ＥＣＬ）回路はＧＨｚ周波数域で動作する高
速応用例で一般的に使用されている。これらの回路で
は、少数キャリアの存在により生じる蓄積時間を減少す
るため、トランジスタは通常高飽和で動作することを許
されていない。オン・トランジスタがオフになろうと開
始する前の時間である蓄積時間は、回路の速度を減少さ
せる傾向がある。ＣＭＬ回路では、トランジスタのエミ
ッタ・レグに定電流を保持して、入力信号の状態に応じ
てあるトランジスタのレグから他へ電流を切替える。
結合論理（ＥＣＬ）回路はＧＨｚ周波数域で動作する高
速応用例で一般的に使用されている。これらの回路で
は、少数キャリアの存在により生じる蓄積時間を減少す
るため、トランジスタは通常高飽和で動作することを許
されていない。オン・トランジスタがオフになろうと開
始する前の時間である蓄積時間は、回路の速度を減少さ
せる傾向がある。ＣＭＬ回路では、トランジスタのエミ
ッタ・レグに定電流を保持して、入力信号の状態に応じ
てあるトランジスタのレグから他へ電流を切替える。
【０００３】
【発明が解決しようとする課題】図１（従来技術）はＭ
ＯＳ ＣＭＬで実装した従来のＯＲ／ＮＯＲゲートの１
つの例を示す。この回路は、各々差動入力Ａ／反転Ａ及
びＢ／反転Ｂが印加されることを可能とする積重ねトラ
ンジスタ対３−４、５−６から構成される。回路のレグ
を介して電流源７が常に定電流Ｉを保持する。以下のよ
うに、３つの経路があり、その内の１つが常に付勢さ
れ、回路中に電流を流す：ａ）抵抗１とトランジスタ
３、５、ｂ）抵抗１とトランジスタ６、ｃ）抵抗２とト
ランジスタ４、５である。回路中で、Ａ／反転Ａの信号
はＢ／反転Ｂの信号に対してある直流電圧シフトで動作
しなければならない。非常に低いＶDD電圧に対しては、
トランジスタ中の適正なドレイン・ソース電圧Ｖｄｓを
保持するためにはこの電圧シフトには限定されたヘッド
ルームしかなく、これが通常相補入力の数を２つに限定
する。この電圧シフトを達成する１つの方法はソース・
フォロワの使用であるが、これは複雑度を増し、かつ回
路を遅くする。この回路はＯＲ（Ａ＋Ｂ）とその相補Ｎ
ＯＲ（反転（Ａ＋Ｂ））出力の両方を与える。回路の真
理値表を以下に示す。
ＯＳ ＣＭＬで実装した従来のＯＲ／ＮＯＲゲートの１
つの例を示す。この回路は、各々差動入力Ａ／反転Ａ及
びＢ／反転Ｂが印加されることを可能とする積重ねトラ
ンジスタ対３−４、５−６から構成される。回路のレグ
を介して電流源７が常に定電流Ｉを保持する。以下のよ
うに、３つの経路があり、その内の１つが常に付勢さ
れ、回路中に電流を流す：ａ）抵抗１とトランジスタ
３、５、ｂ）抵抗１とトランジスタ６、ｃ）抵抗２とト
ランジスタ４、５である。回路中で、Ａ／反転Ａの信号
はＢ／反転Ｂの信号に対してある直流電圧シフトで動作
しなければならない。非常に低いＶDD電圧に対しては、
トランジスタ中の適正なドレイン・ソース電圧Ｖｄｓを
保持するためにはこの電圧シフトには限定されたヘッド
ルームしかなく、これが通常相補入力の数を２つに限定
する。この電圧シフトを達成する１つの方法はソース・
フォロワの使用であるが、これは複雑度を増し、かつ回
路を遅くする。この回路はＯＲ（Ａ＋Ｂ）とその相補Ｎ
ＯＲ（反転（Ａ＋Ｂ））出力の両方を与える。回路の真
理値表を以下に示す。
【表１】 ここでは、論理０と論理１の間の差は小さく、４００か
ら８００ミリボルトのオーダーである。この回路のいく
つかの欠点は： １．積重ねトランジスタ対上でのＶdsに対する回路の限
定されたヘッドルームのため、１．２Ｖ以下の超低電圧
動作には適していない。 ２．２入力Ａ／反転ＡとＢ／反転Ｂに限定される。 ３．信号Ｂと反転Ｂは信号Ａと反転Ａと比較して直流シ
フトされなければならない。 このゲートは本質的に高速であるが、図示していない必
要なレベル・シフト回路のため、回路の全体動作を遅く
する。
ら８００ミリボルトのオーダーである。この回路のいく
つかの欠点は： １．積重ねトランジスタ対上でのＶdsに対する回路の限
定されたヘッドルームのため、１．２Ｖ以下の超低電圧
動作には適していない。 ２．２入力Ａ／反転ＡとＢ／反転Ｂに限定される。 ３．信号Ｂと反転Ｂは信号Ａと反転Ａと比較して直流シ
フトされなければならない。 このゲートは本質的に高速であるが、図示していない必
要なレベル・シフト回路のため、回路の全体動作を遅く
する。
【０００４】図２（従来技術）は図１の回路の問題を克
服するが、以下で説明するように、固有の問題点を有す
るその他の一般的に使用されるＣＭＬ回路を図示する。
シングル・エンデッド入力信号ＡとＢがトランジスタ１
０、１１のゲートに挿入される。抵抗８はトランジスタ
１０、１１のドレインをＶDDに接続して、これらの入力
のどちらか又は両方が高状態（論理レベル１）の時に電
流源１３へ流れる電流路を与える。この回路は２つの入
力には限定されないが、２つのみが図示され、全てのト
ランジスタを同一の電圧レベルで動作させることにより
上記の回路の直流レベルシフト問題を克服している。加
えて、入力トランジスタ１０、１１の両方がオフの時に
はトランジスタ１２と抵抗９を用いて電流Ｉが電流源１
３に流れ込む他の経路を与える。Ｖref入力はトランジ
スタ１２をＡ及びＢ入力信号の電圧振動の中点にトラン
ジスタ１２をバイアスする直流レベルである。Ａ及びＢ
入力の両方が低状態（論理レベル０）である場合、全て
の電流ＩはＶrefトランジスタ１２を流れる。次いで入
力Ａ及び／又はＢがオン（論理レベル１）となると、電
流はスイッチしてトランジスタ１０及び／又は１１を流
れる。前の回路のように、ＯＲ（Ａ＋Ｂ）とその相補Ｎ
ＯＲ（反転（Ａ＋Ｂ））出力の両方が発生される。この
回路は前の回路の問題点を克服しているが、これは以下
のようなそれ自身の欠点を有している： １．中点の基準電圧が必要である。 ２．この回路は、通常大きな入力振動を意味するシング
ルエンドの入力のみが可能である。これは電圧供給量を
増大し、回路速度を減少する。時折使用される代案は、
入力振動を一定にしてＭＯＳトランジスタの寸法を大き
くすることだが、これも回路速度に否定的な影響を与え
る。 ３．シングルエンド動作のため雑音耐性が低い。 ４．入力ＡとＢが動くのに、Ｖrefは一定に留まり、節
点はさらに移動するため、回路遅延は節点Ｎ１の寄生要
素により敏感である。
服するが、以下で説明するように、固有の問題点を有す
るその他の一般的に使用されるＣＭＬ回路を図示する。
シングル・エンデッド入力信号ＡとＢがトランジスタ１
０、１１のゲートに挿入される。抵抗８はトランジスタ
１０、１１のドレインをＶDDに接続して、これらの入力
のどちらか又は両方が高状態（論理レベル１）の時に電
流源１３へ流れる電流路を与える。この回路は２つの入
力には限定されないが、２つのみが図示され、全てのト
ランジスタを同一の電圧レベルで動作させることにより
上記の回路の直流レベルシフト問題を克服している。加
えて、入力トランジスタ１０、１１の両方がオフの時に
はトランジスタ１２と抵抗９を用いて電流Ｉが電流源１
３に流れ込む他の経路を与える。Ｖref入力はトランジ
スタ１２をＡ及びＢ入力信号の電圧振動の中点にトラン
ジスタ１２をバイアスする直流レベルである。Ａ及びＢ
入力の両方が低状態（論理レベル０）である場合、全て
の電流ＩはＶrefトランジスタ１２を流れる。次いで入
力Ａ及び／又はＢがオン（論理レベル１）となると、電
流はスイッチしてトランジスタ１０及び／又は１１を流
れる。前の回路のように、ＯＲ（Ａ＋Ｂ）とその相補Ｎ
ＯＲ（反転（Ａ＋Ｂ））出力の両方が発生される。この
回路は前の回路の問題点を克服しているが、これは以下
のようなそれ自身の欠点を有している： １．中点の基準電圧が必要である。 ２．この回路は、通常大きな入力振動を意味するシング
ルエンドの入力のみが可能である。これは電圧供給量を
増大し、回路速度を減少する。時折使用される代案は、
入力振動を一定にしてＭＯＳトランジスタの寸法を大き
くすることだが、これも回路速度に否定的な影響を与え
る。 ３．シングルエンド動作のため雑音耐性が低い。 ４．入力ＡとＢが動くのに、Ｖrefは一定に留まり、節
点はさらに移動するため、回路遅延は節点Ｎ１の寄生要
素により敏感である。
【０００５】
【課題を解決するための手段】無線及び携帯市場では、
その他の市場と共に超低電力／低電圧回路に対して急成
長する需要がある。ＧＨｚ域で動作する高速論理回路は
更なる需要がある。エミッタ結合論理（ＥＣＬ）回路は
プレスケーラや光学通信システムの位相ロック・ループ
（ＰＬＬ）のような無線応用に広範囲に使用されてきた
１つのファミリを表す。さらに、最近ＣＭＯＳ電流モー
ド論理がＧＨｚ領域で有力となってきている。
その他の市場と共に超低電力／低電圧回路に対して急成
長する需要がある。ＧＨｚ域で動作する高速論理回路は
更なる需要がある。エミッタ結合論理（ＥＣＬ）回路は
プレスケーラや光学通信システムの位相ロック・ループ
（ＰＬＬ）のような無線応用に広範囲に使用されてきた
１つのファミリを表す。さらに、最近ＣＭＯＳ電流モー
ド論理がＧＨｚ領域で有力となってきている。
【０００６】本発明はＯＲ／ＮＯＲ、ＡＮＤ／ＮＡＮＤ
ゲート、及びその他のより複雑な関数を含む電流モード
論理（ＣＦＭＬ）ゲートの新たなファミリを説明し、そ
の全ては従来のＣＭＬゲート回路でしばしば見出される
直流電圧ではなくＶrefトランジスタ１２（図２）のゲ
ートをドライブするための相補帰還を使用する。この帰
還の結果として、回路は擬似差動的に動作するが、シン
グルエンドの入力のみを使用している。この帰還のた
め、回路は帰還電流モード論理回路又はＦＣＭＬと呼ば
れる。この回路は図２の回路の利点を有し、かつその欠
点を克服する。この回路は、入力トランジスタとその相
補制御トランジスタとの間で定電流源により制御される
電流を切替え、別のトランジスタを並列に付加すること
により複数入力に構成可能である。
ゲート、及びその他のより複雑な関数を含む電流モード
論理（ＣＦＭＬ）ゲートの新たなファミリを説明し、そ
の全ては従来のＣＭＬゲート回路でしばしば見出される
直流電圧ではなくＶrefトランジスタ１２（図２）のゲ
ートをドライブするための相補帰還を使用する。この帰
還の結果として、回路は擬似差動的に動作するが、シン
グルエンドの入力のみを使用している。この帰還のた
め、回路は帰還電流モード論理回路又はＦＣＭＬと呼ば
れる。この回路は図２の回路の利点を有し、かつその欠
点を克服する。この回路は、入力トランジスタとその相
補制御トランジスタとの間で定電流源により制御される
電流を切替え、別のトランジスタを並列に付加すること
により複数入力に構成可能である。
【０００７】本特許で記述する新たなＣＭＬゲート・フ
ァミリはＣＭＯＳ、バイポーラ、ＢｉＣＭＯＳ、及び他
の現在の技術に適用可能であり、また将来の技術にも適
用可能である。上述したように、このファミリのゲート
はこの種の従来の回路に伴ういくつかの問題を除去し、
以下のようなそれ自身の利点を提供する： １．低電圧及び超低電圧動作に最適。 ２．擬似差動的に動作。 ３．速度は、標準のＣＭＯＳ実装の共通源における回路
に伴う寄生要素に敏感でない。 ４．図２の従来回路に必要な基準電圧を必要としない。 ５．良好な雑音余裕度を有する。
ァミリはＣＭＯＳ、バイポーラ、ＢｉＣＭＯＳ、及び他
の現在の技術に適用可能であり、また将来の技術にも適
用可能である。上述したように、このファミリのゲート
はこの種の従来の回路に伴ういくつかの問題を除去し、
以下のようなそれ自身の利点を提供する： １．低電圧及び超低電圧動作に最適。 ２．擬似差動的に動作。 ３．速度は、標準のＣＭＯＳ実装の共通源における回路
に伴う寄生要素に敏感でない。 ４．図２の従来回路に必要な基準電圧を必要としない。 ５．良好な雑音余裕度を有する。
【０００８】
【発明の実施の形態】図３は、従来技術で説明した問題
の大部分を克服する、本発明による電流モード論理ゲー
ト１４の概略を示す。入力側では、基本回路は抵抗１５
とトランジスタ１７、１８を含む。入力Ｃの点線化した
トランジスタ２１により指示する別の入力は、トランジ
スタ１７、１８と並列な別のトランジスタを追加するこ
とにより設けられる。抵抗１６とトランジスタ１９は、
両入力ＡとＢ（全入力）が禁止された時に電流が流れる
経路を与える。全てのトランジスタ１７−１９と２１の
ソースは互いに接続されて定電流源２０に接続される。
図では、電源電圧はＶDDとＶSSとして図示される。この
回路では、ＶDDは非常に小さく、例えば１．８ボルト又
はそれ以下で、一方入力電圧振動は標準的には４００か
ら８００ｍＶの範囲である。ＶSSは一般的に接地電位で
動作される。回路の電流路は明らかに、a）抵抗１５、
トランジスタ１７、電流源２０及び／又はｂ）抵抗１
５、トランジスタ１８、電流源２０、又はｃ）抵抗１
６、トランジスタ１９、電流源２０を介していることが
分かる。さらに、抵抗１６とトランジスタ１９は、両入
力信号、ＡとＢが低状態（０状態）である時に電流が流
れる経路を提供する。本発明の核心部は、トランジスタ
１９のゲートがトランジスタ１７と１８との共通ドレイ
ン接続に結合することにより制御される点である。この
帰還接続が従来のＣＭＬ回路の直流基準電圧に伴う問題
を克服する。この帰還のため、節点Ｎ２ではわずかな動
きのみがあることを意味する擬似差動モードで回路は動
作する、すなわち、帰還トランジスタ１９のソースが入
力トランジスタ１７と１８のそれと相補的に動くためＮ
２は相当安定である。また、改良された雑音余裕度を与
えるいくらかのヒステリシスが回路中に存在する。回路
の帰還特性のため、この回路をＦＣＭＬと呼ぶことが示
唆された。図示するように、この回路は相補出力Ｏと反
転Ｏとを与える。最初両入力ＡとＢとが低（０）で、出
力反転Ｏが高（１）となるようトランジスタ１７と１８
はオフであると仮定し、この回路の動作を以下に説明す
る。この初期状態では、回路の帰還によりトランジスタ
１９はオンとなり、その結果出力Ｏは低（０）である。
ここで、入力Ａ及び／又はＢの一方又は両方が高（１）
となると、トランジスタ１７及び／又は１８はオンとな
り始め、相補帰還のため、トランジスタ１９のゲート電
圧が減少するにつれて、トランジスタ１９はオフとなり
始め、出力Ｏは増大する。回路が定常状態に到達したこ
の過渡状態の終了時には、出力Ｏと反転Ｏとは夫々高
（１）と低（０）である。回路の相補特性が出力Ｏと反
転ＯとにＯＲとＮＯＲ関数の両方を与える。回路では、
出力ＯはＯＲ関数Ａ＋Ｂを、出力反転ＯはＮＯＲ関数
反転（Ａ＋Ｂ）を表す。４つの可能な入力条件に対する
回路の出力状態を示す真理値表を以下に示す。
の大部分を克服する、本発明による電流モード論理ゲー
ト１４の概略を示す。入力側では、基本回路は抵抗１５
とトランジスタ１７、１８を含む。入力Ｃの点線化した
トランジスタ２１により指示する別の入力は、トランジ
スタ１７、１８と並列な別のトランジスタを追加するこ
とにより設けられる。抵抗１６とトランジスタ１９は、
両入力ＡとＢ（全入力）が禁止された時に電流が流れる
経路を与える。全てのトランジスタ１７−１９と２１の
ソースは互いに接続されて定電流源２０に接続される。
図では、電源電圧はＶDDとＶSSとして図示される。この
回路では、ＶDDは非常に小さく、例えば１．８ボルト又
はそれ以下で、一方入力電圧振動は標準的には４００か
ら８００ｍＶの範囲である。ＶSSは一般的に接地電位で
動作される。回路の電流路は明らかに、a）抵抗１５、
トランジスタ１７、電流源２０及び／又はｂ）抵抗１
５、トランジスタ１８、電流源２０、又はｃ）抵抗１
６、トランジスタ１９、電流源２０を介していることが
分かる。さらに、抵抗１６とトランジスタ１９は、両入
力信号、ＡとＢが低状態（０状態）である時に電流が流
れる経路を提供する。本発明の核心部は、トランジスタ
１９のゲートがトランジスタ１７と１８との共通ドレイ
ン接続に結合することにより制御される点である。この
帰還接続が従来のＣＭＬ回路の直流基準電圧に伴う問題
を克服する。この帰還のため、節点Ｎ２ではわずかな動
きのみがあることを意味する擬似差動モードで回路は動
作する、すなわち、帰還トランジスタ１９のソースが入
力トランジスタ１７と１８のそれと相補的に動くためＮ
２は相当安定である。また、改良された雑音余裕度を与
えるいくらかのヒステリシスが回路中に存在する。回路
の帰還特性のため、この回路をＦＣＭＬと呼ぶことが示
唆された。図示するように、この回路は相補出力Ｏと反
転Ｏとを与える。最初両入力ＡとＢとが低（０）で、出
力反転Ｏが高（１）となるようトランジスタ１７と１８
はオフであると仮定し、この回路の動作を以下に説明す
る。この初期状態では、回路の帰還によりトランジスタ
１９はオンとなり、その結果出力Ｏは低（０）である。
ここで、入力Ａ及び／又はＢの一方又は両方が高（１）
となると、トランジスタ１７及び／又は１８はオンとな
り始め、相補帰還のため、トランジスタ１９のゲート電
圧が減少するにつれて、トランジスタ１９はオフとなり
始め、出力Ｏは増大する。回路が定常状態に到達したこ
の過渡状態の終了時には、出力Ｏと反転Ｏとは夫々高
（１）と低（０）である。回路の相補特性が出力Ｏと反
転ＯとにＯＲとＮＯＲ関数の両方を与える。回路では、
出力ＯはＯＲ関数Ａ＋Ｂを、出力反転ＯはＮＯＲ関数
反転（Ａ＋Ｂ）を表す。４つの可能な入力条件に対する
回路の出力状態を示す真理値表を以下に示す。
【表２】 一見したところ、帰還回路のため図１の従来の回路より
この回路は遅く見える。しかしながら、直流レベル・シ
フトを入力Ａ／反転ＡとＢ／反転Ｂとに与えるためソー
ス・フォロワを図１の回路に追加すると、２つの回路の
速度は同等になり、本発明のＦＣＭＬの電力消費が有利
である。
この回路は遅く見える。しかしながら、直流レベル・シ
フトを入力Ａ／反転ＡとＢ／反転Ｂとに与えるためソー
ス・フォロワを図１の回路に追加すると、２つの回路の
速度は同等になり、本発明のＦＣＭＬの電力消費が有利
である。
【０００９】ＦＣＭＬゲートは任意の技術を使用して実
装可能である。図４はバイポーラ技術により実装された
同じＯＲ／ＮＯＲ ＦＣＭＬ回路１４を図示する。図示
するように、ここではトランジスタ２４−２６がバイポ
ーラ・トランジスタであることを除き、抵抗２２−２
３、トランジスタ２４−２６、電流源２７は上述したＭ
ＯＳ版のものと対応している。
装可能である。図４はバイポーラ技術により実装された
同じＯＲ／ＮＯＲ ＦＣＭＬ回路１４を図示する。図示
するように、ここではトランジスタ２４−２６がバイポ
ーラ・トランジスタであることを除き、抵抗２２−２
３、トランジスタ２４−２６、電流源２７は上述したＭ
ＯＳ版のものと対応している。
【００１０】図５は、入力がここでは反転Ａと反転Ｂと
になっている、図３に示すものと同じ回路１４であるＡ
ＮＤ／ＮＡＮＤ回路に対する本発明の他の実施例を示
す。それ故、ＡＮＤ／ＮＡＮＤ関数を発生するのに必要
な全てのことは、図５に示すように回路の入力に相補の
反転Ａと反転Ｂとを与えることである。前述のＯＲ／Ｎ
ＯＲ回路と同様に、別の入力を含めることも可能であ
る。Ｏと反転Ｏ出力の論理関数は、各々反転Ａ＋反転Ｂ
と反転（反転Ａ＋反転Ｂ）となる。ド・モルガンの法則
から、出力Ｏと反転Ｏは各々ＮＡＮＤとＡＮＤ関数であ
る反転（Ａ・Ｂ）とＡ・Ｂであることが分かる。この回
路の真理値表を以下に示す。
になっている、図３に示すものと同じ回路１４であるＡ
ＮＤ／ＮＡＮＤ回路に対する本発明の他の実施例を示
す。それ故、ＡＮＤ／ＮＡＮＤ関数を発生するのに必要
な全てのことは、図５に示すように回路の入力に相補の
反転Ａと反転Ｂとを与えることである。前述のＯＲ／Ｎ
ＯＲ回路と同様に、別の入力を含めることも可能であ
る。Ｏと反転Ｏ出力の論理関数は、各々反転Ａ＋反転Ｂ
と反転（反転Ａ＋反転Ｂ）となる。ド・モルガンの法則
から、出力Ｏと反転Ｏは各々ＮＡＮＤとＡＮＤ関数であ
る反転（Ａ・Ｂ）とＡ・Ｂであることが分かる。この回
路の真理値表を以下に示す。
【表３】 同様に、その他のより複雑な論理関数もこの回路に応用
可能である。例えば、この回路を３入力、例えば、Ａ、
反転Ｂ、及び反転Ｃに設定したとすると、出力Ｏと反転
Ｏのブール表現は、各々、Ａ＋反転Ｂ＋反転Ｃ＝反転
（反転Ａ・Ｂ・Ｃ）と反転（Ａ＋反転Ｂ＋反転Ｃ）＝反
転Ａ・Ｂ・Ｃとなる。この条件の真理値表は以下の通り
である。
可能である。例えば、この回路を３入力、例えば、Ａ、
反転Ｂ、及び反転Ｃに設定したとすると、出力Ｏと反転
Ｏのブール表現は、各々、Ａ＋反転Ｂ＋反転Ｃ＝反転
（反転Ａ・Ｂ・Ｃ）と反転（Ａ＋反転Ｂ＋反転Ｃ）＝反
転Ａ・Ｂ・Ｃとなる。この条件の真理値表は以下の通り
である。
【表４】
【００１１】図６はＯＲ／ＮＯＲ ＦＣＭＬゲートの直
流特性のシミュレーション結果を図示する。この例で
は、ＶDDは１．８ボルトで、ＶSSは接地、電流源はこれ
を流れる０．１ｍＡを有する。このシミュレーションで
は１入力、直流レベルのみを使用した。データに示すよ
うに、出力Ｏと反転Ｏとは１．４から１．８ボルトの約
０．４ボルトの振動幅を有する。出力転移クロスオーバ
ー点は所要入力電圧振動の中点、１．６ボルトで発生す
る。
流特性のシミュレーション結果を図示する。この例で
は、ＶDDは１．８ボルトで、ＶSSは接地、電流源はこれ
を流れる０．１ｍＡを有する。このシミュレーションで
は１入力、直流レベルのみを使用した。データに示すよ
うに、出力Ｏと反転Ｏとは１．４から１．８ボルトの約
０．４ボルトの振動幅を有する。出力転移クロスオーバ
ー点は所要入力電圧振動の中点、１．６ボルトで発生す
る。
【００１２】図７は図６で説明した同じ回路の過渡応答
のシミュレーション結果を示す。この場合、入力Ａは低
（０）で入力Ｂは振幅が１．４から１．８ボルトへ変化
するパルス発生器を使用する。２つの出力Ｏと反転Ｏと
の立上がり及び立下り時間が図示されている。横座標は
ナノ秒での時間を表す。
のシミュレーション結果を示す。この場合、入力Ａは低
（０）で入力Ｂは振幅が１．４から１．８ボルトへ変化
するパルス発生器を使用する。２つの出力Ｏと反転Ｏと
の立上がり及び立下り時間が図示されている。横座標は
ナノ秒での時間を表す。
【００１３】このゲートのファミリは非常に広範囲の使
用法があるものと期待される。１例はセルラ電話の位相
ロックループ（ＰＬＬ）回路で、この場合ＧＨｚ域で動
作する複数入力ゲートがその他の従来の回路関数に併合
される。図８から図１２はこの応用例を示し、ゲートは
ＰＬＬプレスケーラ回路のＤ型フリップフロップとＯＲ
ゲート関数の両方として使用される。
用法があるものと期待される。１例はセルラ電話の位相
ロックループ（ＰＬＬ）回路で、この場合ＧＨｚ域で動
作する複数入力ゲートがその他の従来の回路関数に併合
される。図８から図１２はこの応用例を示し、ゲートは
ＰＬＬプレスケーラ回路のＤ型フリップフロップとＯＲ
ゲート関数の両方として使用される。
【００１４】図８はセルラ電話のプレスケーラ機能に使
用されるＤ型フリップフロップ２８の概略図である。こ
のフリップフロップへの入力は、フリップフロップ回路
のその他の機能と併合された３入力ＦＣＭＬゲート１４
から構成される。他の２入力例の同様の回路２９と共に
これと同一の３入力フリップフロップ回路２８が以下の
図１０に示すようにセルラ電話のプレスケーラ３１機能
に使用される。
用されるＤ型フリップフロップ２８の概略図である。こ
のフリップフロップへの入力は、フリップフロップ回路
のその他の機能と併合された３入力ＦＣＭＬゲート１４
から構成される。他の２入力例の同様の回路２９と共に
これと同一の３入力フリップフロップ回路２８が以下の
図１０に示すようにセルラ電話のプレスケーラ３１機能
に使用される。
【００１５】図９は、これも図１０のプレスケーラ回路
３１のモード選択機能３０として使用される３入力ＦＣ
ＭＬ ＯＲゲート１４の概略図である。
３１のモード選択機能３０として使用される３入力ＦＣ
ＭＬ ＯＲゲート１４の概略図である。
【００１６】図１０はセルラ電話のプレスケーラ３１の
ブロック線図である。図示するように、この回路は、３
つのＦＣＭＬゲート；（ｉ）３入力Ｄ型フリップフロッ
プ２８、（ii）他の２入力Ｄ型フリップフロップ２９、
及び（iii）プレスケーラ回路のその他の従来回路を有
する３入力ＦＣＭＬ ＯＲゲート３０を併合したもので
ある。
ブロック線図である。図示するように、この回路は、３
つのＦＣＭＬゲート；（ｉ）３入力Ｄ型フリップフロッ
プ２８、（ii）他の２入力Ｄ型フリップフロップ２９、
及び（iii）プレスケーラ回路のその他の従来回路を有
する３入力ＦＣＭＬ ＯＲゲート３０を併合したもので
ある。
【００１７】図１１はセルラ電話に使用する標準の位相
ロックループ（ＰＬＬ）回路３２の概略図である。これ
は、ＦＣＭＬゲートによりプレスケーラ３１をループ中
でどのように使用するかを示す。
ロックループ（ＰＬＬ）回路３２の概略図である。これ
は、ＦＣＭＬゲートによりプレスケーラ３１をループ中
でどのように使用するかを示す。
【００１８】図１２は、受信器及び送信器ＲＦ／ＩＦ部
分、ベースバンド制御器機能、電源、及びユーザ入出力
機能を示すセルラ電話の標準的なブロック線図である。
本発明に特別の関心があるものは位相ロックループ（Ｐ
ＬＬ）３２回路である。標準的なセルラ電話では、２又
は３個の位相ロックループが関係している。上述したよ
うに、これらの位相ロックループの各々は、本発明の高
速、低電圧ＦＣＭＬゲートの使用により強化可能な少な
くとも３個の高速ゲート回路を有している。単一のアナ
ログ／ディジタル・ベースバンドを図示したが、セルラ
電話は別々のアナログ及びディジタル・ベースバンドを
使用することも可能である。
分、ベースバンド制御器機能、電源、及びユーザ入出力
機能を示すセルラ電話の標準的なブロック線図である。
本発明に特別の関心があるものは位相ロックループ（Ｐ
ＬＬ）３２回路である。標準的なセルラ電話では、２又
は３個の位相ロックループが関係している。上述したよ
うに、これらの位相ロックループの各々は、本発明の高
速、低電圧ＦＣＭＬゲートの使用により強化可能な少な
くとも３個の高速ゲート回路を有している。単一のアナ
ログ／ディジタル・ベースバンドを図示したが、セルラ
電話は別々のアナログ及びディジタル・ベースバンドを
使用することも可能である。
【００１９】これはＦＣＭＬゲート・ファミリの重要な
応用を表しているが、高速、超低電圧論理ゲートを必要
とするその他の使用もこのゲート回路のファミリから利
点を得ることが出来る。
応用を表しているが、高速、超低電圧論理ゲートを必要
とするその他の使用もこのゲート回路のファミリから利
点を得ることが出来る。
【００２０】望ましい実施例に関連して本発明を記述し
てきたが、明らかに当業者には本発明は多くの方法で変
更でき、開示上述した特定のもの以外の多数の実施例を
想定できる。従って、添付の特許請求の範囲により本発
明の真の要旨と範囲内に該当する発明の全ての変更をカ
バーする意図のものである。
てきたが、明らかに当業者には本発明は多くの方法で変
更でき、開示上述した特定のもの以外の多数の実施例を
想定できる。従って、添付の特許請求の範囲により本発
明の真の要旨と範囲内に該当する発明の全ての変更をカ
バーする意図のものである。
【００２１】以上の説明に関して更に以下の項を開示す
る。 （１）第１トランジスタ、第２トランジスタ、第３トラ
ンジスタであって、各トランジスタが第１電極、第２電
極、及び第３電極を有する前記トランジスタと、第１出
力と前記第３トランジスタの前記第１電極とに第１基準
電圧を結合する第１抵抗と、第２出力と前記第１、第２
トランジスタの前記第１電極と前記第３トランジスタの
前記第２電極とに前記基準電圧を結合する第２抵抗と、
前記第１トランジスタの前記第２電極に結合した第１入
力と、前記第２トランジスタの前記第２電極に結合した
第２入力と、前記第１、第２及び第３トランジスタの前
記第３電極に結合した第２基準電圧と、を含む装置。 （２）第１項記載の装置において、前記第１、第２及び
第３トランジスタがＭＯＳトランジスタである装置。 （３）第２項記載の装置において、前記第１、第２及び
第３トランジスタの前記第１電極は前記トランジスタの
ドレイン・リード線であり、前記第１、第２及び第３ト
ランジスタの前記第２電極は前記トランジスタのゲート
・リード線であり、前記第１、第２及び第３トランジス
タの前記第３電極は前記トランジスタのソース・リード
線である装置。 （４）第１項記載の装置において、第１、第２及び第３
トランジスタがバイポーラ・トランジスタである装置。 （５）第４項記載の装置において、前記第１、第２及び
第３トランジスタの前記第１電極は前記トランジスタの
コレクタ・リード線であり、前記第１、第２及び第３ト
ランジスタの前記第２電極は前記トランジスタのベース
・リード線であり、前記第１、第２及び第３トランジス
タの前記第３電極は前記トランジスタのエミッタ・リー
ド線である装置。 （６）第１−５項の内の任意の項記載の装置において、
前記基準電圧がＶDDである装置。 （７）第１−５項の内の任意の項記載の装置において、
前記第２基準電圧がＶ SSである装置。
る。 （１）第１トランジスタ、第２トランジスタ、第３トラ
ンジスタであって、各トランジスタが第１電極、第２電
極、及び第３電極を有する前記トランジスタと、第１出
力と前記第３トランジスタの前記第１電極とに第１基準
電圧を結合する第１抵抗と、第２出力と前記第１、第２
トランジスタの前記第１電極と前記第３トランジスタの
前記第２電極とに前記基準電圧を結合する第２抵抗と、
前記第１トランジスタの前記第２電極に結合した第１入
力と、前記第２トランジスタの前記第２電極に結合した
第２入力と、前記第１、第２及び第３トランジスタの前
記第３電極に結合した第２基準電圧と、を含む装置。 （２）第１項記載の装置において、前記第１、第２及び
第３トランジスタがＭＯＳトランジスタである装置。 （３）第２項記載の装置において、前記第１、第２及び
第３トランジスタの前記第１電極は前記トランジスタの
ドレイン・リード線であり、前記第１、第２及び第３ト
ランジスタの前記第２電極は前記トランジスタのゲート
・リード線であり、前記第１、第２及び第３トランジス
タの前記第３電極は前記トランジスタのソース・リード
線である装置。 （４）第１項記載の装置において、第１、第２及び第３
トランジスタがバイポーラ・トランジスタである装置。 （５）第４項記載の装置において、前記第１、第２及び
第３トランジスタの前記第１電極は前記トランジスタの
コレクタ・リード線であり、前記第１、第２及び第３ト
ランジスタの前記第２電極は前記トランジスタのベース
・リード線であり、前記第１、第２及び第３トランジス
タの前記第３電極は前記トランジスタのエミッタ・リー
ド線である装置。 （６）第１−５項の内の任意の項記載の装置において、
前記基準電圧がＶDDである装置。 （７）第１−５項の内の任意の項記載の装置において、
前記第２基準電圧がＶ SSである装置。
【００２２】（８）第６項記載の装置において、ＶDDが
1.8ボルト又はそれ以下である装置。第７項の記載の装
置において、ＶSSが接地又は負電位である装置。 （９）第１−５、８項の内の任意の項記載の装置におい
て、前記第１入力に結合される信号の電圧振幅が４００
から８００ミリボルトである装置。 （１０）第１−５、８、９項の内の任意の項記載の装置
において、前記第２入力に結合される信号の電圧振幅が
４００から８００ミリボルトである装置。 （１１）第１−５、８、９項の内の任意の項記載の装置
において、前記第１及び第２入力はシングルエンド入力
である装置。 （１２）第１−５、８、９項の内の任意の項記載の装置
において、前記装置は論理ゲートである装置。 （１３）第１−５、８、９項の内の任意の項記載の装置
において、第４のトランジスタを含み、前記第４トラン
ジスタの第１電極は前記第１及び第２トランジスタの第
１電極と前記第３トランジスタの第２電極に結合され、
第３入力は前記第４トランジスタの第２電極に結合さ
れ、前記第４トランジスタの第３電極は前記第１、第
２、第３トランジスタの前記第３電極に結合される装
置。 （１４）入力信号を第１、第２及び第３フリップフロッ
プのクロックおよび反転クロック信号入力に結合した入
力バッファと、前記第２フリップフロップの第１出力に
結合した前記第１フリップフロップの第１入力と、前記
第３フリップフロップの第１出力に結合した前記第１フ
リップフロップの第２入力と、前記第２フリップフロッ
プの第１入力と第４フリップフロップの第１クロック入
力とに結合した前記第１フリップフロップの第１出力
と、前記第２フリップフロップの第２入力と前記第４フ
リップフロップの第２クロック入力とに結合した前記第
１フリップフロップの第２出力と、前記第３フリップフ
ロップの第１入力に結合した前記第２フリップフロップ
の第２出力と、前記第３フリップフロップの第２入力と
第５フリップフロップの第１クロック入力に結合した前
記第４フリップフロップの第１出力と、前記第５フリッ
プフロップの第２クロック入力に結合した前記第４フリ
ップフロップの第２入力と、論理ゲートの出力に結合し
た前記第３フリップフロップの第３入力と、選択信号を
受取るよう結合された前記論理ゲートの第１入力と、第
６フリップフロップの第１クロック入力と前記論理ゲー
トの第２入力とに結合された前記第５フリップフロップ
の第１出力と、前記第６フリップフロップの第２クロッ
ク入力に結合された前記第５フリップフロップの第２出
力と、前記第６フリップフロップの第１出力に結合され
た前記論理ゲートの第３入力と、を含むプレスケーラ回
路。
1.8ボルト又はそれ以下である装置。第７項の記載の装
置において、ＶSSが接地又は負電位である装置。 （９）第１−５、８項の内の任意の項記載の装置におい
て、前記第１入力に結合される信号の電圧振幅が４００
から８００ミリボルトである装置。 （１０）第１−５、８、９項の内の任意の項記載の装置
において、前記第２入力に結合される信号の電圧振幅が
４００から８００ミリボルトである装置。 （１１）第１−５、８、９項の内の任意の項記載の装置
において、前記第１及び第２入力はシングルエンド入力
である装置。 （１２）第１−５、８、９項の内の任意の項記載の装置
において、前記装置は論理ゲートである装置。 （１３）第１−５、８、９項の内の任意の項記載の装置
において、第４のトランジスタを含み、前記第４トラン
ジスタの第１電極は前記第１及び第２トランジスタの第
１電極と前記第３トランジスタの第２電極に結合され、
第３入力は前記第４トランジスタの第２電極に結合さ
れ、前記第４トランジスタの第３電極は前記第１、第
２、第３トランジスタの前記第３電極に結合される装
置。 （１４）入力信号を第１、第２及び第３フリップフロッ
プのクロックおよび反転クロック信号入力に結合した入
力バッファと、前記第２フリップフロップの第１出力に
結合した前記第１フリップフロップの第１入力と、前記
第３フリップフロップの第１出力に結合した前記第１フ
リップフロップの第２入力と、前記第２フリップフロッ
プの第１入力と第４フリップフロップの第１クロック入
力とに結合した前記第１フリップフロップの第１出力
と、前記第２フリップフロップの第２入力と前記第４フ
リップフロップの第２クロック入力とに結合した前記第
１フリップフロップの第２出力と、前記第３フリップフ
ロップの第１入力に結合した前記第２フリップフロップ
の第２出力と、前記第３フリップフロップの第２入力と
第５フリップフロップの第１クロック入力に結合した前
記第４フリップフロップの第１出力と、前記第５フリッ
プフロップの第２クロック入力に結合した前記第４フリ
ップフロップの第２入力と、論理ゲートの出力に結合し
た前記第３フリップフロップの第３入力と、選択信号を
受取るよう結合された前記論理ゲートの第１入力と、第
６フリップフロップの第１クロック入力と前記論理ゲー
トの第２入力とに結合された前記第５フリップフロップ
の第１出力と、前記第６フリップフロップの第２クロッ
ク入力に結合された前記第５フリップフロップの第２出
力と、前記第６フリップフロップの第１出力に結合され
た前記論理ゲートの第３入力と、を含むプレスケーラ回
路。
【００２３】（１５）第１４項記載のプレスケーラ回路
において、前記第１及び第２入力を前記第１、第２及び
第３フリップフロップの前記第１及び第２クロック入力
に結合する入力バッファをさらに含むプレスケーラ回
路。 （１６）第１４項記載のプレスケーラ回路において、前
記第１クロック入力は非反転クロック入力で、前記第２
クロック入力は反転クロック入力であるプレスケーラ回
路。 （１７）第１４−１６項の内の任意の項記載のプレスケ
ーラ回路において、前記第１フリップフロップの前記第
１出力は非反転出力であり、前記第２出力は反転出力で
あり、前記第２フリップフロップの前記第１出力は反転
出力であり、前記第２出力は非反転出力であり、前記第
３フリップフロップの前記第１出力は反転出力であり、
前記第２出力は非反転出力であり、前記第４フリップフ
ロップの前記第１出力は反転出力であり、前記第２出力
は非反転出力であり、前記第５フリップフロップの前記
第１出力は反転出力であり、前記第２出力は非反転出力
であり、前記第６フリップフロップの前記第１出力は反
転出力であり、前記第２出力は非反転出力である、プレ
スケーラ回路。
において、前記第１及び第２入力を前記第１、第２及び
第３フリップフロップの前記第１及び第２クロック入力
に結合する入力バッファをさらに含むプレスケーラ回
路。 （１６）第１４項記載のプレスケーラ回路において、前
記第１クロック入力は非反転クロック入力で、前記第２
クロック入力は反転クロック入力であるプレスケーラ回
路。 （１７）第１４−１６項の内の任意の項記載のプレスケ
ーラ回路において、前記第１フリップフロップの前記第
１出力は非反転出力であり、前記第２出力は反転出力で
あり、前記第２フリップフロップの前記第１出力は反転
出力であり、前記第２出力は非反転出力であり、前記第
３フリップフロップの前記第１出力は反転出力であり、
前記第２出力は非反転出力であり、前記第４フリップフ
ロップの前記第１出力は反転出力であり、前記第２出力
は非反転出力であり、前記第５フリップフロップの前記
第１出力は反転出力であり、前記第２出力は非反転出力
であり、前記第６フリップフロップの前記第１出力は反
転出力であり、前記第２出力は非反転出力である、プレ
スケーラ回路。
【００２４】（１８）フィルタを位相検出器に結合する
チャージポンプであって、前記位相検出器はクロック信
号を受信するようさらに結合されている前記チャージポ
ンプと、プレスケーラと出力を前記フィルタに結合する
電圧制御発振器であって、前記プレスケーラは前記位相
検出器にさらに結合され、前記プレスケーラは、入力信
号を第１、第２及び第３フリップフロップのクロックお
よび反転クロック信号入力に結合する入力バッファと、
前記第２フリップフロップの第１出力に結合した前記第
１フリップフロップの第１入力と、前記第３フリップフ
ロップの第１出力に結合した前記第１フリップフロップ
の第２入力と、前記第２フリップフロップの第１入力と
第４フリップフロップの第１クロック入力とに結合した
前記第１フリップフロップの第１出力と、前記第２フリ
ップフロップの第２入力と前記第４フリップフロップの
第２クロック入力とに結合した前記第１フリップフロッ
プの第２出力と、前記第３フリップフロップの第１入力
に結合した前記第２フリップフロップの第２出力と、前
記第３フリップフロップの第２入力と第５フリップフロ
ップの第１クロック入力に結合した前記第４フリップフ
ロップの第１出力と、前記第５フリップフロップの第２
クロック入力に結合した前記第４フリップフロップの第
２入力と、論理ゲートの出力に結合した前記第３フリッ
プフロップの第３入力と、選択信号を受取るよう結合さ
れた前記論理ゲートの第１入力と、第６フリップフロッ
プの第１クロック入力と前記論理ゲートの第２入力とに
結合された前記第５フリップフロップの第１出力と、前
記第６フリップフロップの第２クロック入力に結合され
た前記第５フリップフロップの第２出力と、前記第６フ
リップフロップの第１出力に結合された前記論理ゲート
の第３入力と、を含む位相ロックループ。
チャージポンプであって、前記位相検出器はクロック信
号を受信するようさらに結合されている前記チャージポ
ンプと、プレスケーラと出力を前記フィルタに結合する
電圧制御発振器であって、前記プレスケーラは前記位相
検出器にさらに結合され、前記プレスケーラは、入力信
号を第１、第２及び第３フリップフロップのクロックお
よび反転クロック信号入力に結合する入力バッファと、
前記第２フリップフロップの第１出力に結合した前記第
１フリップフロップの第１入力と、前記第３フリップフ
ロップの第１出力に結合した前記第１フリップフロップ
の第２入力と、前記第２フリップフロップの第１入力と
第４フリップフロップの第１クロック入力とに結合した
前記第１フリップフロップの第１出力と、前記第２フリ
ップフロップの第２入力と前記第４フリップフロップの
第２クロック入力とに結合した前記第１フリップフロッ
プの第２出力と、前記第３フリップフロップの第１入力
に結合した前記第２フリップフロップの第２出力と、前
記第３フリップフロップの第２入力と第５フリップフロ
ップの第１クロック入力に結合した前記第４フリップフ
ロップの第１出力と、前記第５フリップフロップの第２
クロック入力に結合した前記第４フリップフロップの第
２入力と、論理ゲートの出力に結合した前記第３フリッ
プフロップの第３入力と、選択信号を受取るよう結合さ
れた前記論理ゲートの第１入力と、第６フリップフロッ
プの第１クロック入力と前記論理ゲートの第２入力とに
結合された前記第５フリップフロップの第１出力と、前
記第６フリップフロップの第２クロック入力に結合され
た前記第５フリップフロップの第２出力と、前記第６フ
リップフロップの第１出力に結合された前記論理ゲート
の第３入力と、を含む位相ロックループ。
【００２５】（１９）アンテナを受信器と送信器に結合
する２重スイッチと、前記受信器に結合した電源と、前
記電源を前記受信器、送信器及びキーパッドとスピーカ
へ結合するベースバンドと、前記ベースバンドへ結合さ
れたマイクロフォンと、前記受信器を前記送信器に結合
する位相ロックループと、を含み、前記位相ロックルー
プは、フィルタを位相検出器に結合するチャージポンプ
であって、前記位相検出器はクロック信号を受信するよ
うさらに結合されている前記チャージポンプと、プレス
ケーラと出力を前記フィルタに結合する電圧制御発振器
であって、前記プレスケーラは前記位相検出器にさらに
結合される前記電圧制御発振器と、を含む携帯電話シス
テム。 （２０）第１９項記載の携帯電話システムにおいて、前
記プレスケーラは、入力信号を第１、第２及び第３フリ
ップフロップのクロックおよび反転クロック信号入力に
結合した入力バッファと、前記第２フリップフロップの
第１出力に結合した前記第１フリップフロップの第１入
力と、前記第３フリップフロップの第１出力に結合した
前記第１フリップフロップの第２入力と、前記第２フリ
ップフロップの第１入力と第４フリップフロップの第１
クロック入力とに結合した前記第１フリップフロップの
第１出力と、前記第２フリップフロップの第２入力と前
記第４フリップフロップの第２クロック入力とに結合し
た前記第１フリップフロップの第２出力と、前記第３フ
リップフロップの第１入力に結合した前記第２フリップ
フロップの第２出力と、前記第３フリップフロップの第
２入力と第５フリップフロップの第１クロック入力に結
合した前記第４フリップフロップの第１出力と、前記第
５フリップフロップの第２クロック入力に結合した前記
第４フリップフロップの第２入力と、論理ゲートの出力
に結合した前記第３フリップフロップの第３入力と、選
択信号を受取るよう結合された前記論理ゲートの第１入
力と、第６フリップフロップの第１クロック入力と前記
論理ゲートの第２入力とに結合された前記第５フリップ
フロップの第１出力と、前記第６フリップフロップの第
２クロック入力に結合された前記第５フリップフロップ
の第２出力と、前記第６フリップフロップの第１出力に
結合された前記論理ゲートの第３入力と、を含む携帯電
話システム。
する２重スイッチと、前記受信器に結合した電源と、前
記電源を前記受信器、送信器及びキーパッドとスピーカ
へ結合するベースバンドと、前記ベースバンドへ結合さ
れたマイクロフォンと、前記受信器を前記送信器に結合
する位相ロックループと、を含み、前記位相ロックルー
プは、フィルタを位相検出器に結合するチャージポンプ
であって、前記位相検出器はクロック信号を受信するよ
うさらに結合されている前記チャージポンプと、プレス
ケーラと出力を前記フィルタに結合する電圧制御発振器
であって、前記プレスケーラは前記位相検出器にさらに
結合される前記電圧制御発振器と、を含む携帯電話シス
テム。 （２０）第１９項記載の携帯電話システムにおいて、前
記プレスケーラは、入力信号を第１、第２及び第３フリ
ップフロップのクロックおよび反転クロック信号入力に
結合した入力バッファと、前記第２フリップフロップの
第１出力に結合した前記第１フリップフロップの第１入
力と、前記第３フリップフロップの第１出力に結合した
前記第１フリップフロップの第２入力と、前記第２フリ
ップフロップの第１入力と第４フリップフロップの第１
クロック入力とに結合した前記第１フリップフロップの
第１出力と、前記第２フリップフロップの第２入力と前
記第４フリップフロップの第２クロック入力とに結合し
た前記第１フリップフロップの第２出力と、前記第３フ
リップフロップの第１入力に結合した前記第２フリップ
フロップの第２出力と、前記第３フリップフロップの第
２入力と第５フリップフロップの第１クロック入力に結
合した前記第４フリップフロップの第１出力と、前記第
５フリップフロップの第２クロック入力に結合した前記
第４フリップフロップの第２入力と、論理ゲートの出力
に結合した前記第３フリップフロップの第３入力と、選
択信号を受取るよう結合された前記論理ゲートの第１入
力と、第６フリップフロップの第１クロック入力と前記
論理ゲートの第２入力とに結合された前記第５フリップ
フロップの第１出力と、前記第６フリップフロップの第
２クロック入力に結合された前記第５フリップフロップ
の第２出力と、前記第６フリップフロップの第１出力に
結合された前記論理ゲートの第３入力と、を含む携帯電
話システム。
【００２６】（２１）第１９項記載の携帯電話システム
において、前記ベースバンドはアナログ／ディジタル・
ベースバンドである携帯電話システム。 （２２）第１９項記載の携帯電話システムにおいて、前
記電源は電源／レギュレータに結合した電池パックを含
む携帯電話システム。 （２３）１実施例ではＯＲ／ＮＯＲ及びＡＮＤ／ＮＡＮ
Ｄゲートと共により複雑な論理関数を含む電流モード論
理（ＣＭＬ）ゲート（１４）の新たなファミリである。
本回路は、擬似差動動作を有する帰還トランジスタ（１
９）のゲートを駆動するための相補信号を使用する。こ
の帰還のためこれはシングルエンド入力（Ａ、Ｂ）のみ
を使用するが、低電圧動作、雑音の高耐久性、及び寄生
要素に対する不感性のような差動回路の多数の利点を有
する。
において、前記ベースバンドはアナログ／ディジタル・
ベースバンドである携帯電話システム。 （２２）第１９項記載の携帯電話システムにおいて、前
記電源は電源／レギュレータに結合した電池パックを含
む携帯電話システム。 （２３）１実施例ではＯＲ／ＮＯＲ及びＡＮＤ／ＮＡＮ
Ｄゲートと共により複雑な論理関数を含む電流モード論
理（ＣＭＬ）ゲート（１４）の新たなファミリである。
本回路は、擬似差動動作を有する帰還トランジスタ（１
９）のゲートを駆動するための相補信号を使用する。こ
の帰還のためこれはシングルエンド入力（Ａ、Ｂ）のみ
を使用するが、低電圧動作、雑音の高耐久性、及び寄生
要素に対する不感性のような差動回路の多数の利点を有
する。
【図１】ＭＯＳ ＣＭＬでの従来のＯＲ／ＮＯＲゲート
の概略図。
の概略図。
【図２】ＭＯＳ ＣＭＬでのその他の従来の電圧基準付
きのＯＲ／ＮＯＲゲートの概略図。
きのＯＲ／ＮＯＲゲートの概略図。
【図３】本発明の１実施例によるＭＯＳ ＣＭＬのＯＲ
／ＮＯＲゲートの概略図。
／ＮＯＲゲートの概略図。
【図４】本発明の他の実施例によるバイポーラ技術のＯ
Ｒ／ＮＯＲゲートの概略図。
Ｒ／ＮＯＲゲートの概略図。
【図５】ＭＯＳ ＣＭＬでの本発明のＡＮＤ／ＮＡＮＤ
ゲート実装の概略図。
ゲート実装の概略図。
【図６】ＭＯＳ ＣＭＬでの本発明の基本ＯＲ／ＮＯＲ
ゲートの直流特性のシミュレーション結果。
ゲートの直流特性のシミュレーション結果。
【図７】ＭＯＳ ＣＭＬでの本発明の基本ＯＲ／ＮＯＲ
ゲートの過渡応答のシミュレーション結果。
ゲートの過渡応答のシミュレーション結果。
【図８】セルラ電話のプレスケーラのＤ型フリップフロ
ップ関数の３入力ＦＣＭＬゲート。
ップ関数の３入力ＦＣＭＬゲート。
【図９】セルラ電話のプレスケーラ応用のモード選択機
能として使用される３入力ＦＣＭＬ ＯＲゲート。
能として使用される３入力ＦＣＭＬ ＯＲゲート。
【図１０】フリップフロップとＯＲゲート関数に使用さ
れる３ＦＣＭＬ回路を図示するプレスケーラ回路のブロ
ック線図。
れる３ＦＣＭＬ回路を図示するプレスケーラ回路のブロ
ック線図。
【図１１】プレスケーラ機能を示すセルラ電話の位相ロ
ックループのブロック線図。
ックループのブロック線図。
【図１２】位相ロックループ機能を示す標準的なセルラ
電話のブロック線図。
電話のブロック線図。
１４ 電流モード論理ゲート １５、１６ 抵抗 １７，１８，１９ トランジスタ ２０ 電流源 ２８ Ｄ型フリップフロップ ３０ モード選択関数 ３１ プレスケーラ ３２ 位相ロックループ
Claims (1)
- 【請求項１】 第１トランジスタ、第２トランジスタ、
第３トランジスタであって、各トランジスタが第１電
極、第２電極、及び第３電極を有する前記トランジスタ
と、 第１出力と前記第３トランジスタの前記第１電極とに第
１基準電圧を結合する第１抵抗と、 第２出力と前記第１、第２トランジスタの前記第１電極
と前記第３トランジスタの前記第２電極とに前記基準電
圧を結合する第２抵抗と、 前記第１トランジスタの前記第２電極に結合した第１入
力と、 前記第２トランジスタの前記第２電極に結合した第２入
力と、 前記第１、第２及び第３トランジスタの前記第３電極に
結合した第２基準電圧と、を含む装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US114780 | 1998-07-13 | ||
| US09/114,780 US20020089353A1 (en) | 1998-07-13 | 1998-07-13 | Current mode logic gates for low-voltage high-speed applications |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049590A true JP2000049590A (ja) | 2000-02-18 |
Family
ID=22357384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11197792A Pending JP2000049590A (ja) | 1998-07-13 | 1999-07-12 | 低電圧高速アプリケ―ション用電流モ―ド論理ゲ―ト |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US20020089353A1 (ja) |
| EP (1) | EP0973262B1 (ja) |
| JP (1) | JP2000049590A (ja) |
| AT (1) | ATE442704T1 (ja) |
| DE (1) | DE69941383D1 (ja) |
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| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US6756821B2 (en) * | 2002-07-23 | 2004-06-29 | Broadcom | High speed differential signaling logic gate and applications thereof |
| DE10239813B4 (de) * | 2002-08-29 | 2005-09-29 | Advanced Micro Devices, Inc., Sunnyvale | Elektronische Schaltung mit verbesserter Stromstabilisierung |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| EP1554842A4 (en) | 2002-08-30 | 2010-01-27 | Corporation Broadcom | SYSTEM AND METHOD FOR TREATING FRAMES OUTSIDE THE ORDER |
| JP4486893B2 (ja) * | 2002-12-22 | 2010-06-23 | ザ スクリップス リサーチ インスティテュート | タンパク質アレイ |
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| WO2013054474A1 (ja) * | 2011-10-14 | 2013-04-18 | 旭化成エレクトロニクス株式会社 | 出力バッファ回路 |
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| KR102296174B1 (ko) | 2015-06-26 | 2021-08-31 | 삼성전자주식회사 | 전자 장치 및 그의 오디오 변환 방법 |
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| CN110060639B (zh) * | 2019-04-24 | 2021-07-06 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板 |
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| RU2767176C1 (ru) * | 2021-06-30 | 2022-03-16 | Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» | Триггерный логический элемент ИЛИ-НЕ |
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-
1999
- 1999-07-12 AT AT99202261T patent/ATE442704T1/de not_active IP Right Cessation
- 1999-07-12 DE DE69941383T patent/DE69941383D1/de not_active Expired - Lifetime
- 1999-07-12 EP EP99202261A patent/EP0973262B1/en not_active Expired - Lifetime
- 1999-07-12 JP JP11197792A patent/JP2000049590A/ja active Pending
-
2000
- 2000-09-25 US US09/669,025 patent/US6265898B1/en not_active Expired - Lifetime
- 2000-09-25 US US09/669,021 patent/US6492840B1/en not_active Expired - Lifetime
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