JP3033719B2

JP3033719B2 - 低消費電力半導体集積回路

Info

Publication number: JP3033719B2
Application number: JP9245152A
Authority: JP
Inventors: 宏明岩城; 浩一熊谷; 晋黒澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-10
Filing date: 1997-09-10
Publication date: 2000-04-17
Anticipated expiration: 2017-09-10
Also published as: JPH1188140A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高低二つの電源を
用いて低消費電力を実現する低消費電力半導体集積回路
に関し、特に、アクティブモードでの高速動作とスタン
バイモードでの低消費電力を両立すると共に、従来の基
本回路をそのまま使用し、少ない制御信号によりモード
切り替えを制御し、かつモード切り替えの際の微妙なタ
イミングを不要にできる低消費電力半導体集積回路に関
する。

【０００２】

【従来の技術】近年、携帯型電子情報機器の分野を中心
に低消費電力化の要求が強まり、それに応えるためにＬ
ＳＩ（集積回路）の低電源電圧化が進められている。し
かし、アクティブモードの際の高速動作とスタンバイモ
ードの際の低消費電力とを両立させなければならないた
め、電源電圧の大幅な低下は極めて困難である。

【０００３】その理由は、ＭＯＳＦＥＴ（トランジス
タ）で構成される回路の動作速度が、電源電圧ＶDDおよ
びＭＯＳＦＥＴのしきい値電圧ＶT において、これらの
差のほぼ二乗、（ＶDD−ＶT ）²に比例するため、電源
電圧を大幅に低下させると、動作速度が急激に低下して
しまうからである。

【０００４】また、動作速度を向上させるためにしきい
値電圧ＶT を低下させると、ＭＯＳＦＥＴに流れるサブ
スレッショルド電流が増大して、ＬＳＩが動作していな
いスタンバイモードの間の消費電力が大幅に増加してし
まうためである。

【０００５】携帯型電子情報機器の分野では、高速動作
が必要なことは勿論であるが、スタンバイの間の消費電
力は電池に寿命を決定する大きな要因である。このた
め、特に電源電圧が２ボルト以下の領域ではこれらの両
立が重要な技術課題である。

【０００６】この問題を解決する技術として、例えば、
特開平６−２９８３４号公報に記載されているものがあ
る。

【０００７】この技術は、図８に系統図が示されるよう
に高低二種類の電源ＰＬ，ＱＬを用い、電源ＰＬ1 ，Ｑ
Ｌ1 の間および電源ＰＬ2 ，ＱＬ2 の間それぞれを電源
スイッチ１０１，１０２により接続し、低しきい値論理
回路２の出力を情報保持回路７で保持して低しきい値論
理回路６へ出力する。これらの回路は、それぞれの電源
に適合したしきい値電圧のＭＯＳＦＥＴを用いて構成さ
れるため、マルチ・スレッショルドＣＭＯＳ（略してＭ
ＴＣＭＯＳ）技術と呼称されている。

【０００８】この技術の要点は次の三つである。

【０００９】第１の要点は、低しきい値論理回路２，６
それぞれを低しきい値電圧のＭＯＳＦＥＴで構成し、電
源端子を疑似電源ＱＬ1 ，ＱＬ2 それぞれに接続し、疑
似電源ＱＬ1 ，ＱＬ2 それぞれを電源スイッチ１０１，
１０２それぞれを介して電源ＰＬ1 ，ＰＬ2 それぞれに
接続していることである。

【００１０】第２の要点は、電源スイッチ１０１，１０
２それぞれを高しきい値電圧のＭＯＳＦＥＴで構成し、
アクティブモードの間ではオン状態、スタンバイモード
の間はオフ状態になるような制御信号ＣＳB ，ＣＳを電
源スイッチ１０１，１０２それぞれに印加していること
である。電源スイッチ１０１，１０２を十分に大きく設
定した場合、アクティブモードの際には疑似電源ＱＬ1
，ＱＬ2 それぞれと電源ＰＬ1 ，ＰＬ2 それぞれとの
間の電位をほぼ等しくできるので、低しきい値論理回路
２，６の動作速度はほとんど劣化しない。また、スタン
バイモードの際に高しきい値電圧のＭＯＳＦＥＴで構成
された電源スイッチ１０１，１０２それぞれをオフ状態
にして電源ＰＬ1 ，ＰＬ2 の電源供給を遮断するので、
低しきい値論理回路２，６が低しきい値電圧のＭＯＳＦ
ＥＴで構成されているにもかかわらず、低消費電力が実
現できる。

【００１１】第３の要点は、ラッチ回路のようにスタン
バイモードの間も情報を保持しなければならない情報保
持回路７に、低しきい値電圧のＭＯＳＦＥＴと高しきい
値電圧のＭＯＳＦＥＴとの両方を備えなければならな
い。すなわち、低しきい値電圧のＭＯＳＦＥＴはアクテ
ィブモードの際の動作速度を決める回路に使用し、その
電源端子は疑似電源ＱＬ1 ，ＱＬ2 に接続される。ま
た、高しきい値電圧のＭＯＳＦＥＴはスタンバイモード
の際に情報を保持する回路部分に使用し、その電源端子
は電源ＰＬ1 ，ＰＬ2 に接続される。従って、スタンバ
イモードの際にも低消費電力により電源が供給されて情
報が保持できる。

【００１２】このＭＴＣＭＯＳ技術を電源電圧１ボルト
で評価すると、全て高しきい値電圧のＭＯＳＦＥＴで構
成された場合と比較して動作速度は３倍以上の高速にな
り、全て低しきい値電圧のＭＯＳＦＥＴで構成された場
合と比較してスタンバイモードの際の消費電力は１／１
０００になるという。このＭＴＣＭＯＳ技術では、第３
の要点で上述したように、情報保持回路でのスタンバイ
モードの際の情報保持が重要である。

【００１３】次に、比較のため、まず、図９を参照して
従来の単純なラッチ回路について説明する。

【００１４】図示されるように、相補型のパストランジ
スタ１０３，１０４は、ゲート端子により直列接続さ
れ、両端のゲート端子および中央接続部のゲート端子そ
れぞれには相補型のクロック信号ＣＫ，ＣＫB それぞれ
が印加される。インバータ回路１０５，１０６それぞれ
には電源ＶCC，ＶSSの両者が印加される。

【００１５】パストランジスタ１０３の入力は、パスト
ランジスタ１０４の出力と共にインバータ回路１０５に
入力する。インバータ回路１０５の出力は、ラッチ回路
の出力であると共にインバータ回路１０６に入力し、イ
ンバータ回路１０６の出力はパストランジスタ１０４に
入力する。

【００１６】従って、パストランジスタ１０３をオン状
態、パストランジスタ１０４をオフ状態にして入力デー
タを取り込み、パストランジスタ１０３をオフ状態、パ
ストランジスタ１０４をオン状態にして取り込んだ情報
を保持する。

【００１７】次に、図１０の従来のラッチ回路にＭＴＣ
ＭＯＳ技術を適用した例について、図９を併せ参照して
説明する。

【００１８】相補型のパストランジスタ１１１，１１２
およびインバータ回路１１４，１１５相互間の接続は、
図９におけるパストランジスタ１０３，１０４およびイ
ンバータ回路１０６，１０５相互間の接続と同一であ
り、電源ＰＬ1 ，ＰＬ2 それぞれは電源ＶCC，ＶSSそれ
ぞれに対応する。従って、パストランジスタ１１１，１
１２それぞれのゲート端子には、上述したように、相補
型のクロック信号ＣＫ，ＣＫB が印加される。

【００１９】図１０では、上述した回路に、インバータ
回路１１３、および電源スイッチ１１６，１１７が追加
される。インバータ回路１１３はインバータ回路１１５
と並列に接続され、インバータ回路１１３の二つの電源
端子には、電源スイッチ１１６，１１７それぞれを介し
て電源ＰＬ1 ，ＰＬ2 が接続される。

【００２０】電源スイッチ１１６，１１７それぞれのゲ
ート端子には、アクティブモードの際にはオン状態、ま
たスタンバイモードの際にはオフ状態になるような制御
信号ＣＳ，ＣＳB が印加される。

【００２１】この回路において、パストランジスタ１１
１およびインバータ回路１１３は低しきい値電圧のＭＯ
ＳＦＥＴで構成され、インバータ回路１１４，１１５お
よび電源スイッチ１１６，１１７は高しきい値電圧のＭ
ＯＳＦＥＴで構成される。パストランジスタ１１２はい
ずれのしきい値電圧のものでもよい。データの取り込み
および保持の動作は、図９の場合と同一である。

【００２２】図１０の回路において、パストランジスタ
１１１およびインバータ回路１１３は、低しきい値電圧
のＭＯＳＦＥＴで構成されているので、高速動作が実現
できる。一方、スタンバイモードの際にはパストランジ
スタ１１１をオフ状態、かつパストランジスタ１１２を
オン状態にすることにより、パストランジスタ１１２お
よびインバータ回路１１４，１１５のループ回路で情報
が保持される。インバータ回路１１４，１１５は高しき
い値電圧のＭＯＳＦＥＴにより構成されているので、低
消費電力が実現できる。

【００２３】また、スタンバイモードの際にもインバー
タ回路１１３の入力電位および出力電位は、並列接続さ
れるインバータ回路１１５の入力電位および出力電位と
同一に固定されている。このため、入力電位が低い場合
にはインバータ回路１１３と電源スイッチ１１６との間
の内部ノード１１８はインバータ回路１１３のｐＭＯＳ
とインバータ回路１１５のｐＭＯＳとを介して低インピ
ーダンスで電源ＰＬ1に接続される。一方、入力電位が
高い場合にはインバータ回路１１３と電源スイッチ１１
７との間の内部ノード１１９はインバータ回路１１３の
ｎＭＯＳとインバータ回路１１５のｎＭＯＳとを介して
低インピーダンスで電源ＰＬ2 に接続される。

【００２４】この構成により、ラッチ回路の内部ノード
１１８，１１９を疑似電源ＱＬ1 ，ＱＬ2 として他の回
路と共有すると、スタンバイモードの際に、低しきい値
電圧のＭＯＳＦＥＴで構成された回路に電源が供給さ
れ、消費電力が増大する。これを避けるためには、電源
スイッチをラッチ回路毎に設ける必要がある。しかし、
集積回路の大きさの制限から電源スイッチを大きくする
ことはできないので、ラッチ回路の動作速度が遅くなる
ことは免れない。

【００２５】この問題点を解決するために、バルーンと
呼ばれる技術が１９９５年開催のＶＬＳＩ回路シンポジ
ュウム（Symposium on VLSI Circuits）のダイジェスト
（ＰＰ１２５〜１２６）にシゲマツ等により提案されて
いる。

【００２６】次に、図１１を参照して上記図９で説明し
た従来のラッチ回路にバルーン技術を適用した例につい
て説明する。この回路は、従来のラッチ回路にメモリセ
ルを接続したものと理解できる。

【００２７】図１１に示されるラッチ回路部分のパスト
ランジスタ１２１，１２２、およびインバータ回路１２
３，１２４それぞれは、図９におけるパストランジスタ
１０３，１０４およびインバータ回路１０６，１０５そ
れぞれが形成する回路と同一の構成において、インバー
タ回路１２４の出力が、追加された相補型のパストラン
ジスタ１２５を介してパストランジスタ１２２に接続す
るもので、これらの全ては低しきい値電圧のＭＯＳＦＥ
Ｔにより構成され、かつ、図９の電源ＶCC，ＶSSそれぞ
れの代りに疑似電源ＱＬ1 ，ＱＬ2 それぞれが供給され
る。追加されるパストランジスタ１２５のゲート端子に
は後述する制御信号Ｂ2 ，Ｂ2Bが印加される。

【００２８】一方、バルーン部分のパストランジスタ１
２６，１２７およびインバータ回路１２８，１２９それ
ぞれは、図９におけるパストランジスタ１０３，１０４
およびインバータ回路１０６，１０５それぞれに対応し
て接続され、メモリセルを構成する。

【００２９】パストランジスタ１２６の入力はラッチ回
路のパストランジスタ１２１，１２２の出力およびイン
バータ回路１２３の入力と接続する内部ノード１３０に
接続される。インバータ回路１２８の出力はインバータ
回路１２９の入力に接続されるのみで出力端子都の接続
はない。

【００３０】パストランジスタ１２７は低しきい値電圧
のＭＯＳＦＥＴで構成され、パストランジスタ１２６お
よびインバータ回路１２８，１２９は高しきい値のＭＯ
ＳＦＥＴで構成され、また、インバータ回路１２８，１
２９それぞれの二つ電源端子は電源ＰＬ1 ，ＰＬ2 それ
ぞれに接続される。また、パストランジスタ１２６には
制御信号Ｂ1 ，Ｂ1B、パストランジスタ１２７には制御
信号Ｂ2 ，Ｂ2Bそれぞれが印加される。

【００３１】制御信号Ｂ1 ，Ｂ1Bは、スタンバイモード
に入る際またはアクティブモードに戻る際にパストラン
ジスタ１２６がオン状態になるように印加される。制御
信号Ｂ2 ，Ｂ2Bは、アクティブモードの際にはパストラ
ンジスタ１２５がオン状態でパストランジスタ１２７が
オフ状態となり、スタンバイモードの際にはパストラン
ジスタ１２５がオフ状態でパストランジスタ１２７がオ
ン状態となるように印加される。

【００３２】保持が必要な情報は、スタンバイモードに
入る前にメモリセルに書き込まれ、アクティブモードに
戻る前に読み出される。スタンバイモードの際にはメモ
リセルはラッチ回路から切り離され、メモリセル以外の
内部ノードは全てフローティング状態にできるので、疑
似電源ＧＬ1 ，ＱＬ2 はたの回路と共有することができ
る。

【００３３】この結果、電源スイッチを他の回路と共有
して大きくできるので、高速動作が実現できる。

【００３４】

【発明が解決しようとする課題】上述した従来の低消費
電力半導体集積回路のうち、低消費電力および高速動作
を実現するＭＴＣＭＯＳ技術を適用したラッチ回路で
は、低消費電力を実現するために単一のラッチ回路毎に
電源スイッチを設ける必要があり、大きさに制限のある
集積回路では電源スイッチを大きくできないので電源ス
イッチの大きさに影響を受け動作速度を遅らせるという
問題点がある。また、各ラッチ回路にインバータ回路お
よび電源スイッチが必要であり、回路が大きくなると共
に、従来のラッチ回路を使用することができない。

【００３５】この問題点を解決するバルーン技術では、
ラッチ回路にメモリセルを付加し、それぞれに異なる電
源を用いて低消費電力と高速動作との両立を図ってい
る。この回路では、従来のラッチ回路を小変更するに止
まりかつ他の回路との間で電源を共有できるが、四つの
制御信号Ｂ1 ，Ｂ1B，Ｂ2 ，Ｂ2Bで、モード切り替えの
際の微妙なタイミングが必要であるという問題点があ
る。

【００３６】本発明の課題は、上記問題点を解決して、
アクティブモードでの高速動作とスタンバイモードでの
低消費電力を両立すると共に、従来の基本回路をそのま
ま使用し、少ない制御信号によりモード切り替えを制御
し、かつモード切り替えの際の微妙なタイミングを不要
にできる低消費電力半導体集積回路を提供することであ
る。

【００３７】

【課題を解決するための手段】本発明による低消費電力
半導体集積回路は、基準電圧から第一の電源および第二
の電源を生成して外部に供給し、スタンバイモードの際
に第二の電源電位の供給を停止する電源供給回路と、前
記第一の電源に接続し、スタンバイモードの間に電源電
位を必要とする第一の回路と、前記第二の電源に接続し
て電位の供給を受ける第二の回路と、前記第一の回路と
前記第二の回路との間でこの第一の回路の入出力の少く
とも一方で入出力信号の振幅変換を行う振幅変換回路と
を備えている。

【００３８】また、前記第二の電源の電位は前記第一に
電源の電位より低く、前記第一の回路を高しきい値電圧
のＭＯＳＦＥＴにより構成し、前記第二の回路を低しき
い値電圧のＭＯＳＦＥＴにより構成している。

【００３９】上記第一の回路および上記第二の回路それ
ぞれは単一の電源の供給を受けているので、従来の基本
回路を用いることができ、高い電源電位により高速動作
を確保できると共に二つの電源の一方の供給をスタンバ
イモードの際に停止することにより低消費電力を実現で
きる。

【００４０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００４１】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示された低消費電力半導体集積
回路は、スイッチ付き電源降圧回路１、低しきい値論理
回路２，６、振幅変換回路３，５、および高しきい値情
報保持回路４により構成されており、情報を形成する信
号は、低しきい値論理回路２に入力し、低しきい値論理
回路２から振幅変換回路３、高しきい値情報保持回路
４、振幅変換回路５、次いで低しきい値論理回路６に順
次送られるものとする。

【００４２】まず、スイッチ付き電源降圧回路１は、第
一の電源電位を有する電源ＶCC1 、第二の電源電位を有
し、この電源ＶCC1 より低い電位を供給する電源ＶCC2
、および電源ＶSSを生成し出力する一方、スタンバイ
モードの間では電源ＶCC2 の供給を停止するものとす
る。詳細は図２および図３を参照して後で説明する。

【００４３】低しきい値論理回路２は、低しきい値電圧
のＭＯＳＦＥＴで構成された論理回路で、電源ＶCC2 お
よび電源ＶSSの供給を受けて入力情報を論理処理し、出
力を振幅変換回路３に接続するものとする。

【００４４】振幅変換回路３は、電源ＶCC1 ，ＶCC2 お
よび電源ＶSSの供給を受け、低しきい値論理回路２と高
しきい値情報保持回路４との間に設けられ、低しきい値
論理回路２から入力する信号を適切に振幅変換して高し
きい値情報保持回路４へ供給するものとする。詳細は、
図４および図５を参照して後で説明する。

【００４５】高しきい値情報保持回路４は、高しきい値
電圧のＭＯＳＦＥＴで構成された情報保持回路で、電源
ＶCC1 および電源ＶSSの供給を受けて保持情報を振幅変
換回路５に接続するものとする。

【００４６】振幅変換回路３は、電源ＶCC1 ，ＶCC2 お
よび電源ＶSSの供給を受け、高しきい値情報保持回路４
と低しきい値論理回路５との間に設けられ、高しきい値
情報保持回路４から入力する信号を適切に振幅変換して
低しきい値論理回路６へ供給するものとする。詳細は、
図６を参照して後で説明する。

【００４７】低しきい値論理回路６は、低しきい値電圧
のＭＯＳＦＥＴで構成された論理回路で、電源ＶCC2 お
よび電源ＶSSの供給を受け、振幅変換回路５から受けた
情報を論理処理し、出力するものとする。

【００４８】上記構成の要点は次の四つである。

【００４９】第１の要点は、半導体集積回路内でスイッ
チ付き電源降圧回路１により、電源ＶCC1 から、より低
い電圧の電源ＶCC2 を生成供給し、スタンバイモードの
際には電源ＶCC2 の供給を停止することである。

【００５０】第２の要点は、論理回路２，６を低しきい
値電圧のＭＯＳＦＥＴで構成し、電源端子を電源ＶCC2
および電源ＶSSに接続することである。従って、高速動
作は低いしきい値電圧で達成し、低消費電力はスタンバ
イモードの際に電源ＶCC2 の供給を停止することで達成
している。

【００５１】第３の要点は、ラッチ回路のようにスタン
バイモードの際にも情報を保持する必要がある情報保持
回路４を、高しきい値電圧のＭＯＳＦＥＴで構成し、電
源端子を電源ＶCC1 および電源ＶSSに接続することであ
る。この結果、高速動作は高い電位の電源ＶCC1 で達成
し、低消費電力は高いしきい値電圧で達成している。こ
のことは、ＭＴＣＭＯＳ技術以前の技術であり、従来の
単純な回路および制御方法をそのまま用いることができ
る。

【００５２】第４の要点は、異なる電源電位が供給され
る回路間に信号の振幅を変換する振幅変換回路３，５を
備えてインタフェースをとり、誤った信号の伝達を防止
することである。

【００５３】次に、図面を参照して上記各回路の具体例
について説明する。この説明では、電源ＶCC1 ，ＶCC2
，ＶSSそれぞれの電圧は、“１．５”ボルト、“１．
０”ボルト、および“０．０”ボルトとする。

【００５４】まず、図２を参照して電源降圧回路につい
て説明する。この電源降圧回路には３端子レギュレータ
が用いられており、電源ＶCC1 ，ＶCC2 ，ＶSSに対して
ｐＭＯＳ２０１，２０３，２０５、コンパレータ２０
２、およびｎＭＯＳ２０４が用いられている。

【００５５】ｐＭＯＳ２０１は、ソース端子を電源ＶCC
1 に接続し、ドレイン端子に電源ＶCC2 の電位を出力す
る。コンパレータ２０２は、マイナスの入力端子に基準
電位に接続し、プラスの入力端子にｐＭＯＳ２０１のド
レイン端子を接続し、出力をｐＭＯＳ２０１のゲート端
子に接続する。出力したい電源電圧１ボルトを基準電圧
とする場合、この電圧は電源ＶCC1 と電源ＶSSとの間の
電圧を抵抗分割することのより容易に得ることができ
る。

【００５６】電源ＶCC2 が所望電圧より低い場合、コン
パレータ２０２の出力は電源ＶSSの電圧となり、ｐＭＯ
Ｓ２０１がオン状態となって電源ＶCC2 の電圧を上げ
る。電源ＶCC2 が所望電圧より高い場合、コンパレータ
２０２の出力は電源ＶCC1 の電位となり、ｐＭＯＳ２０
１はオフ状態となる。

【００５７】この電源降圧回路は、電源ＶCC2 の電圧を
下げる機能を有しないが、問題はない。すなわち電源Ｖ
CC2 に接続される論理回路等が動作するに伴って電源Ｖ
CC2の電圧が下がるためである。もちろん、電源ＶCC2
が所望電圧より高い場合に電圧を下げる機能を有しても
よい。

【００５８】ｐＭＯＳ２０３およびｎＭＯＳ２０４それ
ぞれには、アクティブモードの際にはオン状態にする一
方、スタンバイモードの際にはオフ状態にするような制
御信号ＳＬＰ，ＳＬＰB それぞれが印加される。

【００５９】ｐＭＯＳ２０５はゲート端子に制御信号Ｓ
ＬＰB を印加する。このため、スタンバイモードの際に
はコンパレータ２０２への電源供給が止まり、ｐＭＯＳ
２０１のゲート電位はｐＭＯＳ２０５によって源ＶCC1
となる。その結果、ｐＭＯＳ２０１はオフ状態になって
電源ＶCC2 の供給が止まる。

【００６０】次に、図３を参照して、上記図２とは別の
電源降圧回路について説明する。

【００６１】この回路では、低しきい値論理回路がクロ
ック信号ＣＬＫ1 の周波数で動作するために必要な電源
ＶCC2 を、電圧制御発振回路（以後、ＶＣＯと略称す
る）２１、分周器２２、位相検出器２３、ｐＭＯＳ２１
１、およびｎＭＯＳ２１２が供給している。

【００６２】ｐＭＯＳ２１１のソース端子は電源ＶCC1
に接続し、ｎＭＯＳ２１２のソース端子は電源ＶSSに接
続し、ｐＭＯＳ２１１およびｎＭＯＳ２１２それぞれの
ドレイン端子は互に接続され電源ＶCC2 を出力してい
る。また、それぞれゲート端子は位相検出器２３の出力
を印加している。

【００６３】ＶＣＯ２１は、例えばリングオシレータに
より構成され、電源ＶCC2 により電力供給されている。
この発振周波数ｆは、電源ＶCC2 の電圧に基づいて変化
し、電源ＶCC2 が高い場合には高い周波数で発振し、電
源ＶCC2 が低い場合には低い周波数で発振する。

【００６４】分周器２２は、ＶＣＯ２１の発振周波数を
１／ｍに分周する。

【００６５】位相比較器２３は、分周器２２の出力の発
振周波数ｆ／ｍの信号とクロック信号ＣＬＫ1 との位相
を比較して、ｐＭＯＳ２１１およびｎＭＯＳ２１２それ
ぞれを以下のように制御する。

【００６６】クロック信号ＣＬＫ1 の方が発振周波数ｆ
／ｍの信号より位相が進んでいる場合、ｐＭＯＳ２１１
をオン状態に、また、ｎＭＯＳ２１２をオフ状態にす
る。逆に、クロック信号ＣＬＫ1 の方が発振周波数ｆ／
ｍの信号より位相が遅れている場合、ｐＭＯＳ２１１を
オフ状態に、また、ｎＭＯＳ２１２をオン状態にする。
この働きによって電源ＶCC2 の電圧が変化し、発振周波
数ｆ／ｍの信号の位相とクロック信号ＣＬＫ1 の位相と
が等しくなるように制御される。

【００６７】位相が等しくなった状態では、発振周波数
ｆ／ｍの信号とクロック信号ＣＬＫ1 との周波数は等し
くなる。例えば、低しきい値論理回路のクリティカルパ
スがＶＣＯ２１を構成するゲート単体の遅延時間のｎ
倍、ＶＣＯ２１を構成するリングオシレータの段数ｎ／
ｍの場合、低しきい値論理回路のクリティカルパスの遅
延時間がクロック信号ＣＬＫ1 の周期に等しくなるよう
に電源ＶCC2 の電圧が制御されることになる。

【００６８】実際には、ＶＣＯ２１を構成するリングオ
シレータの段数を少し余裕をもって設定した場合、低し
きい値論理回路がクロック信号ＣＬＫ1 の周波数で確実
に動作するために必要でかつ最低の電圧を電源ＶCC2 に
より供給することができる。この結果、回路が低速で動
作すればよい場合にはクロック信号ＣＬＫ1 の周波数を
下げれば電源ＶCC2 の電圧が低下し、アクティブモード
の際の消費電力を低減することができる。

【００６９】ｐＭＯＳ２１３，２１５，２１７それぞれ
には制御信号ＳＬＰ、また、ｎＭＯＳ２１４，２１６，
２１８それぞれには制御信号ＳＬＰB を印加して、アク
ティブモードの際にはオン状態にし、スタンバイモード
の際にはオフ状態とする。

【００７０】ｐＭＯＳ２１９には制御信号ＳＬＰB 、ま
た、ｎＭＯＳ２２１には制御信号ＳＬＰを印加して、ア
クティブモードの際にはオフ状態にし、スタンバイモー
ドの際にはオン状態とする。

【００７１】これらの回路によって、スタンバイモード
の際にはＶＣＯ２１、分周器２２、および位相検出器２
３の電源供給が停止され、ｐＭＯＳ２１１およびｎＭＯ
Ｓ２１２はオフ状態になるので電源ＶCC2 の供給が停止
する。

【００７２】ｎＭＯＳ２２０は、ドレイン端子にｐＭＯ
Ｓ２１１のゲート端子、ソース端子に電源ＶSSそれぞれ
を接続する。

【００７３】この回路でアクティブモードに復帰する場
合、ｎＭＯＳ２２０を一時的にオン状態にするような制
御信号ＡＣＴを印加し、ｐＭＯＳ２１１をオン状態にし
て電源ＶCC2 の電圧をある程度まで強制的に上昇させて
いる。

【００７４】次に、図４を参照して図１の振幅変換回路
３の一例について説明する。

【００７５】図４において、振幅変換回路３は、ｐＭＯ
Ｓ２３１、インバータ回路２３２、およびｎＭＯＳ２３
３により構成されている。

【００７６】ｐＭＯＳ２３１は、ソース端子を電源ＶCC
1 に、ドレイン端子を出力にそれぞれ接続し、インバー
タ回路２３２は、入力端子をｐＭＯＳ２３１のドレイン
端子に、出力端子をｐＭＯＳ２３１のドレイン端子にそ
れぞれ接続している。ｎＭＯＳ２３３はパストランジス
タであり、ソース端子を入力に、ドレイン端子をインバ
ータ回路２３２の入力に、またゲート端子を電源Ｖcc1
に接続している。

【００７７】従って、低レベルの信号である電源ＶSSの
電圧が入力された場合、ｐＭＯＳ２３１はオフ状態であ
るので、入力された電源ＶSSの電圧がｎＭＯＳ２３３に
よるパストランジスタを経由してそのまま出力される。

【００７８】他方、高レベルの信号である電源ＶCC2 の
電圧が入力された場合、まず、ｎＭＯＳ２３３のパスト
ランジスタを経由して出力が上昇する。次いで、出力の
上昇により、ｐＭＯＳ２３１がオン状態となって出力を
充電し、電源ＶCC1 の電圧を出力する。この際、ｎＭＯ
Ｓ２３３のパストランジスタは、前段のｐＭＯＳを介し
て電源ＶCC1 から電源ＶCC2 へ電流が流れることを防止
するため、入力が電源ＶCC2 の電圧より高くならないよ
うにする役目を果たしている。

【００７９】次に、図５を参照して上記図４とは別の図
１における振幅変換回路３の一例について説明する。

【００８０】図５の回路は、従来よく用いられる回路で
あり、ｎＭＯＳ２３４，２３５、ｐＭＯＳ２３６，２３
７、およびインバータ回路２３８により構成されてい
る。

【００８１】ｎＭＯＳ２３４は、ソース端子を電源ＶSS
に接続し、ゲート端子を入力に接続している。ｎＭＯＳ
２３５は、ソース端子を電源ＶSSに接続し、ゲート端子
を入力の反転信号を形成するためのインバータ回路２３
８の出力に接続している。

【００８２】ｐＭＯＳ２３６は、ソース端子を電源ＶCC
1 に、ドレイン端子をｎＭＯＳ２３４のドレイン端子
に、またゲート端子をｎＭＯＳ２３５のドレイン端子に
接続している。ｐＭＯＳ２３７は、ソース端子を電源Ｖ
CC1 、ドレイン端子をｎＭＯＳ２３５のドレイン端子、
またゲート端子をｎＭＯＳ２３４のドレイン端子、それ
おぞれに接続している。

【００８３】ｎＭＯＳ２３５のドレイン端子およびｐＭ
ＯＳ２３７のドレイン端子が出力となる。

【００８４】低レベルの信号である電源ＶSSの電圧が入
力された場合、ｎＭＯＳ２３４はオフ状態、またｎＭＯ
Ｓ２３５はオン状態になるので、出力はｎＭＯＳ２３５
の放電により電源ＶSSの電圧となる。他方、こうレベル
の信号である電源ＶCC2 の電圧が入力された場合、ｎＭ
ＯＳ２３４はオン状態、またｎＭＯＳ２３５はオフ状態
になるので、出力はｐＭＯＳ２３７の放電により電源Ｖ
CC1 の電圧となる。

【００８５】次に、図６を参照して図１の振幅変換回路
５の一例について説明する。

【００８６】この回路は、ｎＭＯＳ２４１のパストラン
ジスタにより構成されている。このｎＭＯＳ２４１は、
高レベルの出力電圧を、ｎＭＯＳ２４１のしきい値電圧
ＶTNにより、電源ＶCC1 としきい値電圧ＶTNとの差に制
限している。例えば、電源ＶCC1 の電圧が１．５ボル
ト、電源ＶCC2 の電圧が１．０ボルトの場合、しきい値
電圧ＶTNには０．５ボルトが設定されればよい。

【００８７】図１における高しきい値情報保持回路４に
は、図９に示された従来の回路をそのまま用いることが
できる。図９の電源ＶCCには電源ＶCC1 が供給され、ク
ロック信号ＣＫ，ＣＫB には高レベル電圧である電源Ｖ
CC1 の電圧が望ましい。相補型パストランジスタ１０
３，１０４およびインバータ回路１０５，１０６それぞ
れは、全て、高しきい値電圧のＭＯＳＦＥＴで構成され
ている。

【００８８】従って、高速動作は高い電源電位の電源Ｖ
CC1 で達成でき、また、低消費電力は高いしきい値電圧
で達成できる。すなわち、上記ＭＴＣＭＯＳ技術以前の
回路および方法をそのまま使用することができる。

【００８９】次に、図７では、本発明の上記図１とは異
なる実施例についての系統図が示されている。図１との
相違点は、信号の振幅変換を行う回路を、電源ＶCC2 に
接続する低しきい値論理回路２と電源ＶCC1 に接続する
高しきい値情報保持回路４との間に備えられる振幅変換
回路３のみとし、図１における振幅変換回路５を削除し
ていることである。

【００９０】その理由は、論理回路をＣＭＯＳ基本回路
で構成する場合、その入力端子に電源電位より高い電圧
の信号を印加しても、デバイスの耐圧以下であるならば
何も問題ないので、高レベルの出力電圧を制限する回路
を省くことができるからである。

【００９１】上記説明では、機能ブロックおよび回路構
成を図示して説明したが、上記機能を満たすものであれ
ば、機能の構成は自由であり、上記説明が本発明を限定
するものではない。

【００９２】

【発明の効果】以上説明したように本発明によれば、次
のような効果を得ることができる。

【００９３】第一の効果は、情報保持回路を含め従来の
基本回路をそのまま組み立てて使用しつつ、アクティブ
モードの際の高速動作とスタンバイモードの際の低消費
電力とを両立させることができることである。

【００９４】第二の効果は、ラッチ回路等に必要な制御
信号が少なく、かつモードを切り替える際の微妙なタイ
ミング調整が不要であることである。

【００９５】第三の効果は、スタンバイモードの際に電
源降圧回路で電源供給を停止できることにより、いっそ
うの低消費電力が実現できることである。

【００９６】第四の効果は、アクティブモードとスタン
バイモードとの切替えと第二の電源ＶCC2 の電位設定と
を、ＬＳＩチップレベルではなく、回路ブロック毎に緻
密に行うことにより、消費電力の低減を一層促進できる
ことである。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示す機能ブロック図で
ある。

【図２】図１における電源降圧回路の一形態を示す回路
図である。

【図３】図２と別の電源降圧回路の一形態を示す回路図
である。

【図４】図１における振幅変換回路の一形態を示す回路
図である。

【図５】図４と別の振幅変換回路の一形態を示す回路図
である。

【図６】図４，５と別の振幅変換回路の一形態を示す回
路図である。

【図７】図１と別の本発明の実施の一形態を示す機能ブ
ロック図である。

【図８】従来の一例を示す機能ブロック図である。

【図９】従来の汎用の情報保持回路の一例を示す回路図
である。

【図１０】図８に用いられる情報保持回路の一例を示す
回路図である。

【図１１】図１０と別の情報保持回路の一例を示す回路
図である。

【符号の説明】

１スイッチ付き電源降圧回路２、６低しきい値論理回路３、５振幅変換回路４高しきい値情報保持回路２１ＶＣＯ（電圧制御発振回路）２２分周器２３位相検出器２０１、２０３、２０５、２１１、２１３、２１５、２
１７、２１９、２３１、２３６、２３７ｐＭＯＳ２０２コンパレータ回路２３２、２３８インバータ回路２０４、２１２、２１４、２１６、２１８、２２０、２
２１、２３３、２３４、２３５、２４１ｎＭＯＳ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00

Claims

(57)【特許請求の範囲】

【請求項１】基準電圧から第一の電源および第二の電
源を生成して外部に供給し、スタンバイモードの際に第
二の電源電位の供給を停止する電源供給回路と、前記第
一の電源に接続し、スタンバイモードの間に電源電位を
必要とする第一の回路と、前記第二の電源に接続して電
位の供給を受ける第二の回路と、前記第一の回路と前記
第二の回路との間でこの第一の回路の入出力の少くとも
一方で入出力信号の振幅変換を行う振幅変換回路とを備
えることを特徴とする低消費電力半導体集積回路。
【請求項２】請求項１に記載の低消費電力半導体集積
回路において、前記第二の電源の電位は前記第一に電源
の電位より低く、前記第一の回路を高しきい値電圧のＭ
ＯＳＦＥＴにより構成し、前記第二の回路を低しきい値
電圧のＭＯＳＦＥＴにより構成することを特徴とする低
消費電力半導体集積回路。
【請求項３】基準電圧から電源ＶCC1 およびこの電源
ＶCC1 より低電圧の電源ＶCC2 、並びに電源ＶSSを生成
して各回路に供給し、スタンバイモードの際に前記電源
ＶCC2 の供給を停止する電源スイッチ付き電源降圧回路
と、前記電源ＶCC1 および前記電源ＶSSの供給を受け、
高しきい値電圧のＭＯＳＦＥＴにより構成される情報保
持回路と、前記電源ＶCC2 および前記電源ＶSSの供給を
受け、低しきい値電圧のＭＯＳＦＥＴにより構成される
論理回路と、前記電源ＶCC1 ，ＶCC2 ，ＶSSの供給を受
けると共に、前記論理回路と前記情報保持回路との間に
設けられ、この論理回路から受けた信号の振幅を変換し
て前記情報保持回路へ送る振幅変換回路とを備えること
を特徴とする低消費電力半導体集積回路。
【請求項４】請求項３に記載の低消費電力半導体集積
回路において、前記振幅変換回路は、ソース端子を前記
電源ＶCC1 、ドレイン端子を出力それぞれに接続するｐ
ＭＯＳと、前記電源ＶCC1 および前記電源ＶSSの供給を
うけ、入力端子を前記ｐＭＯＳのドレイン端子、出力端
子を前記ｐＭＯＳのゲート端子それぞれに接続するイン
バータ回路と、ソース端子を入力、ドレイン端子を前記
インバータ回路の入力端子、ゲート端子を前記電源ＶCC
1 それぞれに接続するｎＭＯＳのパストランジスタとを
備えることを特徴とする低消費電力半導体集積回路。
【請求項５】請求項３に記載の低消費電力半導体集積
回路において、前記情報保持回路と前記振幅変換回路と
の間に、この情報保持回路から受けた信号の振幅を変換
して前記論理回路へ送る第二の振幅変換回路を追加して
備えることを特徴とする低消費電力半導体集積回路。
【請求項６】請求項１から請求項５までのいずれか一
つに記載の低消費電力半導体集積回路において、前記電
源供給回路は３端子レギュレータであることを特徴とす
る低消費電力半導体集積回路。
【請求項７】請求項１から請求項５までのいずれか一
つに記載の低消費電力半導体集積回路において、前記電
源供給回路は、ソース端子を前記電源ＶCC1、およびド
レイン端子を前記電源ＶCC2 それぞれに接続する第一の
ｐＭＯＳと、ソース端子を前記電源ＶCC2 、およびゲー
ト端子を制御信号ＳＬＰそれぞれに接続する第二および
第三のｐＭＯＳと、ソース端子を前記電源ＶCC1 、およ
びゲート端子を制御信号ＳＬＰそれぞれに接続する第四
のｐＭＯＳと、ソース端子を前記電源ＶCC1 、ドレイン
端子を前記第一のｐＭＯＳのゲート端子、およびゲート
端子を制御信号ＳＬＰB それぞれに接続する第五のｐＭ
ＯＳと、ソース端子を前記電源ＶSS、およびドレイン端
子を前記電源ＶCC2 それぞれに接続する第一のｎＭＯＳ
と、ソース端子を前記電源ＶSS、および、ゲート端子を
制御信号ＳＬＰBそれぞれに接続する第二、第三および
第四のｎＭＯＳと、ソース端子を前記電源ＶSS、ドレイ
ン端子を前記第一のｐＭＯＳのゲート端子、およびゲー
ト端子を制御信号ＡＣＴそれぞれに接続する第五のｎＭ
ＯＳと、ソース端子を前記電源ＶSS、ドレイン端子を前
記第一のｎＭＯＳのゲート端子、およびゲート端子を制
御信号ＳＬＰそれぞれに接続する第六のｎＭＯＳと、前
記第二のｐＭＯＳおよび前記第二のｎＭＯＳそれぞれの
ドレイン端子を接続しいずれか一方から電力の供給を受
けて所定の周波数を発振する電圧制御発振回路（以後、
ＶＣＯと略称する）と、第三のｐＭＯＳおよび前記第三
のｎＭＯＳそれぞれのドレイン端子を接続しいずれか一
方から電力の供給を受けると共に前記ＶＣＯの発信周波
数を受けてこれを分周する分周器と、第四のｐＭＯＳお
よび前記第四のｎＭＯＳそれぞれのドレイン端子を接続
しいずれか一方から電力の供給を受けると共にクロック
信号ＣＬＫ1 および前記分周器の出力を受け、このクロ
ック信号ＣＬＫ1 の位相と前記分周器の出力の位相とを
比較して結果を前記第一のｐＭＯＳおよび前記第一のｎ
ＭＯＳそれぞれのゲート端子に出力する位相検出器とを
備え、前記クロック信号ＣＬＫ1 の周波数により前記電
源ＶCC2 の電圧が確保できると共に、前記制御信号ＳＬ
Ｐ，ＳＬＰB により、前記第二、第三および第四それぞ
れのｐＭＯＳおよびｎＭＯＳそれぞれをアクティブモー
ドの際にはオン状態にする一方、スタンバイモードの際
にはオフ状態にし、前記第五のｐＭＯＳおよび前記第六
のｎＭＯＳそれぞれをアクティブモードの際にはオフ状
態にする一方、スタンバイモードの際にはオン状態に
し、かつ、前記制御信号ＡＣＴにより、スタンバイモー
ドからアクティブモードに復帰の際に前記第五のｎＭＯ
Ｓを一時的にオン状態にすることを特徴とする低消費電
力半導体集積回路。