CN108418573B - 电源采样电路及包括其的零功耗上电复位电路 - Google Patents

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Abstract

本公开提供了一种电源采样电路及包括其的零功耗上电复位电路。其中，该电源采样电路包括：第一NMOS，其栅极与自身的源极连接；第一PMOS，其栅极与自身的漏极连接，其漏极同时与所述第一NMOS的漏极连接；第一电阻，其第一端与所述第一PMOS的源极连接；第一电容，其第一端与所述第一NMOS的源极连接，其第二端与所述第一PMOS的漏极连接；第二NMOS，其源极与所述第一电容的第一端连接，其栅极与所述第一电容的第二端连接；以及第二电容，其第一端与所述第二NMOS的漏极连接，其第二端与所述第一电阻的第二端连接。本公开电源采样电路及包括其的零功耗上电复位电路，对电源的上电时间长短依赖度低，具有工艺跟随特性。

Description

电源采样电路及包括其的零功耗上电复位电路
技术领域
本公开涉及电路领域，具体涉及一种零功耗、对电源的上电时间长短依赖度低和工艺跟随的电源采样电路及包括其的上电复位电路。
背景技术
上电复位电路是电路系统中普遍使用的基本模拟模块。当电路系统的功耗预算比较苛刻的情况下，零静态功耗的上电复位电路是一个必然选择。然而，要实现零静态功耗也是需要付出代价的，比如增加反馈控制信号来控制电源采样电路的开关，反馈控制信号的正确性必须得到保证，当上电复位电路在没有达到翻转阈值和超过翻转阈值两种状态下保证电源采样电路打开和关闭。
常规做法的零静态功耗上电复位电路如图1所示，该电路由VDD采样电路，POR状态翻转锁存输出驱动电路和Brown Out复位电路组成。该电路工作过程：当VDD在上电时控制信号POR EN为‘0’，VDD采样电路的开关管MP1打开，经过电阻R1和R2对VDD电压进行分压，当节点VDD DET电压达到上电复位电路设计的翻转阈值时状态翻转并将状态锁存起来，同时控制信号POR EN为‘1’，VDD采样电路的开关管MP1关闭，此时VDD到VSS的通路被关断静态功耗为零，POR输出；当VDD下电达到设计阈值时，Brown Out复位电路工作将POR状态翻转锁存电路进行复位，此时控制信号POR EN从‘1’转变为‘0’，VDD采样电路的开关管MP1再次打开等待下次VDD上电过程。该电路存在的不足是要保证控制信号POR EN在电源VDD上电和下电过程中状态的正确性，否则将不能完成上电复位的功能，现有复位电路为了达到该目的电路使用了较复杂的设计。
发明内容
(一)要解决的技术问题
为了解决或者至少部分缓解上述技术问题，本公开提供了一种电源采样电路及包括其的零功耗上电复位电路，其对电源的上电时间长短依赖度低，具有工艺跟随特性。
(二)技术方案
根据本公开的一个方面，提供了一种电源采样电路，包括：第一NMOS，其栅极与其自身的源极连接；第一PMOS，其栅极与其自身的漏极连接，且其漏极同时与所述第一NMOS的漏极连接；第一电阻，其第一端与所述第一PMOS的源极连接；第一电容，其第一端与所述第一NMOS的源极连接，其第二端与所述第一PMOS的漏极连接；第二NMOS，其源极与所述第一电容的第一端连接，其栅极与所述第一电容的第二端连接；以及第二电容，其第一端与所述第二NMOS的漏极连接，其第二端与所述第一电阻的第二端连接。
在一些实施例中，所述第一NMOS的栅极接地。
根据本公开的另一个方面，一种零功耗上电复位电路，其包括所述的电源采样电路，还包括POR状态翻转电路，与所述电源采样电路连接。
在一些实施例中，所述POR状态翻转电路包括：第三NMOS、第四NMOS、第二PMOS、第三PMOS、第五NMOS以及第三电容；其中，所述第三NMOS的栅极与第四NMOS的漏极连接，第三NMOS的漏极与第四NMOS的栅极连接，第三NMOS的源极与第四NMOS的源极连接；所述第二PMOS的栅极和第三PMOS的漏极连接，第二PMOS的漏极和第三PMOS的栅极连接，第二PMOS的源极和第三PMOS的源极连接；第五NMOS的栅极和源极同时与所述第四NMOS的源极连接，第五NMOS的漏极与所述第四NMOS的漏极连接；以及第三电容的第一端与所述第五NMOS的源极连接，第三电容的第二端与所述第五NMOS的漏极连接。
在一些实施例中，所述POR状态翻转电路的第三NMOS的源极与所述电源采样电路的第二NMOS的源极连接；所述POR状态翻转电路的第二PMOS的源极与所述电源采样电路的第二电容的第二端连接。
在一些实施例中，所述的零功耗上电复位电路还包括：输出驱动电路，所述输出驱动电路与所述POR状态翻转电路连接。
在一些实施例中，所述输出驱动电路包括：第六NMOS、第七NMOS、第四PMOS以及第五PMOS；其中，所述第六NMOS的源极与所述第七NMOS的源极连接，第四PMOS的源极与所述第五PMOS的源极连接，所述第六NMOS的栅极与所述第四PMOS的栅极连接，所述第六NMOS的漏极与所述第四PMOS的漏极连接，所述第七NMOS的栅极与所述第五PMOS的栅极连接，所述第七NMOS的漏极与所述第五PMOS的漏极连接。
在一些实施例中，所述输出驱动电路的第六NMOS的源极与所述POR状态翻转电路的第三电容的第一端连接，所述输出驱动电路的第六NMOS的栅极与所述POR状态翻转电路的第三电容的第二端连接，所述输出驱动电路的所述第四PMOS的源极与所述POR状态翻转电路的第三PMOS的源极连接。
(三)有益效果
从上述技术方案可以看出，本公开至少具有以下三个有益效果：
(1)电路稳态工作下，没有电源到地的直流通路，静态功耗为零。
(2)电路对VCC快速上电和缓慢上电都能正确给出复位信号，起到上电复位的作用，所以对VCC上电时间长短依赖度低。
(3)翻转电压由MP1和MN2的阈值电压决定，其Vth值会根据工艺特性而变化，具有工艺跟随特性。
附图说明
图1为现有零功耗上电复位电路框图。
图2为依据本公开实施例零功耗上电复位电路结构图。
图3为依据本公开实施例电路的各节点电压时序图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。
本公开针对以往零功耗上电复位电路的不足之处进行了优化，并且针对电源电压在极缓慢上电时容易造成上电复位电路因为器件漏电导致翻转点异常的情况也进行了优化。本公开上电复位电路不但具有电路结构简单，而且上电复位电路的翻转点同时具有工艺跟随的特性，对电源的上电时间长短依赖度低的特性。
如图2所示，本公开提供了一种电源采样电路，包括：
第一NMOS MN1，MN1栅极与其自身的源极连接；
第一PMOS MP1，MP1栅极与其自身的漏极连接，且MP1漏极同时与MN1漏极连接；
第一电阻R1，R1第一端与所述第一PMOS MP1的源极连接；
第一电容C1，C1第一端与所述第一NMOS MN1的源极连接，C1第二端与所述第一PMOS的漏极连接；
第二NMOS MN2，MN2源极与所述第一电容的第一端连接，MN2栅极与所述第一电容的第二端连接；以及
第二电容C2，C2第一端与所述第二NMOS MN2的漏极连接，C2第二端与所述第一电阻R1的第二端连接。其中，所述第一NMOS MN1的栅极接地。
请继续参照图2所示，本公开还提供了一种零功耗上电复位电路，其包括所述的电源采样电路，还包括，POR状态翻转电路(也称POR状态翻转锁存电路)，与所述电源采样电路连接。具体的，所述POR状态翻转电路包括：第三NMOS MN3、第四NMOS MN4、第二PMOS MP2、第三PMOS MP3、第五NMOS MN5以及第三电容C3；其中，所述第三NMOS MN3的栅极与第四NMOSMN4的漏极连接，第三NMOS MN3的漏极与第四NMOS MN4的栅极连接，第三NMOS MN3的源极与第四NMOS MN4的源极连接；所述第二PMOS MP2的栅极和第三PMOS MP3的漏极连接，第二PMOS MP2的漏极和第三PMOS MP3的栅极连接，第二PMOS MP2的源极和第三PMOS MP3的源极连接。第五NMOS MN5的栅极和源极同时与所述第四NMOS MN4的源极连接，第五NMOS MN5的漏极与所述第四NMOS MN4的漏极连接；第三电容C3的第一端与所述第五NMOS MN5的源极连接，第三电容C3的第二端与所述第五NMOS MN5的漏极连接。更具体而言，所述POR状态翻转电路的第三NMOS MN3的源极与所述电源采样电路的第二NMOS MN2的源极连接；所述POR状态翻转电路的第二PMOS MP2的源极与所述电源采样电路的第二电容C2的第二端连接。
进一步的，所述的零功耗上电复位电路还包括：输出驱动电路，所述输出驱动电路与所述POR状态翻转电路连接。具体的，所述输出驱动电路包括：第六NMOS MN6、第七NMOSMN7、第四PMOS MP4以及第五PMOS MP5；其中，所述第六NMOS的源极与所述第七NMOS的源极连接，第四PMOS的源极与所述第五PMOS的源极连接，所述第六NMOS的栅极与所述第四PMOS的栅极连接，所述第六NMOS的漏极与所述第四PMOS的漏极连接，所述第七NMOS的栅极与所述第五PMOS的栅极连接，所述第七NMOS的漏极与所述第五PMOS的漏极连接。更具体而言，所述输出驱动电路的第六NMOS的源极与所述POR状态翻转电路的第三电容的第一端连接，所述输出驱动电路的第六NMOS的栅极与所述POR状态翻转电路的第三电容的第二端连接，所述输出驱动电路的所述第四PMOS的源极与所述POR状态翻转电路的第三PMOS的源极连接。
本公开在现有上电复位电路基础上去掉了VDD采样电路的开关管，并在采样电路中增加了栅端接地的NMOS器件，DCG间距不使用最小设计规则，增大寄生PN结的面积，使用微小的反向漏电平衡VDD在极慢上电过程中PMOS器件MP1亚阈值漏电对上电复位电路的负面影响，从而使该上电复位电路具有对电源的上电时间长短依赖度低的特性；同时由于该上电复位电路的翻转电压主要由PMOS器件MP1和NMOS器件NM2的阈值电压决定，所以本身就具有工艺跟随特性。
具体而言，本实施例上电复位电路，将VDD采样电路的开关管MP1去掉，换成一个二极管接法的PMOS器件MP1，MP1的漏端接一个电容C1和GGMOS接法的NMOS器件MN1，且该器件的DCG间距不使用最小规则，该MN1器件的作用之后会进一步说明，这样本公开电路结构中MP1到地就没有了直流通路，当VDD上电时，在电源电压很低的时候由于MP1不能开启而使节点POR_A_1为‘0’，当VDD电压达到PMOS器件MP1的阈值电压时，MP1开启对节点POR_A_1充电，使该节点电压逐渐上升，当该节点电压达到NMOS器件NM2的阈值电压时，NM2开启将节点POR_A_2拉低，当节点POR_A_2电压从高拉到低的过程中具有正反馈功能的锁存器将该‘0’状态锁存起来，并使节点POR_A_3输出‘1’给后面的驱动电路，最终，POR_A输出‘1’上电复位结束。
本公开电路结构对传统的零功耗上电复位电路进行了有益的优化，在VDD电源发生极缓慢上电的时候，MP1器件在VDD电源电压很低的时候其实并不是处于关断状态，而使处于亚阈值导通状态，如果没有MN1器件，此时MP1的漏电流将使节点POR_A_1电压随电源电压VDD的升高而升高，而NMOS器件MN1的加入很好的解决了该问题，由于该NMOS器件是栅接地的方式，所以电路正常工作时没有电流流过该器件，而MN1的体二极管的反向漏电正好可以平衡VDD电源电压很低时MP1的亚阈值电流，从而使节点POR_A_1电压保持在零电位；同理，NMOS器件MN5也是这个作用，而使节点POR_A_3在VDD电源电压很低时保持在零电位，而且这里MN1和MN5的DCG间距不使用最小设计规则，即沟道长度不采用工艺的最小尺寸，有利于增加寄生PN结面积；电容C2的作用为利用其两端电压不能突变的特性使节点POR_A_2在VDD电源上电过程中保持与VDD电压一致，这里NMOS器件MN5和电容C2的作用是利用电容电压不能突变的特性和MN5寄生反向PN结漏电的特性分别确定POR_A_2和POR_A_3的初始电位，使由MP2、MP3、MN3和MN4构成的锁存器在VDD电源上电时有一个正确的初始态。电路中电容C1和C3的作用是调节该上电复位电路的延迟时间，电阻R1的作用是与PMOS器件MP1和NMOS器件MN2共同调节该上电复位电路的翻转电压，由于该上电复位电路的翻转电压VT主要由PMOS器件MP1的阈值电压Vthp和NMOS器件MN2的阈值电压Vthn决定，翻转电压VT大小如式(1)所示，所以本身就具有工艺跟随特性。本公开电路的各节点电压时序波形如图3所示，t1时刻，VDD电压为零，POR_A、POR_A_1和POR_A_2节点电压为零；t1～t2时间内VDD上电，但VDD电压小于MP1管的阈值电压Vthp，POR_A_1为零，POR_A_2电压由于电容C2电压保持的特性跟随VDD上升保持逻辑高，POR_A输出为零；t2时刻，VDD电压达到MP1管的阈值电压Vthp，MP1管开启，电容C1开始充电，POR_A_1电压缓慢上升，POR_A_2电压开始缓慢下降，POR_A输出为零；t3时刻，VDD电压达到翻转电压VT(Vthp+Vthn)，MN2管完全开启，POR_A_2电压快速下拉为零，使MP2、MP3、MN3和MN4构成的锁存器状态翻转，POR_A为VDD电压；t4时刻，VDD上电结束，保持为固定电压，POR_A_1电压为VDD-Vthp，POR_A_2为零，POR为VDD电压。
VT＝Vthp+Vthn (1)
至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员应当对本公开零功耗上电复位电路有了清楚的认识。
需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行更改或替换。
还需要说明的是，本文可提供包含特定值的参数的示范，但这些参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应值。实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (4)

1.一种零功耗上电复位电路，包括：
电源采样电路；
POR状态翻转电路，与所述电源采样电路连接；
其中，所述电源采样电路包括第一NMOS，其栅极与其自身的源极连接；第一PMOS，其栅极与其自身的漏极连接，且其漏极同时与所述第一NMOS的漏极连接；第一电阻，其第一端与所述第一PMOS的源极连接；第一电容，其第一端与所述第一NMOS的源极连接，其第二端与所述第一PMOS的漏极连接；第二NMOS，其源极与所述第一电容的第一端连接，其栅极与所述第一电容的第二端连接；第二电容，其第一端与所述第二NMOS的漏极连接，其第二端与所述第一电阻的第二端连接；所述第一NMOS的栅极接地；
其中，所述POR状态翻转电路包括：第三NMOS、第四NMOS、第二PMOS、第三PMOS、第五NMOS以及第三电容；所述第三NMOS的栅极与第四NMOS的漏极连接，第三NMOS的漏极与第四NMOS的栅极连接，第三NMOS的源极与第四NMOS的源极连接；所述第二PMOS的栅极和第三PMOS的漏极连接，第二PMOS的漏极和第三PMOS的栅极连接，第二PMOS的源极和第三PMOS的源极连接；第五NMOS的栅极和源极同时与所述第四NMOS的源极连接，第五NMOS的漏极与所述第四NMOS的漏极连接；第三电容的第一端与所述第五NMOS的源极连接，第三电容的第二端与所述第五NMOS的漏极连接；
其中，所述POR状态翻转电路的第三NMOS的源极与所述电源采样电路的第二NMOS的源极连接；所述零功耗上电复位电路还包括：输出驱动电路，所述输出驱动电路与所述POR状态翻转电路连接；所述输出驱动电路包括：第六NMOS、第七NMOS、第四PMOS以及第五PMOS，所述输出驱动电路的第六NMOS的源极与所述POR状态翻转电路的第三电容的第一端连接，其中，所述上电复位电路的翻转电压 VT＝Vthp+Vthn，其中，Vthp为第一PMOS的阈值电压Vthp，Vthn为第二NMOS的阈值电压。
2.根据权利要求1所述的零功耗上电复位电路，其中，所述POR状态翻转电路的第二PMOS的源极与所述电源采样电路的第二电容的第二端连接。
3.根据权利要求1所述的零功耗上电复位电路，其中，所述第六NMOS的源极与所述第七NMOS的源极连接，第四PMOS的源极与所述第五PMOS的源极连接，所述第六NMOS的栅极与所述第四PMOS的栅极连接，所述第六NMOS的漏极与所述第四PMOS的漏极连接，所述第七NMOS的栅极与所述第五PMOS的栅极连接，所述第七NMOS的漏极与所述第五PMOS的漏极连接。
4.根据权利要求3所述的零功耗上电复位电路，其中，所述输出驱动电路的第六NMOS的栅极与所述POR状态翻转电路的第三电容的第二端连接，所述输出驱动电路的所述第四PMOS的源极与所述POR状态翻转电路的第三PMOS的源极连接。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110837267B (zh) * 2019-11-27 2021-01-08 华大半导体有限公司 一种高可靠性上电复位电路
CN112994672B (zh) * 2021-05-12 2021-08-10 北京炬玄智能科技有限公司 一种上电复位电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1188140A (ja) * 1997-09-10 1999-03-30 Nec Corp 低消費電力半導体集積回路
CN102270979A (zh) * 2011-04-12 2011-12-07 建荣集成电路科技(珠海)有限公司 一种上电复位电路
TW201332286A (zh) * 2012-01-30 2013-08-01 Seiko Instr Inc 電力開啟重置電路
CN103427812A (zh) * 2012-05-25 2013-12-04 国家电网公司 一种上电复位电路及其方法
WO2017113601A1 (zh) * 2015-12-28 2017-07-06 深圳Tcl数字技术有限公司 零功耗待机电路及零功耗待机电视
CN207884585U (zh) * 2018-02-07 2018-09-18 中国科学院半导体研究所 电源采样电路及上电复位电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102291110B (zh) * 2011-06-21 2013-01-02 东南大学 一种具有零静态电流消耗和稳定起拉电压的上电复位电路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1188140A (ja) * 1997-09-10 1999-03-30 Nec Corp 低消費電力半導体集積回路
CN102270979A (zh) * 2011-04-12 2011-12-07 建荣集成电路科技(珠海)有限公司 一种上电复位电路
TW201332286A (zh) * 2012-01-30 2013-08-01 Seiko Instr Inc 電力開啟重置電路
KR20130088064A (ko) * 2012-01-30 2013-08-07 세이코 인스트루 가부시키가이샤 파워 온 리셋 회로
CN103427812A (zh) * 2012-05-25 2013-12-04 国家电网公司 一种上电复位电路及其方法
WO2017113601A1 (zh) * 2015-12-28 2017-07-06 深圳Tcl数字技术有限公司 零功耗待机电路及零功耗待机电视
CN207884585U (zh) * 2018-02-07 2018-09-18 中国科学院半导体研究所 电源采样电路及上电复位电路

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