CN110703010A - 测试电路 - Google Patents

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Abstract

本发明公开了一种测试电路，包括局部电源产生电路、施密特触发电路、反相电路和电平转换电路；所述局部电源产生电路的输入端连接模拟高压端vccio，所述局部电源产生电路的输出端vp分别连接所述施密特触发电路和所述反相电路的激励电压高压端；所述施密特触发电路和所述反相电路的激励电压低压端接地vss；所述施密特触发电路的输入端连接所述数字低压端vdd，输出端分别连接所述反相电路的输入端和所述电平转换电路的von端；所述反相电路的输出端连接所述电平转换电路的vop端。本发明能够解决传统的测试电路不能滤除上电掉电过程中数字低压端vdd的毛刺导致隔离信号vdd_detect跳变，进而导致测试电路在上电掉电过程中不稳定的问题。

Description

测试电路
技术领域
本发明涉及半导体集成电路技术领域，特别涉及一种测试电路。
背景技术
通常的测试电路中包括模拟高压信号vccio、数字低压信号vdd和隔离信号 vdd_detect，vdd_detect用于保证在vccio有电且vdd没电时，使用vccio的高压电路为确定的状态。
传统的测试电路不能滤除上电掉电过程中vdd的毛刺，会导致隔离信号 vdd_detect跳变，进而导致测试电路在上电掉电过程中不稳定。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种测试电路，能够解决传统的测试电路不能滤除上电掉电过程中数字低压端vdd 的毛刺导致隔离信号vdd_detect跳变，进而导致测试电路在上电掉电过程中不稳定的问题。
根据本发明的第一方面实施例的一种测试电路，其特征在于：
包括局部电源产生电路、施密特触发电路、反相电路和电平转换电路；局部电源产生电路的输入端连接vccio模拟高压端，局部电源产生电路的vp输出端口分别连接施密特触发电路和反相电路的激励电压高压端；施密特触发电路和反相电路的激励电压低压端接地vss；施密特触发电路的输入端连接vdd数字低压端口，施密特触发电路的输出端分别连接反相电路的输入端和电平转换电路的von信号输入端；反相电路的输出端连接电平转换电路的vop信号输入端。
根据本发明实施例的测试电路，至少具有如下有益效果：vdd数字低压端口的信号经过施密特触发电路滤波后输出无毛刺的测试信号von，测试信号von经过反相器得到无毛刺的测试信号vop，无毛刺的测试信号von和测试信号vop同时控制电平转换电路将高压输入端vccio转换为隔离信号vdd_detect，此过程不会因为数字低压vdd信号的毛刺导致隔离信号vdd_detect跳变。
根据本发明的一些实施例，施密特触发电路包括施密特触发电路包括第一 PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第一NMOS 晶体管MN1、第二NMOS晶体管MN2和第三NMOS晶体管MN3；
第一PMOS晶体管MP1的源极连接vp输出端口，第一PMOS晶体管MP1的栅极连接vdd数字低压端口，第一PMOS晶体管MP1的漏极与第二PMOS晶体管 MP2的源极和第三PMOS晶体管MP3的源极连接且具有节点Y；第二PMOS晶体管MP2的栅极连接vdd数字低压端口，第二PMOS晶体管MP2的漏极连接von 信号输出端；
第三PMOS晶体管MP3的栅极连接von信号输出端，第三PMOS晶体管MP3的漏极连接地vss；第一NMOS晶体管MN1的源极连接地vss，第一NMOS晶体管 MN1的栅极连接vdd数字低压端口，第一NMOS晶体管MN1的漏极与第二NMOS 晶体管MN2的源极和第三NMOS晶体管MN3的源极连接且具有节点X；第二 NMOS晶体管MN2的栅极连接vdd数字低压端口，第二NMOS晶体管MN2的漏极连接von信号输出端；第三NMOS晶体管MN3的栅极连接von信号输出端；第三NMOS晶体管MN3的漏极连接vp输出端口。
根据本发明实施例的测试电路，其中施密特触发电路，至少具有如下有益效果：输入信号电压vdd经过本施密特触发电路滤波后输出的测试信号von只有高电平和低电平两种模式，有效过滤了输入信号电压vdd的毛刺。
根据本发明的一些实施例，局部电源产生电路包括低压差线性稳压器LDO、电阻R1和R2；低压差线性稳压器LDO的同向输入端连接至电阻R1和电阻R2 的一端，电阻R1的另一端连接至vccio模拟高压端，电阻R2的另一端连接地vss；低压差线性稳压器LDO的反向输出端连接至低压差线性稳压器LDO的输出端，低压差线性稳压器LDO用于输出端输出电源vp。
根据本发明实施例的测试电路，其中局部电源产生电路，至少具有如下有益效果：电阻R1和R2起到分压作用，可以通过改变分压电阻R1和R2的阻值输出电源vp的电压值。
根据本发明的一些实施例，局部电源产生电路包括PMOS管MP4、MP5、 MP6、MP7、MP8和NMOS管MN4、MN5；PMOS管MP5、MP6、MP7和MP8 的漏极和源极依次首尾相连，且PMOS管MP5、MP6、MP7和MP8栅极均连接各自的漏极，其中PMOS管MP7的栅极还连接至NMOS管MN4的栅极；PMOS 管MP4连接NMOS管MN5的栅极和漏极，PMOS管MP4的源极连接NMOS管 MN4的源极，PMOS管MP4的源极连接NMOS管MN4的源极用于输出电源vp， NMOS管MN4的漏极连接vccio模拟高压端，NMOS管MN5的源极接地vss。
根据本发明实施例的测试电路，其中局部电源产生电路，至少具有如下有益效果：通过PMOS管MP4、MP5、MP6、MP7、MP8的阈值电压调整中间电压vb 的值，中间电压vb又可以通过NMOS管MN4、MN5分压得到vp；当vp上的负载翻转抽取电流时，则vp电压会略微下降，则MN4的栅源电压vgs增大，则提供的电流增大，负载翻转完成时vp电压恢复正常，即MN4提供电源功能。
根据本发明的一些实施例，电平转换电路包括差分对管单元和正反馈负载单元；模拟高压端vccio、正反馈负载单元、差分对管单元和地vss依次连接。
根据本发明实施例的测试电路，其中电平转换电路，至少具有如下有益效果：差分对管单元起电平转换效果，能将模拟高压端vccio的电压转化为隔离信号 vdd_detect；正反馈负载单元起接收控制信号并控制差分对管单元的作用。
根据本发明的一些实施例，差分对管单元包括PMOS管MP9和MP10，PMOS 管MP9的漏极和PMOS管MP10的栅极连接且具有节点A，PMOS管MP10的漏极和PMOS管MP9栅极连接且具有节点B，节点B还连接隔离信号vdd_detect 的输出端，用于输出隔离信号vdd_detect；PMOS管MP9、MP10的源极连接至模拟高压端vccio。
根据本发明实施例的测试电路，其中差分对管单元，至少具有如下有益效果：采用差分对管单元转换电平能得到精准的隔离信号vdd_detect，即vdd_detect＝ vccio或vdd_detect＝0。
根据本发明的一些实施例，正反馈负载单元包括NMOS管MN6和 MN7；NMOS管MN6和MN7的栅极分别连接vop信号输入端和von信号输入端， NMOS管MN6和MN7源极接地vss；NMOS管MN6的漏极、连接至节点A，MN7 的漏极连接至节点B。
根据本发明实施例的测试电路，其中正反馈负载单元至少具有如下有益效果：采用正反馈负载单元方便接收无毛刺的控制信号，避免因控制信号的毛刺引起隔离信号vdd_detect的跳变
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本发明实施方式的测试电路的原理示意图；
图2是本发明实施方式的施密特触发器电路；
图3是本发明实施方式的施密特触发器电路输入输出信号v～t曲线示意图；
图4是本发明一种实施方式的局部电源产生电路；
图5是本发明另一种实施方式的局部电源产生电路；
图6是本发明实施方式的电平转换电路。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
请参照图1本实施例中一种测试电路，包括局部电源产生电路10、施密特触发电路20、反相电路30和电平转换电路40；局部电源产生电路10的输入端连接vccio模拟高压端，局部电源产生电路10的vp输出端口分别连接施密特触发电路20和反相电路30的激励电压高压端；施密特触发电路20和反相电路30 的激励电压低压端接地vss；施密特触发电路20的输入端连接vdd数字低压端口 21，所述施密特触发电路20的输出端分别连接反相电路30的输入端和电平转换电路40的von信号输入端411；反相电路30的输出端连接电平转换电路40的 vop信号输入端412。vdd数字低压信号经过施密特触发电路滤波后输出无毛刺的测试信号von，测试信号von经过反相器得到无毛刺的测试信号vop，无毛刺的测试信号von和测试信号vop同时控制电平转换电路将高压输入端vccio转换为隔离信号vdd_detect，此过程不会因为数字低压vdd信号的毛刺导致隔离信号 vdd_detect跳变。
请参照图1至3本实施例中一种施密特触发电路20包括第一PMOS晶体管 MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第一NMOS晶体管MN1、第二NMOS晶体管MN2和第三NMOS晶体管MN3；第一PMOS晶体管MP1的源极连接vp输出端口，第一PMOS晶体管MP1的栅极连接vdd数字低压端口21，第一PMOS晶体管MP1的漏极与第二PMOS晶体管MP2的源极和第三PMOS晶体管MP3的源极连接且具有节点Y；第二PMOS晶体管MP2的栅极连接vdd数字低压端21，第二PMOS晶体管MP2的漏极连接von信号输出端22；第三PMOS 晶体管MP3的栅极连接von信号输出端22，第三PMOS晶体管MP3的漏极连接地vss；第一NMOS晶体管MN1的源极连接地vss，第一NMOS晶体管MN1的栅极连接vdd数字低压端口21，第一NMOS晶体管MN1的漏极与第二NMOS晶体管MN2的源极和第三NMOS晶体管MN3的源极连接且具有节点X；第二 NMOS晶体管MN2的栅极连接vdd数字低压端口21，第二NMOS晶体管MN2 的漏极连接von信号输出端22；第三NMOS晶体管MN3的栅极连接von信号输出端22；第三NMOS晶体管MN3的漏极连接vp输出接口。这种施密特触发电路，vdd数字低压信号经过本施密特触发电路滤波后输出的测试信号von只有高电平和低电平两种模式，有效过滤了输入信号电压vdd的毛刺。在一个具体的实施例中，当vdd＝0时，MP1、MP2导通，MN1、MN2关闭，输出von为高电平，则MP3关闭、MN3导通，则节点X电压为vp-vthn(vthn为NMOS管的阈值电压)。当vdd从0V上升时，由于节点X初始电压较高，则MN2必须在vdd大于 vp/2时才能导通，von才开始下降，即上升阈值vrise大于vp/2。另一方面，当 vdd＝vp时，MP1、MP2关闭，MN1、MN2导通，输出von为低电平，则MP3导通、MN3关闭，则节点Y电压为vss+vthp(vthp为PMOS管的阈值电压)。当 vdd从vp下降时，由于节点Y初始电压较低，则MP2必须在vdd小于vp/2时才能导通，von才开始上升，即下降阈值vfall小于vp/2。总之，上升阈值大于下降阈值，实现了迟滞功能，输入信号电压vdd在上电、掉电过程中有毛刺时均能得到有效滤除。
请参照图4本实施例中的局部电源产生电路10的一种实施方式包括低压差线性稳压器LDO、电阻R1和R2；低压差线性稳压器LDO的同向输入端连接至电阻R1和电阻R2的一端，电阻R1的另一端连接至vccio模拟高压端，电阻R2的另一端连接地vss；低压差线性稳压器LDO的反向输出端连接至低压差线性稳压器LDO的输出端，低压差线性稳压器LDO用于输出端输出电源vp。这种局部电源产生电路10的电阻R1和R2起到分压作用，可以通过改变分压电阻R1和R2 的阻值输出电源vp的电压值。
请参照图5本实施例中的局部电源产生电路10的另一种实施方式包括 PMOS管MP4、MP5、MP6、MP7、MP8和NMOS管MN4、MN5；PMOS管MP5、 MP6、MP7和MP8的漏极和源极依次首尾相连，且PMOS管MP5、MP6、MP7 和MP8栅极均连接各自的漏极，其中PMOS管MP7的栅极还连接至NMOS管 MN4的栅极；PMOS管MP4连接NMOS管MN5的栅极和漏极，PMOS管MP4 的源极连接NMOS管MN4的源极，PMOS管MP4的源极连接NMOS管MN4的源极用于输出电源vp，NMOS管MN4的漏极连接vccio模拟高压端，NMOS管 MN5的源极接地vss。这种局部电源产生电路10通过PMOS管MP4、MP5、MP6、 MP7、MP8的阈值电压调整中间电压vb的值，中间电压vb又可以通过NMOS 管MN4、MN5分压得到vp；当vp上的负载翻转抽取电流时，则vp电压会略微下降，则MN4的栅源电压vgs增大，则提供的电流增大，负载翻转完成时vp电压恢复正常，即MN4提供电源功能。
请参照图6本实施例中电平转换电路40包括差分对管单元41和正反馈负载单元42；模拟高压端vccio、正反馈负载单元42、差分对管单元41和地vss依次连接。差分对管单元41起电平转换效果，能将模拟高压端vccio的电压转化为隔离信号vdd_detect；正反馈负载单元42起接收控制信号并控制差分对管单元 41的作用。
请参照图6本实施例中差分对管单元41包括PMOS管MP9和MP10，PMOS 管MP9的漏极和PMOS管MP10的栅极连接且具有节点A，PMOS管MP10的漏极和PMOS管MP9栅极连接且具有节点B，节点B还连接隔离信号vdd_detect 的输出端，用于输出隔离信号vdd_detect；PMOS管MP9、MP10的源极连接至模拟高压端vccio。采用差分对管单元转换电平能得到精准的隔离信号 vdd_detect，即vdd_detect＝vccio或vdd_detect＝0。
请参照图6本实施例中正反馈负载单元42包括NMOS管MN6和MN7；NMOS 管MN6和MN7的栅极分别连接vop信号输入端412和von信号输入端411，NMOS 管MN6和MN7源极接地vss；NMOS管MN6的漏极、连接至节点A，MN7的漏极连接至节点B。采用正反馈负载单元42方便接收无毛刺的控制信号，避免因控制信号的毛刺引起隔离信号vdd_detect的跳变
本事实例中的MOS管MN6、MN7为输入差分对管，PMOS管MP9、MP10 交叉连接构成正反馈负载电路。当vop＝0、von＝vp时，MN6关闭、MN7导通，则输出vdd_detect＝0。当vop＝vp、von＝0时，MN6导通、MN7关闭，则输出 vdd_detect＝vccio，实现了测试信号von和测试信号vop控制电平转换电路将高压输入端vccio转换为隔离信号vdd_detect的过程。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所述技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (7)

1.一种测试电路，其特征在于：包括局部电源产生电路(10)、施密特触发电路(20)、反相电路(30)和电平转换电路(40)；所述局部电源产生电路(10)的输入端连接vccio模拟高压端，所述局部电源产生电路(10)的vp输出端口分别连接所述施密特触发电路(20)和所述反相电路(30)的激励电压高压端；所述施密特触发电路(20)和所述反相电路(30)的激励电压低压端接地vss；所述施密特触发电路(20)的输入端连接vdd数字低压端口(21)，所述施密特触发电路(20)的输出端分别连接所述反相电路(30)的输入端和所述电平转换电路(40)的von信号输入端(411)；所述反相电路(30)的输出端连接所述电平转换电路(40)的vop信号输入端(412)。
2.根据权利要求1所述的一种测试电路，其特征在于：所述施密特触发电路(20)包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第一NMOS晶体管MN1、第二NMOS晶体管MN2和第三NMOS晶体管MN3；所述第一PMOS晶体管MP1的源极连接所述vp输出端口，所述第一PMOS晶体管MP1的栅极连接所述vdd数字低压端口(21)，所述第一PMOS晶体管MP1的漏极与所述第二PMOS晶体管MP2的源极和所述第三PMOS晶体管MP3的源极连接且具有节点Y；
所述第二PMOS晶体管MP2的栅极连接所述vdd数字低压端口(21)，所述第二PMOS晶体管MP2的漏极连接所述von信号输出端(22)；
所述第三PMOS晶体管MP3的栅极连接所述von信号输出端(22)，所述第三PMOS晶体管MP3的漏极连接地vss；
所述第一NMOS晶体管MN1的源极连接所述地vss，所述第一NMOS晶体管MN1的栅极连接所述vdd数字低压端口(21)，所述第一NMOS晶体管MN1的漏极与第二NMOS晶体管MN2的源极和第三NMOS晶体管MN3的源极连接且具有节点X；
所述第二NMOS晶体管MN2的栅极连接所述vdd数字低压端口(21)，所述第二NMOS晶体管MN2的漏极连接所述von信号输出端(22)；
所述第三NMOS晶体管MN3的栅极连接所述von信号输出端(22)；所述第三NMOS晶体管MN3的漏极连接所述vp输出端口。
3.根据权利要求1所述的一种测试电路，其特征在于：所述局部电源产生电路(10)包括低压差线性稳压器LDO、电阻R1和R2；所述低压差线性稳压器LDO的同向输入端连接至所述电阻R1和所述电阻R2的一端，所述电阻R1的另一端连接至vccio模拟高压端，所述电阻R2的另一端连接所述地vss；所述低压差线性稳压器LDO的反向输出端连接至所述低压差线性稳压器LDO的输出端，所述低压差线性稳压器LDO用于输出端输出电源vp。
4.根据权利要求1所述的一种测试电路，其特征在于：所述局部电源产生电路(10)包括PMOS管MP4、MP5、MP6、MP7、MP8和NMOS管MN4、MN5；所述PMOS管MP5、MP6、MP7和MP8的漏极和源极依次首尾相连，且所述PMOS管MP5、MP6、MP7和MP8栅极均连接各自的漏极，其中所述PMOS管MP7的栅极还连接至所述NMOS管MN4的栅极；所述PMOS管MP4连接所述NMOS管MN5的栅极和漏极，所述PMOS管MP4的源极连接所述NMOS管MN4的源极，所述PMOS管MP4的源极连接所述NMOS管MN4的源极用于输出电源vp，所述NMOS管MN4的漏极连接所述vccio模拟高压端，所述NMOS管MN5的源极接所述地vss。
5.根据权利要求1所述的一种测试电路，其特征在于：所述电平转换电路(40)包括差分对管单元(41)和正反馈负载单元(42)；所述vccio模拟高压端、所述正反馈负载单元(42)、差分对管单元(41)和所述地vss依次连接。
6.根据权利要求5所述的一种测试电路，其特征在于：所述差分对管单元(41)包括PMOS管MP9和MP10，所述PMOS管MP9的漏极和所述PMOS管MP10的栅极连接且具有节点A，所述PMOS管MP10的漏极和所述PMOS管MP9栅极连接且具有节点B，所述节点B还连接隔离信号vdd_detect的输出端，用于输出隔离信号vdd_detect；所述PMOS管MP9、MP10的源极连接至vccio模拟高压端。
7.根据权利要求5所述的一种测试电路，其特征在于：所述正反馈负载单元(42)包括NMOS管MN6和MN7；所述NMOS管MN6和MN7的栅极分别连接所述vop信号输入端(412)和所述von信号输入端(411)，所述NMOS管MN6和MN7源极接所述地vss；所述NMOS管MN6的漏极、连接至所述节点A，所述MN7的漏极连接至所述节点B。
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