JP5817306B2 - 電源電圧検出回路 - Google Patents

Description

本発明は、電源電圧検出回路に関し、特に低電源電圧時の誤動作を回避する電源電圧検出回路に関する。

電子回路分野では、電源電圧が不足した場合の誤動作を回避するために、電源電圧検出回路を設け、電源電圧が所定値よりも低下した場合に、電源電圧検出回路が低電圧状態を検出し、システムへの通知やシステムの停止等を行っている。

図７は、従来構成の電源電圧検出回路の一例を示す図である。図７において従来構成の電源電圧検出回路は、第１の検出抵抗R1(41),第２の検出抵抗R2(42)、基準電圧Vrefを生成する回路20、および、上記第１及び第２の検出抵抗R1,R2による電源電圧VE(10)の分圧値VI(45)と基準電圧Vref(25)を比較するための比較器30から構成されている。

図８は、図７に示した従来構成の電源電圧検出回路における誤動作の発生を説明する図である。図７に示す電源電圧VE(10)が増加すると、第１の検出抵抗R1(41)及び第２の検出抵抗R2(42)によって分圧された電源電圧VE(10)の分圧値VI(45)も図８に示すように電源電圧VE(10)に比例して増加する。そして電源電圧VE(10)がVI=Vrefとなる電源電圧VE2以上になると、図７に示す比較器30の出力VOが反転し、電源電圧VE(10)が所望の値以上になったことを比較器30の出力VOによって知らせる。ここで図８中では比較器30の出力VOがLレベルからHレベルに変化したのを検出する例を示しているが、論理を反転させてHレベルからLレベルに変化するのを検出する構成としても良い。

また図７および図８に示すように、電源電圧VE(10)が低下して基準電圧Vrefを生成する回路20の電源電圧が不足すると、基準電圧Vref(25)が低下する。図８の上部に示すようにVE<VE1では、分圧値VI(45)と基準電圧Vref(25)の大小関係が逆転してしまい、比較器30の出力VOが反転し、図８の下左部に示すように誤信号を出力することになる。

下記特許文献１には、電源電圧の起動時において、電源電圧が急峻に立ち上がるのに比べて基準電圧の起動が遅く立ち上がる場合には低電源電圧未検出を出力できないという問題に対処するために、電源電圧検出点と比較器入力との間にスイッチを挿入し、かつ該比較器入力とグランド間に容量を接続し、さらに基準電圧の出力電圧を前記比較器の他方の入力に接続すると共にしきい値素子を介して前記スイッチの制御端子に接続するように構成することで急峻な電源電圧の立ち上がりに対しても確実に電源未検出信号を検出できるようにした電源検出回路が開示されている。

また下記特許文献２には、電源電圧が低く、基準電圧が充分出力されていない場合に、比較器の反転入力端子に電圧を印加せず、比較器出力をハイレベルに維持する電源電圧検出回路が開示されている。

特開２００４−３１７４１４号公報 特開２００５−２７８０５６号公報

上記特許文献１の方法では、電源電圧の停止後に、比較器の入力端子に接続されているコンデンサが放電される前に電源電圧を再起動すると、比較器が誤信号を出力する恐れがあるという問題がある。

また上記特許文献２の方法では、電源電圧が低く、基準電圧が充分出力されていない場合に、比較器の反転入力端子に電圧を印加せず、比較器出力をハイレベルに維持しているものの、比較器入力の非反転入力端子を反転入力端子よりも高電位に維持できないため比較器から誤信号を出力する恐れがあるという問題がある。

そこで本発明の目的は、低電圧状態を検出し、システムへの通知やシステムの停止等を行う電源電圧検出回路において低電源電圧時の誤動作を回避する電源電圧検出回路を提供することにある。

上記課題を解決するために本発明の一態様は、低電源電位側を基準として基準電圧を生成する回路と電源電圧検出用分圧抵抗と比較器で構成される電源電圧検出回路において、前記基準電圧を生成する回路の出力を高電位電源電圧にプルアップするプルアップ回路と、前記分圧抵抗の高電位側に直列にスイッチを設け、低電源電圧時に前記プルアップ回路で基準電圧をプルアップし、プルアップされた基準電圧電位によって、前記スイッチをオフし、分圧抵抗による分圧値を低電源電位側にプルダウンすることを特徴とする。

上記において前記プルアップ回路が、基準電圧を生成する回路の出力段にＮチャネルＭＯＳトランジスタのドレインとソースを直列接続し、ゲートを高電源電位に接続した構成であり、前記スイッチがＰチャネルＭＯＳトランジスタであり、ゲートが基準電圧を生成する回路の出力に接続された構成であることを特徴とする。

上記課題を解決するために本発明の別の態様は、高電源電位側を基準として基準電圧を生成する回路と電源電圧検出用分圧抵抗と比較器で構成される電源電圧検出回路において、前記基準電圧を生成する回路の出力を低電位電源電圧にプルダウンするプルダウン回路と、前記分圧抵抗の低電位側に直列にスイッチを設け、低電源電圧時に前記プルダウン回路で基準電圧をプルダウンし、プルダウンされた基準電圧電位によって、前記スイッチをオフし、分圧抵抗による分圧値を高電源電位側にプルアップすることを特徴とする。

上記において前記プルダウン回路が、基準電圧を生成する回路の出力段にＰチャネルＭＯＳトランジスタのドレインとソースを直列接続し、ゲートを低電源電位に接続した構成であり、前記スイッチがＮチャネルＭＯＳトランジスタであり、ゲートが基準電圧を生成する回路の出力に接続された構成であることを特徴とする。

本発明によれば、低電圧状態を検出し、システムへの通知やシステムの停止等を行う電源電圧検出回路において、低電源電圧時の基準電圧が低下した場合の誤動作を回避することができ、低電源電圧時の誤動作の抑制が可能となる。

本発明の実施形態に係る電源電圧検出回路の基本的構成を示す図である。 本発明の実施形態に係る電源電圧検出回路の具体例を示す図である。 図２に示した本発明の実施形態に係る電源電圧検出回路の具体例の動作概要を説明する図である。 図３に示す動作グラフにおいて図１中のプルアップ回路を用いない場合の動作比較例を示す図である。 図２中のＭＯＳトランジスタM1のしきい値電圧Vt1が低い場合の動作概要を示す図である。 図５に示す動作グラフにおいて図１中のプルアップ回路を用いない場合の動作比較例を示す図である。 従来構成の電源電圧検出回路の一例を示す図である。 図７に示した従来構成の電源電圧検出回路における誤動作の発生を説明する図である。

以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の実施形態に係る電源電圧検出回路の基本的構成を示す図である。図１において本発明の実施形態に係る電源電圧検出回路は、基準電圧Vrefを生成する回路200の出力にプルアップ回路250を設け、基準電圧Vrefを電源電圧VE(100)までプルアップする。さらに、電源電圧VE(100)の分圧値VI(345)を検出するためのR1(341),R2(342)から成る検出抵抗に直列にスイッチS1(347)を設け、基準電圧Vrefを生成する回路200の出力によって、上記スイッチS1(347)をオン/オフする。そうしておいて低電源電圧時に上記プルアップ回路250により基準電圧Vrefを生成する回路200の出力Vref(225)を上記電源電圧VE(100)までプルアップさせると共に、上記スイッチS1(347)をオフして分圧値VI(345)を強制的に零レベルに低下させることで、Vref(225)>VI(345)の状態を保持し、比較器330からの誤信号出力を回避する。

図２は、本発明の実施形態に係る電源電圧検出回路の具体例を示す図である。図２では、基準電圧Vrefを生成する回路200として一般的なバンドギャップ基準電圧生成回路200を用いた例を示しているが、他の構成の基準電圧生成回路を用いても良い。また図１中のスイッチS1(347)としてＰチャネルＭＯＳトランジスタM1(347)を低電圧検出回路300中において使用する例を示している。さらに、図１中のプルアップ回路250として、バンドギャップ基準電圧生成回路200の出力段における抵抗R4(208)の一端とバイポーラPNPトランジスタQ3(209)のエミッタの間にＮチャネルＭＯＳトランジスタM2(250)を設けている。その場合、抵抗R4(208)の一端は、ＮチャネルＭＯＳトランジスタM2(250)のドレインに接続され、ＮチャネルＭＯＳトランジスタM2(250)のソースはバイポーラPNPトランジスタQ3(209)のエミッタに接続される。バイポーラPNPトランジスタQ3(209)のベースはアースに接続される。またＮチャネルＭＯＳトランジスタM2(250)のゲートは、電源電圧VE(100)に接続される。なおバンドギャップ基準電圧生成回路200の出力段は、抵抗R4(208)の他端と電源電圧VE(100)との間に直列にＰチャネルＭＯＳトランジスタM7(207)を接続する。そしてＰチャネルＭＯＳトランジスタM7(207)は、バンドギャップ基準電圧生成回路200におけるＰチャネルＭＯＳトランジスタM5(205)とＰチャネルＭＯＳトランジスタM6(206)のゲートに共通接続される。その際、ＰチャネルＭＯＳトランジスタM6(206)のゲートをそのドレインに接続するようにしてミラー回路を構成する。

またバンドギャップ基準電圧生成回路200におけるＮチャネルＭＯＳトランジスタM3(203)とＮチャネルＭＯＳトランジスタM4(204)のゲートは共通接続され、ＮチャネルＭＯＳトランジスタM3(203)とＮチャネルＭＯＳトランジスタM4(204)のドレインは、上記ＰチャネルＭＯＳトランジスタM5(205)とＰチャネルＭＯＳトランジスタM6(206)のドレインにそれぞれ接続される。そしてＮチャネルＭＯＳトランジスタM3(203)のゲートをそのドレインに接続するようにしてミラー回路を構成する。ＮチャネルＭＯＳトランジスタM3(203)のソースはバイポーラPNPトランジスタQ1(201)のエミッタに接続され、バイポーラPNPトランジスタQ1(201)のコレクタはアースに接続される。またＮチャネルＭＯＳトランジスタM4(204)のソースは抵抗R3(210)の一端に接続され、抵抗R3(210)の他端は、バイポーラPNPトランジスタQ2(202)のエミッタに接続され、バイポーラPNPトランジスタQ2(202)のコレクタはアースに接続される。バイポーラPNPトランジスタQ1(201)およびバイポーラPNPトランジスタQ2(202)のベースはアースに接続される。なおバンドギャップ基準電圧生成回路200におけるバンドギャップとしては、当業者によく知られているように上記PNPトランジスタQ1(201)，Q2(202)，Q3(209)の各ベース−エミッタ間電圧が利用される。

図３は、図２に示した本発明の実施形態に係る電源電圧検出回路の具体例の動作概要を説明する図である。図３中のVgsm1，Vgsm2は各々ＭＯＳトランジスタM1(347)とM2(250)のゲート・ソース間電圧の変化を示している。Vt1，Vt2は各々ＭＯＳトランジスタM1(347)とM2(250)のしきい値電圧である。図３に示すように電源電圧VEの増加と共に、ゲート・ソース間電圧Vgsm1，Vgsm2は増加傾向を示す。電源電圧VEがVE<VE3では、Vgsm2<Vt2であるため、ＭＯＳトランジスタM2(250)はオフとなる。このため基準電圧Vref(225)は電源電圧VE(100)にプルアップされている。さらに、ゲート・ソース間電圧Vgsm1=VE-Vref=0Vとなり、ＭＯＳトランジスタM1(347)もオフとなる。よって、分圧値VI(345)は零までプルダウンされる。これにより、比較器330からの誤信号出力が回避される。

図３に示すように電源電圧VEがVE>VE3では、Vgsm2>Vt2となるためＭＯＳトランジスタM2(250)はオンし、基準電圧Vref(225)は上昇する。さらにゲート・ソース間電圧Vgsm1も上昇するが、Vgsm1<Vt1であるためＭＯＳトランジスタM1(347)はオフ状態が保持され、分圧値VI(345)は零までプルダウンされる。電源電圧VEがVE>VE4では、Vgsm1>Vt1となるためＭＯＳトランジスタM1(347)はオンし、分圧値VI(345)は電源電圧VE(100)に比例して増加する。電源電圧VEがVE>VE2になると、VI(345)>Vref(225)となり、比較器330の出力VOが反転し、電源電圧VEが上昇したことを通知する。

図４は、図３に示す動作グラフにおいて図１中のプルアップ回路250(図２中のM2)を用いない場合の動作比較例を示す図である。プルアップ回路250が無い場合、図４中のVE<VE5では、基準電圧Vrefと分圧値VIのいずれも0Vとなるため、図４に示すように比較器330が誤信号を出力する恐れがある。それを抑制するために図１に示すようにプルアップ回路250を設けることで、この誤動作を回避している。

図５は、図２に示した本発明の実施形態に係る電源電圧検出回路の具体例において、図２中のＭＯＳトランジスタM1のしきい値電圧Vt1が低い( Vt1 ＜ VE3−Vref(at VE=VE3) )場合の動作概要を示す図である。図５に示すように電源電圧VEの増加と共に、ゲート・ソース間電圧Vgsm1とVgsm2は増加傾向を示す。電源電圧VEがVE<VE3では、Vgsm2<Vt2であるため、ＭＯＳトランジスタM2(250)はオフとなる。このため基準電圧Vref(225)は電源電圧VE(100)にプルアップされている。さらに、ゲート・ソース間電圧Vgsm1=VE-Vref=0Vとなり、ＭＯＳトランジスタM1(347)もオフとなる。よって、分圧値VI(345)は零までプルダウンされる。これにより、比較器330からの誤信号出力が回避される。

図５に示すように電源電圧VEがVE>VE3では、Vgsm2>Vt2となるためＭＯＳトランジスタM2(250)はオンし、基準電圧Vref(225)は上昇する。さらにゲート・ソース間電圧Vgsm1も上昇し、Vgsm1>Vt1となるためＭＯＳトランジスタM1(347)はオンし、分圧値VI(345)は電源電圧VE(100)に比例して増加する。電源電圧VEがVE>VE2になると、VI(345)>Vref(225)となり、比較器330の出力VOが反転し、電源電圧VEが上昇したことを通知する。この場合、VE=VE3においてVI(345)<Vref(225)になるように基準電圧Vref(225)の値、第１及び第２の検出抵抗R1(341)，R2(342)の値、並びにプルアップ回路250またはスイッチS1(347)のしきい値を調整する。その場合、プルアップ回路250のしきい値調整は、抵抗や電流源等で電源電圧VE(100)を分圧し、その電圧をＭＯＳトランジスタM2(250)のゲート電圧に使用することで可能である。またスイッチS1(347)のしきい値調整は、抵抗や電流源等で基準電圧Vref(225)を分圧し、その電圧をＭＯＳトランジスタM1(347)のゲート電圧に使用することで可能である。またはR4(208)を複数個の抵抗を直列接続して構成し、抵抗と抵抗の接続点の電圧をＭＯＳトランジスタM1(347)のゲート電圧に使用しても良い。

図６は、図５に示す動作グラフにおいて図１中のプルアップ回路250(図２中のM2)を用いない場合の動作比較例を示す図である。プルアップ回路250が無い場合、図６中のVE=VE6〜VE1の間では、分圧値VI(345)と基準電圧Vref(225)の大小関係が逆転してしまい、比較器330の出力VOが反転し、誤信号を出力することになる。また電源電圧VEがVE<VE6では基準電圧Vref(225)と分圧値VI(345)のいずれも0Vとなるため、図６に示すように比較器330が誤信号を出力する恐れがある。それを抑制するために図１に示すようにプルアップ回路250を設けることで、この誤動作を回避している。

以上は、構成回路が低電源電位を基準に動作する場合について説明したが、高電源電位を基準に動作する場合においても、VEの極性を反転し、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタを交換すること、また、バイポーラで構成されるPNPトランジスタとNPNトランジスタを交換することで、同様に説明できる。

上記においてVEの極性の反転、並びに使用する半導体デバイスの置換は当該技術分野の技術者であれば格別の創作力を発揮せずとも実現できるので、敢えて回路の提示を省略することにする。

100 電源電圧VE
200 基準電圧Vrefを生成する回路
250 プルアップ回路(スイッチ(M2))
300 低電圧検出回路
330 比較器
341 検出抵抗(R1)
342 検出抵抗(R2)
347 スイッチ(M1)
M1,M5,M6,M7 ＰチャネルMOSトランジスタ
M2,M3,M4 ＮチャネルMOSトランジスタ
Q1〜Q3 バイポーラトランジスタ
VE 電源電圧
VI 分圧値
VO 比較器出力
Vref 基準電圧

Claims (4)

1. 低電源電位側を基準として基準電圧を生成する回路と電源電圧検出用分圧抵抗と比較器で構成される電源電圧検出回路において、前記基準電圧を生成する回路の出力を高電位電源電圧にプルアップするプルアップ回路と、前記分圧抵抗の高電位側に直列にスイッチを設け、低電源電圧時に前記プルアップ回路で基準電圧をプルアップし、プルアップされた基準電圧電位によって、前記スイッチをオフし、分圧抵抗による分圧値を低電源電位側にプルダウンすることを特徴とする電源電圧検出回路。
2. 前記プルアップ回路が、基準電圧を生成する回路の出力段にＮチャネルＭＯＳトランジスタのドレインとソースを直列接続し、ゲートを高電源電位に接続した構成であり、前記スイッチがＰチャネルＭＯＳトランジスタであり、ゲートが基準電圧を生成する回路の出力に接続された構成の請求項１記載の電源電圧検出回路。
3. 高電源電位側を基準として基準電圧を生成する回路と電源電圧検出用分圧抵抗と比較器で構成される電源電圧検出回路において、前記基準電圧を生成する回路の出力を低電位電源電圧にプルダウンするプルダウン回路と、前記分圧抵抗の低電位側に直列にスイッチを設け、低電源電圧時に前記プルダウン回路で基準電圧をプルダウンし、プルダウンされた基準電圧電位によって、前記スイッチをオフし、分圧抵抗による分圧値を高電源電位側にプルアップすることを特徴とする電源電圧検出回路。
4. 前記プルダウン回路が、基準電圧を生成する回路の出力段にＰチャネルＭＯＳトランジスタのドレインとソースを直列接続し、ゲートを低電源電位に接続した構成であり、前記スイッチがＮチャネルＭＯＳトランジスタであり、ゲートが基準電圧を生成する回路の出力に接続された構成の請求項３記載の電源電圧検出回路。

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