TW201443602A - 驅動電路 - Google Patents

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Abstract

本發明係提供一種驅動電路，包括：一位準調節器，用以接收具有第二電壓位準之參考電壓及具有第一電壓位準之輸入信號以產生一參考信號；一差動放大器，具有第一輸入端耦接至參考信號，第二輸入端耦接至輸出信號，以及一輸出端，其中具有一第三電壓位準之一操作電壓係提供至該差動放大器；以及一輸出級，用以接收輸入信號及操作電壓以產生輸出信號，其中差動放大器之第二輸入端係依據該輸入信號以耦接至差動放大器之輸出端，其中第一電壓位準係小於第三電壓位準，且第二電壓位準係介於第一電壓位準及該第三電壓位準之間。

Description

驅動電路
本發明係有關於驅動電路，特別是有關於可解決目前可攜式系統中之混合電壓問題的驅動電路。
現今的混合電壓源已常用在可攜式系統或電子系統中之積體電路(IC)的不同的元件上，例如類比電路及數位電路。舉例來說，在一IC中的類比電路及數位電路往往使用不同的電壓位準。除此之外，因為IC製程之緣故，在同一個IC中往往也需使用到除了用於類比電路及數位電路之兩個電壓位準之外的一額外電壓位準。意即該額外的電壓位準需提供至該IC中的某些單元或元件。因此，在傳統的IC中往往使用一複雜的驅動電路以提供該額外電壓位準，其不利於IC的微型化且會增加功率消耗。
本發明係提供一種驅動電路，用以依據一輸入信號及一參考電壓產生一輸出信號，該驅動電路包括：一位準調節器，用以接收具有一第二電壓位準之該參考電壓及具有一第一電壓位準之該輸入信號以產生一參考信號；一差動放大器，耦接至該位準調節器，其具有一第一輸入端耦接至該參考信號，一第二輸入端耦接至該輸出信號，以及一輸出端，其中具 有一第三電壓位準之一操作電壓係提供至該差動放大器；以及一輸出級，耦接至該差動放大器之該第二輸入端及該輸出端，用以接收該輸入信號及該操作電壓以產生該輸出信號，其中該差動放大器之該第二輸入端係依據該輸入信號以耦接至該差動放大器之該輸出端，其中該第一電壓位準係小於該第三電壓位準，且該第二電壓位準係介於該第一電壓位準及該第三電壓位準之間。
本發明更提供一種驅動電路，用以依據具有一第一電壓位準之一輸入信號及具有一第二電壓位準之一參考電壓以產生一輸出信號，該驅動電路包括：一差動放大器，其具有一第一輸入端耦接至該參考電壓，一第二輸入端耦接至該輸出信號，以及一輸出端，其中具有一第三電壓位準之一操作電壓係提供至該差動放大器；以及一輸出級，耦接至該差動放大器之該第二輸入端及該輸出端，用以接收該輸入信號及該操作電壓以產生該輸出信號，其中該第二輸入端係依據該輸入信號以耦接至該差動放大器之該輸出端，其中該第一電壓位準係小於該第三電壓位準，且該第二電壓位準係介於該第一電壓位準及該第三電壓位準之間。
本發明更提供一種驅動電路，用以依據來自具有一第一電壓位準之一輸入級電壓所產生的一輸入信號及具有第二電壓位準之一參考電壓產生一輸出信號。該驅動電路包括：一差動放大器，具有一第一輸入端耦接至該參考電壓、一第二輸入端耦接至該輸出信號、以及一輸出端，其中該差動放大器之電力係由具有一第三電壓位準之一操作電壓所提供；一 輸出級，耦接至該差動放大器之該第二輸入端及該輸出端，用以接收該輸入信號及該操作電壓以產生該輸出信號，其中該第二輸入端係依據該輸入信號耦接至該差動放大器之該輸出端，其中該第一電壓位準係低於該第三電壓位準，且該第二電壓位準係介於該第一電壓位準及該第三電壓位準之間，其中該操作電壓係依據該輸入信號及該輸入級電壓所產生。
100‧‧‧驅動電路
110‧‧‧位準調節器
120‧‧‧差動放大器
130‧‧‧輸出級
300‧‧‧帶差電壓參考電路
310‧‧‧運算放大器
320-360‧‧‧雙載子接面電晶體
600、600A‧‧‧切換式電容升壓器
601‧‧‧反相器
610‧‧‧電容調整電路
620‧‧‧充電控制器
621-622、631-632‧‧‧邏輯閘
623‧‧‧比較器
641-643‧‧‧時序延遲電路
VBE4X、VBE1X‧‧‧電壓
IPTAT‧‧‧電流
R1-R3‧‧‧電阻
Vi‧‧‧輸入信號
Vo‧‧‧輸出信號
Vr‧‧‧參考信號
Vref‧‧‧參考電壓
VB‧‧‧偏壓電壓
VDD‧‧‧操作電壓
VCC‧‧‧電壓源
IVDD‧‧‧驅動電流
t1-t3‧‧‧時間
+、-‧‧‧輸入端
A、B、C‧‧‧節點
MN1-MN9‧‧‧N型電晶體
MP1-MP10‧‧‧P型電晶體
C0、C1‧‧‧電容
VEE‧‧‧輸入級電壓
VC‧‧‧控制信號
第1圖係顯示依據本發明一實施例之驅動電路100的功能方塊圖。
第2A圖係顯示依據本發明一實施例之驅動電路100的詳細電路圖。
第2B圖係顯示依據本發明一實施例之差動放大器120的一示意圖。
第3圖係顯示依據本發明一實施例之帶差電壓參考電路的電路圖。
第4A~4D圖係顯示依據本發明第2B圖之實施例中的不同電壓位準及驅動電流與時間的關係圖。
第5圖係顯示依據本發明另一實施例之驅動電路100的功能方塊圖。
第6A圖係顯示依據本發明一實施例中之切換式電容升壓器600的電路圖。
第6B圖係顯示依據本發明一實施例中之切換式電容升壓器600A的電路圖。
第6C圖係顯示依據本發明一實施例中之主要邏輯閘的輸出及充電信號的波形圖。
第7圖係顯示依據本發明第6A圖之實施例中操作電壓、輸入信號Vi、及輸出信號Vo隨著時間變化關係的波形圖。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
在電子系統中往往會具有不同的操作電壓以提供至其類比電路(例如1.8V)及數位電路(例如1.0V)。不同的規格可能會需要使用不同於這些操作電壓的其他電壓位準。舉例來說，行動工業處理器介面(Mobile Industry Processor Interface，MIPI)之規格中需要產生具有0V及1.2V電壓位準的輸出信號。因此，需要一種驅動電路以產生具有驅動能力的這些電壓位準。第1圖係顯示依據本發明一實施例之驅動電路100的功能方塊圖。驅動電路100係包括一位準調節器(level shifter)110、一差動放大器120、及一輸出級(output stage)130。請參考第1圖，位準調節器110係耦接至一輸入信號Vi(其具有一第一電壓位準)以及一參考電壓Vref(其具有一第二電壓位準)，並輸出一參考信號Vr至差動放大器120的一第一輸入端(例如第1圖中的+端)。該參考電壓Vref之第二電壓位準係表示驅動電路100之輸出信號Vo所需要的電壓位準，且其可藉由不具有電流驅動能力之一帶差電壓參考電路(bandgap voltage reference circuit)所產生(其細節將詳述於後)。差動放大器120之輸出端 及其第二輸入端係耦接至輸出級130。輸出級130亦耦接至輸入信號Vi以做為另一輸入，並提供一輸出信號Vo，其即為驅動電路100之輸出。差動放大器120及輸出級130均可接受具有一第三電壓位準之一操作電壓以進行操作。在一實施例中，該第三電壓位準係高於該第一電壓位準，且該第二電壓位準係介於該第一電壓位準及該第三電壓位準之間。當經由輸出級130形成一負回授迴路時，差動放大器120之第一輸入端及第二輸入端會形成虛擬短路(virtual short)。因此，差動放大器120之第二輸入端之信號(即Vo)係與差動放大器120之第一輸入端的參考信號Vr相同。
第2A圖係顯示依據本發明一實施例之驅動電路100的詳細電路圖。以下將介紹驅動電路100中的各元件之運作。位準調節器110之運作係基於輸入信號Vi。該輸入信號Vi係耦接至P型場效電晶體(下述為P型電晶體)MP3之閘極以及N型場效電晶體(下述為N型電晶體)MN4之閘極。N型電晶體MN4之源極係耦接至地。P型電晶體MP3之源極係耦接至參考電壓Vref。N型電晶體MN4及P型電晶體MP3之汲極均耦接於節點B，意即差動放大器120之第一輸入端。因此，可依據輸入信號Vi以在節點B獲得參考信號Vr。舉例來說，假設輸入信號Vi係處於0V的低邏輯位準且參考電壓Vref係處於1.2V之固定電壓，P型電晶體MP3係被開啟且N型電晶體MN4係被關閉，使得參考信號Vr約略在1.2V之電壓位準。假設輸入信號Vi係處於1V之高邏輯位準，N型電晶體MN4會被開啟，使得在節點B的參考信號Vr會被下拉至0V。輸出級130之運作亦是基於輸入信號Vi。 輸出級130係包括N型電晶體MN1、MN2及MN5。N型電晶體MN2及MN5之閘極均由輸入信號Vi所控制，且N型電晶體MN2及MN5之源極均耦接至地。N型電晶體MN5之汲極係耦接至差動放大器120之輸出端，且N型電晶體MN2之汲極係耦接至可提供輸出信號Vo之差動放大器120的第二輸入端。N型電晶體MN1其閘極係耦接至差動放大器120的輸出端，其源極係耦接至差動放大器120的第二輸入端，且其汲極係耦接至操作電壓VDD。因此，可依據輸入信號Vi在差動放大器120建立一負回授迴路。舉例來說，假設輸入信號係處於0V的低邏輯位準，N型電晶體MN2及MN5均被關閉，使得N型電晶體MN1由差動放大器120之輸出端至第二輸入端形成一負回授迴路。因此，差動放大器120之第一輸入端及第二輸入端會形成虛擬短路，故在差動放大器120之第二輸入端之輸出信號Vo係與在差動放大器120之第一輸入端的參考信號Vr(如上所述，約為1.2V)相同。假設輸入信號Vi係處於1.0V的高邏輯位準，N型電晶體MN2及MN5會被開啟，使得N型電晶體MN1被關閉且無回授迴路。輸出信號Vo會經由N型電晶體MN2而被下拉至0V。在此時，參考信號Vr亦如同前述為0V，然而，這並不是因為虛擬短路的緣故。在輸出級130中之上拉的N型電晶體MN1及下拉的N型電晶體MN2可提供驅動後續電路之驅動能力。除此之外，由於上拉及下拉的電晶體均是由N型電晶體所製成，因N型電晶體之驅動能力一般來說是P型電晶體的2~3倍，故其可節省晶片面積。差動放大器120亦可接受具有第三電壓位準(例如1.8V)之操作電壓VDD以進行運作。在另一實施例中，參考電壓Vref可不 經由位準調節器110而直接耦接至差動放大器120之第一輸入端。因為當輸入信號Vi處於高邏輯位準時在差動放大器120之第一輸入端及第二輸入端不會形成虛擬短路，無論差動放大器120之第一輸入端的信號位準為何，輸出信號Vo均會被下拉至0V。在另一實施例中，場效電晶體亦可替換為雙載子接面電晶體(bipolar junction transistor，BJT)。
第2B圖係顯示依據本發明一實施例之差動放大器120的一示意圖。如第2B圖所示，一操作電壓VDD係提供至一示範性的差動放大器120，且該差動放大器120係在節點A(即差動放大器120之輸出端)提供一輸出電壓Va。差動放大器120係透過P型電晶體對MP1及MP2耦接至操作電壓VDD，且透過N型電晶體MN3耦接至地。N型電晶體MN3之閘極係由一偏壓電壓VB所控制，該偏壓電壓VB係可開啟/關閉N型電晶體MN3以致能/禁能差動放大器120。在另一實施例中，差動放大器120係透過一電流源(即N型電晶體MN6及MN7之源極均耦接至已耦接至地的一電流源)以耦接至地。差動放大器120之第一輸入端(N型電晶體MN6之閘極)係耦接至具有參考信號Vr的節點B。差動放大器120之第二輸入端(N型電晶體MN7之閘極)係耦接至位於輸出級130的節點C，藉以提供驅動電路100之輸出信號Vo。需注意的是，對於熟習本發明領域之技藝者而言，當了解差動放大器120可用許多形式來實現。在一實施例中，差動放大器120係可由雙載子接面電晶體(BJT)來實現。
數個輸入電壓位準係提供至輸出級130，例如VDD、Va及Vi。舉例來說，操作電壓VDD係提供至N型電晶體 MN1之汲極。N型電晶體MN1之閘極及N型電晶體MN5之汲極均耦接至具有電壓位準Va之節點A(即差動放大器120之輸出端)。N型電晶體MN5之閘極及N型電晶體MN2之閘極均耦接至輸入信號Vi。N型電晶體MN1之源極及N型電晶體MN2之汲極均耦接至差動放器120之第二輸入端(N型電晶體MN7之閘極)。N型電晶體MN2之源極及N型電晶體MN5之源極均耦接至地。舉例來說，假設輸入信號Vi處於0V之低邏輯位準，N型電晶體MN4、MN5及MN2均被關閉。意即差動放大器120之第一輸入端(具有參考信號Vr之N型電晶體MN6的閘極)的電壓位準即為參考電壓Vref(例如1.2V)。同時，N型電晶體MN1會被開啟且輸出信號Vo會被上拉至與參考信號Vr相同的電壓位準(例如1.2V)。舉例來說，若操作電壓VDD為1.8V，電壓Va約為1.6V。相反地，假設輸入信號Vi處於1V之高邏輯位準，N型電晶體MN4、MN5及MN2會被開啟。意即差動放大器120之第一輸入端的參考信號Vr及輸出信號Vo均會被下拉至0V(即接地)。
第3圖係顯示依據本發明一實施例之帶差電壓參考電路的電路圖。帶差電壓參考電路可提供非常穩定的參考電壓而不受到溫度及電源變化之影響。在一實施例中，參考電壓Vref可由帶差電壓參考電路300所產生，如第3圖所示。一電壓源VCC係提供至運算放大器(operational amplifier)310。運算放大器310之負輸入端係連接至數個相同的BJT(例如：BJT320~350)之集極，該些BJT 320~350係具有共同的集極及一共同的射極。BJT 320~350之基極係連接至其共同集極。運算放大器310之正輸入端係連接至BJT 360之集極。電阻R1、R2及R3， 舉例來說，係分別為5K、5K及390Ω。因此，橫跨於BJT 320~350之共同集極及共同射極之電壓為VBE4X，且橫跨於BJT 360之集極及地之間的電壓為VBE1X。更進一步而言，通過電阻R3之電流IPTAT為(VBE1X-VBE4X)/R3。因此，由帶差電壓參考電路300所產生的參考電壓Vref可由下列公式計算而得：Vref=VBE1X+(VBE1X-VBE4X)*(5K/390)
需注意的是帶差電壓參考電路300之輸出電壓可為一固定值1.2V。更詳細而言，雖然電壓VBE4X及VBE1X會因為溫度改變而產生變化，但電壓VBE4X及VBE1X之間的差值可保持在一定值，使得電壓Vref之位準可約略固定在1.2V。然而，因為帶差電壓參考電路300並不具有上拉及下拉電晶體以提供驅動能力，帶差電壓參考電路300並無法提供足夠的電流以驅動其他電路。因此，驅動電路100之驅動電流係主要來自輸出級130。第4A~4D圖係顯示依據本發明第2B圖之實施例中的不同電壓位準及驅動電流與時間的關係圖。在此實施例中，第一電壓位準為1V，第二電壓位準為1.2V，且第三電壓位準為1.8V。如第4B~4D圖所示，當輸入信號Vi處於0V之低邏輯位準時，參考信號Vr及輸出信號Vo均在1.2之電壓位準。當輸入信號Vi處於1V之高邏輯位準時，參考信號Vr及輸出信號Vo均會被快速地下拉至0V的電壓位準(意即接地)。由第4A圖，需注意到當輸出信號Vo轉換至高邏輯位準(即上拉)時，驅動電流IVDD(即由操作電壓VDD所供應的電流，可包括流過P型電晶體對MP1及MP2之源極的一第一驅動電流以及流過N型電晶體MN1之汲極的一第二驅動電流)會產生一高峰值，且在包含當輸出信號由高邏 輯位準轉換為低邏輯位準時之其他時間會維持約略為0A。因此，可在驅動電流IVDD幾乎不消耗穩定功率的情況下提供驅動能力。
第5圖係顯示依據本發明另一實施例之驅動電路100的功能方塊圖。為了降低電路佈局(layout)面積並使用高速的應用，在驅動電路100會較傾向使用低電壓之裝置(由具有較低之電壓容忍度之先進CMOS製程所製造出的裝置)而不使用高電壓之裝置。舉例來說，這些低電壓裝置會需要其汲極-閘極電壓差小於1.2V，藉以防止汲極-閘極之「擊穿效應(punch through)」。在第5圖中之驅動電路100的輸出級130係與第2A圖類似，其差別在於額外的一個P型電晶體MP4耦接於N型電晶體MN1之源極及差動放大器120之第二輸入端，且額外的一個N型電晶體MN8耦接於N型電晶體MN5之汲極與差動放大器120之輸出端。在第5圖之實施例中，參考電壓Vref可在沒有位準調節器110時直接耦接於差動放大器120之第一輸入端。在另一實施例中，可類似地與第2A圖同樣加入位準調節器110。差動放大器120可同樣地以上述的方式實現。P型電晶體MP4具有一閘極端耦接至輸入信號Vi、一源極端耦接至N型電晶體MN1之源極端、以及一汲極端耦接至差動放大器120的第二輸入端。N型電晶體MN8具有一閘極端及一汲極端，其均耦接至差動放大器120之輸出端，以及一源極端耦接至N型電晶體MN5之汲極。在第5圖中的驅動電路100之運作係類似於前述實施例。舉例來說，假設輸入信號Vi位於0V之低邏輯位準，N型電晶體MN2及MN5均會被關閉且P型電晶體MP4會被開啟，使得N型電晶體 MN1及P型電晶體MP4在由差動放大器120之輸出端至其第二輸入端形成一負回授迴路。假設輸入信號Vi位於1.0V之高邏輯位準，N型電晶體MN2及MN5均會被開啟且P型電晶體MP4會被關閉，使得N型電晶體MN1被關閉且沒有回授迴路。N型電晶體MN1之源極端的電壓可由P型電晶體MP4及N型電晶體MN1之一分壓所決定，此時P型電晶體MP4及N型電晶體MN1均被關閉。藉由設計N型電晶體MN1及P型電晶體MP4之長寬比，在N型電晶體MN1之源極端的電壓可設計為在操作電壓VDD(例如1.8V)及0V之間的一電壓位準，例如是1.2V。因此，N型電晶體MN1及P型電晶體MP4會具有小於1.2V之一汲極-源極電壓差Vds。因為電壓Va可能高至1.6V，以二極體方式連接之N型電晶體MN8可同樣地防止N型電晶體MN5之汲極-源極電壓差Vds超過1.2V，如上述實施例所述。
在第1圖至第5圖之實施例中，操作電壓VDD可具有由一電源供應器(例如1.8V的類比電源供應器)所提供之一第三電壓位準。在一些實施例中，依據一輸入級電壓VEE(例如一數位電源供應器)通過一切換式電容升壓器可產生操作電壓VDD，其中該輸入級電壓VEE提供了輸入信號Vi之該第一電壓位準，可去除額外的高電壓電源供應器及相關的PCB板繞線的需求。第6A圖係顯示依據本發明一實施例中之切換式電容升壓器600的電路圖。切換式電容升壓器(switched-capacitor booster)600係包括N型電晶體MN9、P型電晶體MP5及MP5、電容C0、以及反相器601。N型電晶體MN9具有一閘極端耦接至輸入信號Vi、一源極端耦接至地、以及一汲極端。P型電晶體MP5 具有一閘極端耦接至N型電晶體MN9之汲極端、一汲極端耦接至輸入級電壓VEE、以及一源極端。P型電晶體MP6具有一閘極端耦接至輸入信號Vi、一汲極端耦接至N型電晶體MN9之汲極端、以及一源極端。P型電晶體MP5及MP6之源極端均耦接至電容C0之一第一端，其亦提供了操作電壓VDD。反相器601之輸入係耦接於輸入信號Vi，且反相器601之輸出(產生輸入信號Vi之反相信號)係耦接至電容C0的一第二端。舉例來說，假設輸入信號Vi具有1V的高邏輯位準，N型電晶體MN9會被開啟且P型電晶體MP6會被關閉。因此，P型電晶體MP5會被開啟且電容C0之第一端會被充電至輸入級電壓VEE(例如1V)。電容C0的第二端會被充電至高邏輯位準1V之反相邏輯位準，意即0V之低邏輯位準。因此，1V的電壓差會儲存於電容C0。當輸入信號Vi具有0V的低邏輯位準，N型電晶體MN9會被關閉且P型電晶體MP6會被開啟，因此P型電晶體MP5會被關閉。提供操作電壓VDD之電容C0的第一端在此情況下會浮接(floating)。電容C0之第二端會被充電至0V之低邏輯位準的反相邏輯位準，意即1V的高邏輯位準，並將電容C0之第一端的電壓位準升壓至接近2倍的輸入級電壓VEE。因為電荷由電容C0流動至驅動電路100，操作電壓VDD之實際電壓位準約為1.6V至1.8V，其電壓位準已夠高讓驅動電路100正常運作。需注意的是，所產生的操作電壓VDD並不是固定的直流電壓，然而，因為操作電壓VDD僅用於當輸入信號為低邏輯位準時讓驅動電路100拉昇輸出電壓Vo，在當輸入信號Vi為高邏輯位準時之操作電壓VDD的變化是較不需要關心的。
第6B圖係顯示依據本發明一實施例中之切換式電容升壓器600A的電路圖。當使用切換式電容升壓器以產生操作電壓VDD時，若輸出電容負載相當大，因為電容C0可能無法提供足夠的電荷至輸出電容負載，輸出信號Vo可能不會達到所需的參考電壓Vref的第二電壓位準。相較於第6A圖中的切換式電容升壓器600，切換式電容升壓器600A更包括一電容調整電路610以及一充電控制器620。電容調整電路610包括一P型電晶體對MP7及MP8，其係依據耦接至P型電晶體MP7及MP8之第一充電信號VGP7,8而將電容C0之第一端及第二端(分別耦接至P型電晶體MP7及MP8的汲極)分別耦接至電容C1之第一端及第二端(分別耦接至P型電晶體MP7及MP8的源極)。電容調整電路610更包括一P型電晶體對MP9及MP10，其係依據耦接至P型電晶體MP9及MP10之一第二充電信號VGP9,10而分別將電容C1之第一端及第二端耦接至輸入級電壓VEE及地。P型電晶體MP9具有一源極端耦接至輸入級電壓VEE、以及一汲極端耦接至電容C1之第一端，且P型電晶體MP10具有一源極端耦接至電容C1之第二端、以及一汲極端耦接至地。因此，當第一充電信號VGP7,8為低邏輯位準時，P型電晶體對MP7及MP8係將電容C1及電容C0平行耦接(因此增加了在操作電壓VDD之總體的電容值及儲存的電荷)，且當第二充電信號VGP9,10為低邏輯位準時，P型電晶體對MP9及MP10係將電容C1充電至輸入級電壓VEE之一電壓差(即第一電壓位準)。第一充電信號VGP7,8及第二充電信號VGP9,10均由充電控制器620所產生。在一實施例中，第一充電信號VGP7,8係為第二充電信號VGP9,10之反相邏輯信號。在另一 實施例中，僅在當第二充電信號VGP9,10為高邏輯位準，且輸出信號V0係低於參考電壓Vref超過某一偏移值時，第一充電信號VGP7,8方為低邏輯位準。這種設計僅當輸出電壓V0顯著地低於參考電壓Vref時(意即有大輸出電容負載)，才將電容C1平行耦接於電容C0以提供操作電壓VDD，因而降低了電容C1之放電功耗。
請參考第6B圖，在一實施例中，充電控制器620包括邏輯閘621、622、631及632、比較器623、以及時序延遲電路641、642及643。對於本發明領域之技術人員來說，當了解時序延遲電路641~643可用許多方式來實現，且可為可在其輸入端及輸出端的信號之間提供延遲的任何電路。時序延遲電路641~643係依序串聯耦接，且時序延遲電路641接收輸入信號Vi為其輸入。邏輯輯631可為一及閘(AND Gate)，其具有一輸出端、一第一輸入端以接收輸入信號Vi之反相信號、以及一第二輸入端以接收來自時序延遲電路641之輸出(即具有1單位時間延遲的輸入信號Vi)。邏輯閘632可為一及閘(AND Gate)，其具有一輸出端、一第一輸入端以接收來自時序延遲電路642之輸出(即具有2單位時間延遲的輸入信號Vi)、以及一第二輸入端以接收來自時序延遲參數643之輸出(具有3單位時間延遲的輸入信號Vi)。在一實施例中，邏輯閘632更包括一第三輸入端以接收一控制信號VC，其中當該控制信號為低邏輯位準，在輸入信號Vi之各週期的期間，電容C1會被充電/放電1次。當該控制信號VC為高邏輯位準(或是當沒有第三輸入接收該控制信號VC)，在輸入信號Vi之各週期的期間，電容C1會被充電/放電2 次。邏輯閘622可為一或閘(OR Gate)，其具有一輸出端用以產生該第二充電信號VGP9,10、一第一輸入耦接至邏輯閘631之輸出端、以及一第二輸入端耦接至邏輯閘632之輸出端。比較器623係具有一偏移值(例如0.05V)，並且包括一第一輸入端耦接至參考電壓Vref(例如1.2V)、一第二輸入端耦接至輸出信號Vo、以及一輸出端。當輸出信號Vo係小於參考電壓超過該偏移值時(例如Vo<1.15V)，比較器623之輸出端可輸出高邏輯狀態，反之則輸出低邏輯狀態。邏輯閘621可為一反及閘(NAND Gate)，其具有一輸出端用以產生該第一充電信號VGP7,8、一第一輸入端耦接至邏輯閘622之輸出端、以及一第二輸入端耦接至比較器623之輸出端。
第6C圖係顯示依據本發明一實施例中當比較器623輸出高邏輯狀態時之主要邏輯閘的輸出及充電信號的波形圖。請參考第6C圖可得知當控制信號VC為低邏輯狀態時，在輸入信號Vi之各週期的期間，電容C1會被充電/放電1次，且當控制信號為高邏輯狀態時，在輸入信號Vi之各週期的期間，電容C1會被充電/放電2次。當電容C1在每個週期被充電/放電超過1次，電容C1會提供更多的電荷至輸出電容負載，因此可大幅增加驅動能力。藉由同樣地增加串聯的時序延遲電路及邏輯閘(即邏輯閘632)的數量，在輸入信號Vi之各週期的期間，充電控制器620可用以充電/放電超過2次。在另一實施例中，若電容C1在各週期中僅需要被充電/放電1次，時序延遲電路642及643、以及邏輯閘622及632則可被移除，且邏輯閘621之第一輸入端可耦接至邏輯閘631(其用以產生第二充電信號VGP9,10)之 輸出。在一些實施例中，比較器623可被移除，且邏輯閘621可為一反相器，其具有一輸入端耦接至邏輯閘622之輸出、以及一輸出端用以產生該第一充電信號VGP7,8(即第一充電信號VGP7,8為第二充電信號VGP9,10之反相信號)。在此實施例中，不管輸出信號Vo及參考電壓Vref之電壓位準為何，電容C1皆係平行耦接於電容C0以提供操作電壓VDD。
第7圖係顯示依據本發明第6A圖之實施例中操作電壓VDD、輸入信號Vi、及輸出信號Vo隨著時間變化關係的波形圖。在此實施例中，第一電壓位準為1V，且第二電壓位準為1.2V。如第7圖所示，當輸入信號Vi具有1V的高邏輯位準，操作電壓VDD會被充電至1V；然而，因為輸出信號Vo具有0V之低邏輯位準，故不會被操作電壓VDD之實際電壓位準所影響。當輸入信號Vi具有0V之低邏輯位準時，操作電壓VDD會被升壓至接近1V的2倍(即2V)。因為電荷會由電容C0流動至驅動電路100，操作電壓VDD之實際電壓位準約為1.6V至1.8V，其電壓位準已足夠高讓驅動電路100正常運作，可由輸出信號Vo之1.2V的高邏輯位準之波形得到確認。
綜上所述，本發明係揭露一種驅動電路，其可提供不同於複數操作電壓之電壓位準。因為本發明之驅動電路的電路設計已經簡化，與傳統的驅動電路相比，本發明之驅動電路可降低面積及功率消耗。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因 此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧驅動電路
110‧‧‧位準調節器
120‧‧‧差動放大器
130‧‧‧輸出級
Vi‧‧‧輸入信號
Vo‧‧‧輸出信號
Vr‧‧‧參考信號
+、-‧‧‧輸入端

Claims (21)

  1. 一種驅動電路，用以依據來自具有一第一電壓位準之一輸入級電壓所產生的一輸入信號及具有第二電壓位準之一參考電壓產生一輸出信號，該驅動電路包括：一差動放大器，具有一第一輸入端耦接至該參考電壓、一第二輸入端耦接至該輸出信號、以及一輸出端，其中該差動放大器係由具有一第三電壓位準之一操作電壓供電；一輸出級，耦接至該差動放大器之該第二輸入端及該輸出端，用以接收該輸入信號及該操作電壓以產生該輸出信號，其中該第二輸入端係依據該輸入信號耦接至該差動放大器之該輸出端，其中該第一電壓位準係低於該第三電壓位準，且該第二電壓位準係介於該第一電壓位準及該第三電壓位準之間。
  2. 如申請專利範圍第1項所述之驅動電路，其中該輸出級包括：一第一N型電晶體，具有一閘極端耦接至該差動放大器之該輸出端、一汲極端耦接至該操作電壓、以及一源極端耦接至該差動放大器之該第二輸入端；一第二N型電晶體，具有一閘極端耦接至該輸入信號，一汲極端耦接至該差動放大器之該第二輸入端、以及一源極端耦接至地；以及一第五N型電晶體，具有一閘極端耦接至該輸入信號、一汲極端耦接至該差動放大器之該輸出端、以及一源極端耦接至地， 其中該輸出信號係在該差動放大器之該第二輸入端所產生。
  3. 如申請專利範圍第2項所述之驅動電路，其中該輸出級更包括：一第四P型電晶體，具有一閘極端耦接至該輸入信號、一汲極端耦接至該差動放大器之該第二輸入端、以及一源極端耦接至該第一N型電晶體之該源極端。
  4. 如申請專利範圍第2項所述之驅動電路，其中該輸出級更包括：一第八N型電晶體，具有一閘極端及一汲極端均耦接至該差動放大器之該輸出端、以及一源極端耦接至該第五N型電晶體之該汲極端。
  5. 如申請專利範圍第1項所述之驅動電路，其中該差動放大器包括：一第一P型電晶體，具有一閘極端耦接至該第一P型電晶體之一汲極端、以及一源極端耦接至該操作電壓；一第二P型電晶體，具有一閘極端耦接至該第一P型電晶體之該閘極端、一源極端耦接至該操作電壓、以及一汲極端；一第六N型電晶體，具有一汲極端耦接至該第一P型電晶體之該汲極端、一源極端、以及一閘極端；以及一第七N型電晶體，具有一汲極端耦接至該第二P型電晶體之該汲極端、一源極端耦接至該第六N型電晶體之該源極端、以及一閘極端，其中該第六N型電晶體之該閘極端為該差動放大器之該第 一輸入端，該第七N型電晶體之該閘極端係該差動放大器之該第二輸入端，且該第二P型電晶體之該汲極端為該差動放大器之該輸出端。
  6. 如申請專利範圍第5項所述之驅動電路，其中該差動放大器更包括：一第三N型電晶體，具有一閘極端耦接至一偏壓電壓、一汲極端耦接至該第六N型電晶體之該源極端、以及一源極端耦接至地，其中該第三N型電晶體之之開啟/關閉係依據該偏壓電壓，進而控制該差動放大器之開啟/關閉。
  7. 如申請專利範圍第5項所述之驅動電路，其中該差動放大器更包括：一電流源，耦接於該第六N型電晶體之該源極端之地之間。
  8. 如申請專利範圍第1項所述之驅動電路，其中該參考電壓係由一帶差電壓參考電路所產生。
  9. 如申請專利範圍第1項所述之驅動電路，更包括：一位準調節器，耦接至該差動放大器，用以接收該參考電壓及該輸入信號以產生一參考信號，其中該差動放大器之該第一輸入端係耦接至該參考信號。
  10. 如申請專利範圍第9項所述之驅動電路，其中該位準調節器包括：一第三P型電晶體，具有一源極端耦接至該參考電壓、一閘極端耦接至該輸入信號、以及一汲極端耦接至該參考信號；以及 一第四N型電晶體，具有一源極端耦接至地、一閘極端耦接至該輸入信號、以及一汲極端耦接至該參考信號。
  11. 如申請專利範圍第1項所述之驅動電路，其中該操作電壓係依據該輸入信號及該輸入級電壓所產生。
  12. 如申請專利範圍第11項所述之驅動電路，其中該操作電壓係由一切換式電容升壓器所產生，且該切換式電容升壓器包括：一第九N型電晶體，具有一閘極端耦接至該輸入信號、一汲極端、以及一源極端耦接至地；一第五P型電晶體，具有一閘極端耦接至該第九N型電晶體之該汲極端、一源極端耦接至一第一電容之一第一端、以及一汲極端耦接至該輸入級電壓；以及一第六P型電晶體，具有一閘極端耦接至該輸入信號、一汲極端耦接至該第九N型電晶體之該汲極端、以及一源極端耦接至該第一電容之該第一端，其中該第一電容之該第二端係耦接至該輸入信號之一反相信號，且該操作電壓係在該第一電容之該第一端所產生。
  13. 如申請專利範圍第12項所述之驅動電路，其中該切換式電容升壓器更包括：一第七P型電晶體，具有一閘極端耦接至一第一充電信號、一汲極端耦接至該第一電容之該第一端、以及一源極端耦接至一第二電容之一第一端；一第八P型電晶體，具有一閘極端耦接至該第一充電信號、一汲極端耦接至該第一電容之該第二端、以及一源極端耦 接至該第二電容之一第二端；一第九P型電晶體，具有一閘極端耦接至一第二充電信號、一汲極端耦接至該第二電容之該第一端、以及一源極端耦接至該輸入級電壓；以及一第十P型電晶體，具有一閘極端耦接至該第二充電信號、一汲極端耦接至地、以及一源極端耦接至該第二電容之該第二端。
  14. 如申請專利範圍第13項所述之驅動電路，其中該第一充電信號為該第二充電信號之一反相信號。
  15. 如申請專利範圍第14項所述之驅動電路，其中該切換式電容升壓器更包括：一第一邏輯閘，具有一第一輸入端用以接收該輸入信號之該反相信號、一第二輸入端用以接收具有一單位時間延遲的該輸入信號、以及一輸出端用以產生該第二充電信號。
  16. 如申請專利範圍第14項所述之驅動電路，其中該切換式電容升壓器更包括：一第一邏輯閘，具有一第一輸入端用以接收該輸入信號之該反相信號、一第二輸入端用以接收具有1個單位時間延遲的該輸入信號、以及一輸出端；一第二邏輯閘、具有一第一輸入端用以接收具有2個單位時間延遲之該輸入信號的該反相信號、一第二輸入端用以接收具有3個單位時間延遲的該輸入信號、以及一輸出端；以及一第三邏輯閘，具有一第一輸入端耦接至該第一邏輯閘之 該輸出端、一第二輸入端耦接收該第二邏輯閘之該輸出端、以及一輸出端用以產生該第二充電信號。
  17. 如申請專利範圍第16項所述之驅動電路，其中該第二邏輯閘更包括一第三輸入端用以接收一控制信號，其中當該控制信號為低邏輯狀態，在該輸入信號之各週期的期間該第二電容係被充電/放電1次，且當該控制信號為高邏輯狀態時，在該輸入信號之各週期的期間，該第二電容係被充電/放電2次。
  18. 如申請專利範圍第13項所述之驅動電路，其中僅當該第二充電信號為高邏輯狀態且該輸出信號係低於該參考電壓超過一偏移值時，該第一充電信號為低邏輯狀態。
  19. 如申請專利範圍第18項所述之驅動電路，其中該切換式電容升壓器更包括：一第一邏輯閘，具有一第一輸入端用以接收該輸入信號之該反相信號、一第二輸入端用以接收具有1個單位時間延遲的該輸入信號、以及一輸出端用以產生該第二充電信號；一比較器，具有一第一輸入端耦接至該參考電壓、一第二輸入端耦接收該輸出信號、以及一輸出端；以及一第四邏輯閘，具有一第一輸入端耦接至該第一邏輯閘之該輸出端、一第二輸入端耦接至該比較器之該輸出端、以及一輸出端用以產生該第一充電信號，其中當該輸出信號低於該參考電壓超過該偏移值時，該比較器之該輸出端係輸出高邏輯狀態，其中當該輸出信號未低於該參考電壓超過該偏移值時，該 比較器之該輸出端係輸出低邏輯狀態。
  20. 如申請專利範圍第18項所述之驅動電路，其中該切換式電容升壓器更包括：一第一邏輯閘，具有一第一輸入端用以接收該輸入信號之該反相信號、一第二輸入端用以接收具有1個單位時間延遲的該輸入信號、以及一輸出端；一第二邏輯閘，具有一第一輸入端用以接收具有2個單位時間延遲的該輸入信號之該反相信號、一第二輸入端用以接收具有3個單位時間延遲的該輸入信號、以及一輸出端；一第三邏輯閘，具有一第一輸入端耦接至該第一邏輯閘之該輸出端、一第二輸入端耦接至該第二邏輯閘之該輸出端、以及一輸出端用以產生該第二充電信號；一比較器，具有一第一輸入端耦接至該參考電壓、一第二輸入端耦接至該輸出信號、以及一輸出端；以及一第四邏輯閘，具有一第一輸入端耦接至該第三邏輯閘之該輸出端，一第二輸入端耦接至該比較器之該輸出端、以及一輸出端用以產生該第一充電信號，其中當該輸出信號低於該參考電壓超過該偏移值時，該比較器之該輸出端係輸出高邏輯狀態，其中當該輸出信號未低於該參考電壓超過該偏移值時，該比較器之該輸出端係輸出低邏輯狀態。
  21. 如申請專利範圍第20項所述之驅動電路，其中該第二邏輯閘更包括一第三輸入端用以接收一控制信號，其中當該控制信號為低邏輯狀態，在該輸入信號之各週期的期間，該 第二電容係被充電/放電1次，且當該控制信號為高邏輯狀態，在該輸入信號之各週期的期間，該第二電容係被充電/放電2次。
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