JP2018088581A - 半導体装置 - Google Patents
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Abstract
Description
図1は、本発明の実施の形態に従う駆動回路の適用例を説明する概略的な回路図である。
図2を参照して、比較例に従う駆動回路100#は、駆動制御信号Spdの信号レベルに応答して、パワーデバイスPDのオンオフを制御する。以下、本実施の形態では、駆動制御信号Spdが論理ローレベル(以下、単に「Lレベル」とも称する)のときにはパワーデバイスPDをオフ状態とし、駆動制御信号Spdが論理ハイレベル(以下、単に「Hレベル」とも称する)のときにはパワーデバイスPDをオン状態にするように、各駆動回路は動作する。すなわち、駆動制御信号SpdのLレベルは「第1のレベル」に対応し、Hレベルは「第2のレベル」に対応する。
時刻tyの直前では、駆動制御信号SpdがHレベルに設定されて、パワーデバイスPDはオンされている。このとき、電流供給回路140では、トランジスタQN2がオフされるとともに、トランジスタQN2によってゲート6の充電経路が形成されており、ゲート電圧Vgs=VCCである。また、トランスファゲート114および116がオンされて、V1=Vgs、かつ、V2=VREF2である。さらに、ゲート6の充電が完了しているので、IOUT=0となっている。
図5は、実施の形態2に従う駆動回路100bの構成を示す回路図である。
駆動制御信号SpdのHレベル期間では、カレントミラー回路142,144が停止する一方で、カレントミラー回路141,143が作動する。カレントミラー回路142,144が停止することにより、抵抗素子147を通過する基準電流IREF4=0である。この結果、トランジスタQN8のゲート電圧NVg=0となるので、トランジスタQN8はオフされる。
図7は、実施の形態3に従う駆動回路の構成を説明する回路図である。
駆動制御信号SpdのHレベル期間では、カレントミラー回路142,144が停止する一方で、カレントミラー回路141,143が作動する。カレントミラー回路141,143は、基準電流IREF1を(n×m)倍に増幅した出力電流IOUT(IOUT>0)を充電電流として、トランジスタQP2を用いてゲート6へ供給することができる。
図8は、実施の形態4に従う駆動回路100dの構成を説明する回路図である。
実施の形態5では、実施の形態1〜4で説明した駆動回路のチップへの実装について説明する。
Claims (6)
- 入力された駆動制御信号の信号レベルに応答して、電力用半導体素子のゲートを第1の電源電圧および前記第1の電源電圧よりも低い第2の電源電圧の一方に設定するように構成された駆動回路を備え、
前記駆動回路は、
前記信号レベルの変化に応じて、前記第1または第2の電源電圧へ向けて前記ゲートを充電または放電するための出力電流を前記ゲートへ供給するように構成された電流供給回路と、
前記電流供給回路による前記出力電流を制御するための電流制御回路とを含み、
前記電流制御回路は、前記信号レベルの遷移による前記ゲートの充電または放電の開始時には前記出力電流を予め定められた固定電流に制御するとともに、前記固定電流の供給後において、前記充電または前記放電によってゲート電圧が変化するのに応じて前記出力電流の大きさが増加するように、前記ゲート電圧に応じて前記出力電流を可変に制御するように構成される、半導体装置。 - 前記駆動回路は、前記信号レベルが第1のレベルである第1の状態では前記電力用半導体素子をオンする一方で、前記信号レベルが第2レベルである第2の状態では前記電力用半導体素子をオフするように構成され、
前記電流制御回路は、
前記ゲート電圧に応じて、予め定められた第1および第2の一定電圧ならびに前記ゲート電圧に応じた電圧のうちの1つを選択的に出力する電圧選択回路と、
前記電圧選択回路の出力電圧に応じた基準電流を生成するように構成された電流生成回路とを含み、
前記電圧選択回路は、前記第1の状態では、前記ゲート電圧が第1のしきい値電圧よりも高いときには前記第1の一定電圧を出力する一方で、前記ゲート電圧が前記第1のしきい値電圧よりも高いときには前記ゲート電圧を出力するのに対し、前記第2の状態では、前記ゲート電圧が第2のしきい値電圧よりも高いときには前記第2の一定電圧を出力する一方で、前記ゲート電圧が前記第2のしきい値電圧よりも低いときには前記ゲート電圧を出力するように構成され、
前記電流生成回路は、前記第1の状態では、前記出力電圧が高いほど前記基準電流を大きくする一方で、前記第2の状態では、前記出力電圧が低いほど前記基準電流を大きくするように構成され、
前記電流供給回路は、前記第1の状態では、前記基準電流が大きいほど前記ゲートの充電電流が大きくなるように前記出力電流を供給する一方で、前記第2の状態では、前記基準電流が大きいほど前記ゲートの放電電流が大きくなるように前記出力電流を供給する、請求項1記載の半導体装置。 - 前記電流供給回路は、
前記第1の電源電圧を供給する第1の電源ノードと前記ゲートとの間に電気的に接続された第1の出力トランジスタと、
前記第1の電源ノードと前記第1の出力トランジスタの制御電極との間に接続された第1の抵抗素子と、
前記第2の電源電圧を供給する第2の電源ノードと前記ゲートとの間に電気的に接続された第2の出力トランジスタと、
前記第2の電源ノードと前記第2の出力トランジスタの制御電極との間に接続された第2の抵抗素子と、
前記第1の状態において、前記基準電流を増幅した電流を前記第1の抵抗素子に流すように構成された第1のカレントミラー回路と、
前記第2の状態において、前記基準電流を増幅した電流を前記第2の抵抗素子に流すように構成された第2のカレントミラー回路とを含み、
前記第1の出力トランジスタは、前記第1の抵抗素子での電圧降下量が大きいほど前記出力電流が大きくなるような導電型を有し、
前記第2の出力トランジスタは、前記第2の抵抗素子での電圧降下量が大きいほど前記出力電流が大きくなるような導電型を有する、請求項2記載の半導体装置。 - 前記電圧選択回路は、前記第1の状態では、前記ゲート電圧および前記第1のしきい値電圧の比較により、前記第1の一定電圧または前記ゲート電圧を第1の内部ノードに出力するように構成されるとともに、前記第2の状態では、前記ゲート電圧および前記第2のしきい値電圧の比較により、前記第2の一定電圧または前記ゲート電圧を第2の内部ノードに出力するように構成され、
前記電流生成回路は、
前記第1の状態において、前記第1の内部ノードの電圧に応じた前記基準電流を生成するための第1の電流生成ユニットと、
前記第2の状態において、前記第2の内部ノードの電圧に応じた前記基準電流を生成するための第2の電流生成ユニットとを含む、
前記第1の電流生成ユニットは、
前記第1の内部ノードと前記第2の電源電圧を供給する第2の電源ノードとの間に直列接続された、第1の電界効果トランジスタおよび第3の抵抗素子と、
前記第2の内部ノードと前記第1の電源電圧を供給する第1の電源ノードとの間に直列接続された、第2の電界効果トランジスタおよび第4の抵抗素子とを有し、
前記第1の電界効果トランジスタのゲートおよびドレインは、前記第3の抵抗素子を経由して電気的に接続され、
前記第2の電界効果トランジスタのゲートおよびドレインは、前記第4の抵抗素子を経由して電気的に接続される、請求項2または3記載の半導体装置。 - 前記駆動回路は、前記信号レベルが第1のレベルである第1の状態では前記電力用半導体素子をオンする一方で、前記信号レベルが第2レベルである第2の状態では前記電力用半導体素子をオフするように構成され、
前記電流制御回路は、
前記ゲートと接続されたエミッタおよび第3の内部ノードと接続されたコレクタを有する第1のバイポーラトランジスタと、
前記第1の電源電圧を供給する第1の電源ノードと前記第3の内部ノードとの間に電気的に接続された第5の抵抗素子と、
前記第1の状態において前記第1の電源ノードに接続されるコレクタおよび第4の内部ノードと接続されたエミッタとを有する第2のバイポーラトランジスタと、
前記第1の電源電圧を供給する第2の電源ノードと前記第4の内部ノードとの間に接続される第6の抵抗素子とを有し、
前記第1のバイポーラトランジスタのベースは前記第4の内部ノードと接続されるとともに、前記第2のバイポーラトランジスタのベースは前記第3の内部ノードと接続され、
前記電流制御回路は、
前記ゲートと接続されたエミッタおよび第5の内部ノードと接続されたコレクタを有する第3のバイポーラトランジスタと、
前記第2の電源ノードと前記第5の内部ノードとの間に電気的に接続された第7の抵抗素子と、
前記第2の状態において前記第2の電源ノードに接続されるコレクタおよび第6の内部ノードと接続されたエミッタとを有する第4のバイポーラトランジスタと、
前記第5の内部ノードおよび前記第2の電源ノードの間に接続される第8の抵抗素子とを有し、
前記第3のバイポーラトランジスタのベースは前記第6の内部ノードと接続されるとともに、前記第4のバイポーラトランジスタのベースは前記第5の内部ノードと接続され、
前記電流供給回路は、前記第1の状態では、前記第4の内部ノードの通過電流が大きいほど前記ゲートの充電電流が大きくなるように前記出力電流を供給する一方で、前記第2の状態では、前記第6の内部ノードの通過電流が大きいほど前記ゲートの放電電流が大きくなるように前記出力電流を供給する、請求項1記載の半導体装置。 - 第1の主回路電源電圧を供給する第1の電源配線と負荷に接続される出力端子との間に接続される第1の電力用半導体素子のオンオフを制御するための第1の駆動回路と、
第2の主回路電源電圧を供給する第2の電源配線と前記出力端子との間に接続される第2の電力用半導体素子のオンオフを制御するための第2の駆動回路とを備え、
前記第1および第2の駆動回路の各々は、請求項1〜5のいずれか1項に記載の駆動回路によって構成され、
前記第1および第2の駆動回路は、1つの半導体チップ上に集積化される、半導体装置。
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