JP6480051B2 - 半導体装置 - Google Patents
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Description
本開示は、半導体装置に関し、特に、ESD(Electro Static Discharge:静電気放電)保護素子を備えた半導体装置に関する。
近時、半導体装置の高機能化及び高性能化に伴い、I/Oピン(入出力ピン)が数千を超えるような多ピン化の半導体装置が要求されている。このため、一つひとつのI/Oブロックの面積が、半導体装置全体のサイズ及び価格の低減に大きな影響を及ぼすようになってきている。I/Oブロックの面積に占める割合が大きな素子は、静電気放電保護素子(ESD保護素子)及び高駆動力のドライバ素子である。
また、プロセス世代が進み、面積縮小化が進むに従ってデバイス耐性が低下するため静電気保護素子(ESD保護素子)の性能向上が重要となっており、種々の方式が提案されている(特許文献1)。
しかしながら、上記公報に示される技術は、RC時定数とインバータとで構成されるESD保護素子について開示されているが、ESD電流を逃がす間、インバータを駆動させるために抵抗素子Rと容量素子Cの値を比較的高く設定する必要があった。その結果、面積縮小化させる点で課題となっていた。
本開示は、上記の課題を解決するためになされたものであって、ESD耐性を維持しつつ面積縮小化を図ることが可能な半導体装置を提供することを目的とする。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施例によれば、半導体装置は、電源配線と、接地配線と、電源配線と接地配線との間に設けられる静電気放電に対する保護回路とを備える。保護回路は、電源配線と接地配線との間に接続された第1のトランジスタと、電源配線と接地配線との間に第1のトランジスタと直列に接続された第1の抵抗素子と、第1のトランジスタと第1の抵抗素子との間の第1の接続ノードがゲートと接続された第1のトランジスタとカレントミラー回路を形成するように、第1のトランジスタと並列に電源配線と接地配線との間に接続された第2のトランジスタと、電源配線と接地配線との間に第2のトランジスタと直列に接続された第1の容量素子と、第2のトランジスタと第1の容量素子との間の第2の接続ノードが入力として接続された第1のインバータと、電源配線と、接地配線との間に接続され、ゲートが第1のインバータの出力を受ける保護トランジスタとを含む。第2のトランジスタのゲート幅は、第1のトランジスタのゲート幅よりも小さい。
一実施例によれば、ESD耐性を維持しつつ、面積縮小化を図ることが可能である。
本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。また、本実施形態において半導体装置とは、電子回路が集積して形成された半導体ウェハ、それを個片化した半導体チップ個々、及び、単一または複数の半導体チップが樹脂等でパッケージされたもの、のいずれをも指す。
[実施形態1]
図1は、実施形態1に基づく半導体装置1の全体を説明する図である。
図1は、実施形態1に基づく半導体装置1の全体を説明する図である。
図1に示されるように、半導体装置1は、外周領域に設けられる周回I/O領域4と、内側領域に配置され、所定の機能を有するASIC(application specific integrated circuit)として構成されるコアロジック領域2とを備える。
周回I/O領域4は、信号の入出力インターフェイスとなるI/Oセル500と、外部電源の入力を受ける電源セル600とが設けられる。ここでは、電源線VMおよび接地線GMが外周領域に配置される場合が示されている。パッドVP,GPが電源用パッド、接地用パッドであり、電源セル600と接続される。パッドSPは、信号用パッドであり、I/Oセル500と接続される。なお、パッドVP,GP,SPは、図1の半導体装置1の外周辺に沿って設けられる。
図2は、実施形態1に基づくI/Oセル500の回路構成を説明する図である。
図2に示されるようにI/Oセル500は、保護ダイオードD1,D2と、PチャネルMOSトランジスタ502と、NチャネルMOSトランジスタ506と、ドライバ504,508と、抵抗510と、入出力回路520とを含む。
図2に示されるようにI/Oセル500は、保護ダイオードD1,D2と、PチャネルMOSトランジスタ502と、NチャネルMOSトランジスタ506と、ドライバ504,508と、抵抗510と、入出力回路520とを含む。
信号パッドSPは、ノードN4と接続される。ノードN4と電源線VMとの間には、保護ダイオードD1が設けられ、アノード側がノードN4と接続され、カソード側が電源線VMと接続される。ここで、信号パッドSPは、入出力用パッドであり、入力信号を受けることが可能であるとともに、出力信号を出力する。
ノードN4と接地線GMとの間には、保護ダイオードD2が設けられ、アノード側が接地線GMと接続され、カソード側がノードN4と接続される。抵抗510は、ノードN4と入力回路522との間に設けられる。
PチャネルMOSトランジスタ502は、保護ダイオードD1と並列に設けられ、ノードN4と電源線VMとの間に抵抗510を介して直列に接続される。PチャネルMOSトランジスタ502は、ドライバ504の信号の入力を受ける。なお、ドライバ504、508は、後述するインバータを偶数個備えたものであり、電源はそれぞれ電源線VM、接地線GMから供給されている。
NチャネルMOSトランジスタ506は、保護ダイオードD2と並列に設けられ、ノードN4と接地線GMとの間に抵抗510を介して直列に接続される。NチャネルMOSトランジスタ506は、ドライバ508の入力を受ける。
入出力回路520は、電源線VMと接地線GMとの間に設けられる。
入出力回路520は、ドライバ504,508を駆動する出力論理521と、パッドSPからの抵抗510を介する入力信号を処理する入力回路522と、信号レベルを昇圧/降圧するレベルシフタ523とを含む。
入出力回路520は、ドライバ504,508を駆動する出力論理521と、パッドSPからの抵抗510を介する入力信号を処理する入力回路522と、信号レベルを昇圧/降圧するレベルシフタ523とを含む。
出力論理521からの信号に従ってドライバ504,508のいずれか一方が動作する。そして、PチャネルMOSトランジスタ502あるいはNチャネルMOSトランジスタ506が導通して信号パッドSPから信号を出力する。
図3は、実施形態1に基づく電源セル600の回路構成を説明する図である。
図3に示されるように、電源セル600は、パワークランプ回路(保護回路)を構成するNチャネルMOSトランジスタ604と、インバータ603と、抵抗素子602,609と、容量素子610と、PチャネルMOSトランジスタ606,607,608と、NチャネルMOSトランジスタ611とを含む。ダイオード601は、NチャネルMOSトランジスタ604の寄生ダイオードである。
図3に示されるように、電源セル600は、パワークランプ回路(保護回路)を構成するNチャネルMOSトランジスタ604と、インバータ603と、抵抗素子602,609と、容量素子610と、PチャネルMOSトランジスタ606,607,608と、NチャネルMOSトランジスタ611とを含む。ダイオード601は、NチャネルMOSトランジスタ604の寄生ダイオードである。
ダイオード601は、アノード側が接地線GMと接続され、カソード側が電源線VMと接続される。
NチャネルMOSトランジスタ604は、電源線VMと接地線GMとの間に接続され、そのゲートはインバータ603の出力ノードN2と接続される。
PチャネルMOSトランジスタ606は、抵抗素子609およびNチャネルMOSトランジスタ611と、電源線VMと接地線GMとの間に直列に接続される。
PチャネルMOSトランジスタ606は、電源線VMとノードN0との間に設けられ、そのゲートは、ノードN0と接続される。抵抗素子609は、PチャネルMOSトランジスタ606と直列に接続され、一端側はノードN0と接続される。他端側はNチャネルMOSトランジスタ611と接続される。NチャネルMOSトランジスタ611は、抵抗素子609と接地線GMとの間に接続され、そのゲートは出力ノードN2と接続される。
PチャネルMOSトランジスタ607は、PチャネルMOSトランジスタ606とカレントミラー回路を形成するように電源線VMとノードN1との間に設けられ、そのゲートはノードN0と接続される。容量素子610は、ノードN1を介してPチャネルMOSトランジスタ607と直列に電源線VMと接地線GMとの間に接続される。
インバータ603は、ノードN1を入力側として出力ノードN2にノードN1の反転信号を出力する。なお、インバータ603の電源は図示していないが、電源線VM及び接地線GMから供給されており、他の実施形態でも同様である。
抵抗素子602は、ノードN2と接地線GMとの間に接続される。インバータ603の出力は、抵抗素子602を介して接地線GMにプルダウンされているため、インバータ603の出力が不所望に変動した際にNチャネルMOSトランジスタ604のゲート入力が変動することを抑制することが可能である。
NチャネルMOSトランジスタ611は、PチャネルMOSトランジスタ606,607および抵抗素子609で構成されるカレントミラー回路を活性化する素子として機能する。NチャネルMOSトランジスタ611がオンすることによりカレントミラー回路が活性化する。一方、NチャネルMOSトランジスタ611がオフしている場合にはカレントミラー回路は非活性化されている。ここで、カレントミラー回路の活性化とは、カレントミラー回路を構成するトランジスタに電流を流し動作させることであり、他の実施形態でも同様である。ここで、カレントミラー回路の活性化とは、カレントミラー回路を構成するトランジスタに電流を流し動作させることであり、他の実施形態でも同様である。
PチャネルMOSトランジスタ608は、PチャネルMOSトランジスタ607と並列に電源線VMとノードN1との間に接続され、そのゲートは出力ノードN2と接続される。当該PチャネルMOSトランジスタ608は、NチャネルMOSトランジスタ611と相補的に動作する。すなわち、NチャネルMOSトランジスタ611がオンしている場合には、PチャネルMOSトランジスタ608はオフする。一方、NチャネルMOSトランジスタ611がオフしている定常状態の場合には、PチャネルMOSトランジスタ608はオンし、電源線VMとノードN1とを接続して、ノードN1が不所望に変動することを抑制することが可能である。
なお、ここでは、電源セル600の一例として、パワークランプ回路の構成について説明したが特にこれに限られず他の回路を構成しても良い。
ここで、パッドVPにESD電流が流入(印加)される場合について説明する。
定常状態において、インバータ603の出力ノードN2は「L」レベルに設定されている。従って、NチャネルMOSトランジスタ604はオフしている。また、PチャネルMOSトランジスタ608はオンしている。出力ノードN2は「L」レベルであるためNチャネルMOSトランジスタ611はオフしており、カレントミラー回路は非活性化されている。
定常状態において、インバータ603の出力ノードN2は「L」レベルに設定されている。従って、NチャネルMOSトランジスタ604はオフしている。また、PチャネルMOSトランジスタ608はオンしている。出力ノードN2は「L」レベルであるためNチャネルMOSトランジスタ611はオフしており、カレントミラー回路は非活性化されている。
一方、ESD電流による高電圧がパッドVPに印加されると、それに追従して電源線VMのレベルは直接的に変化する。これに伴いインバータ603を構成するPチャネルMOSトランジスタのゲート・ソース間に一時的に電位差(Vgs)を生じ、PチャネルMOSトランジスタがオンする。これにより、出力ノードN2のレベルは一時的に「L」レベルから「H」レベルに変化する。
出力ノードN2のゲート電位の変化に伴って、NチャネルMOSトランジスタ604がオン状態にされ、電源線VMの高電圧が接地線GMに逃がされることになる。
また、出力ノードN2のレベルが「H」レベルに変化することに伴い、PチャネルMOSトランジスタ608がオフする。また、NチャネルMOSトランジスタ611がオンとなり、カレントミラー回路が動作する。
カレントミラー回路の活性化に伴い、PチャネルMOSトランジスタ607を介して電源線VMからノードN1と接続される容量素子610に対して電流が流入する。その際、ノードN1のレベル変化が時定数に従って遅延しながら上昇する。そして、ノードN1の電位がインバータ603の閾値を超えた場合にインバータ603のNチャネルMOSトランジスタがオンする。これにより、出力ノードN2のレベルは再び「L」レベルに遷移する。
出力ノードN2のゲート電位の変化に伴って、NチャネルMOSトランジスタ604がオフ状態にされ、電源線VMから接地線GMへの電流の流出が停止する。また、NチャネルMOSトランジスタ611がオフされ、カレントミラー回路が非活性化される。また、PチャネルMOSトランジスタ608がオンし、ノードN1と電源線VMとが電気的に接続される。これにより、再び定常状態に戻る。
図4は、ESD電流が流入された場合の各ノードおよび電源線VMの遷移を説明する図である。
図4に示されるように、出力ノードN2のレベルは、一時的に「L」レベルから「H」レベルに変化する。これにより、NチャネルMOSトランジスタ604がオンし、ESD電流が接地線GM側に流れる。
タイミングPAに、PチャネルMOSトランジスタ608がオンし始めることによりノードN1の電位が徐々に上昇し始める。
そして、出力ノードN2のレベルが「L」レベルとなることにより、再びNチャネルMOSトランジスタ604がオフする。これにより、電源線VMから接地線GMへの電流経路が遮断される。
本実施形態1における電源セル600の保護回路は、カレントミラー回路によりPチャネルMOSトランジスタ607に流れる電流量を調整する方式である。具体的には、抵抗素子609およびPチャネルMOSトランジスタ607のゲート幅を調整する。一例として、PチャネルMOSトランジスタ607のゲート幅をPチャネルMOSトランジスタ606のゲート幅の1/N(N:2以上)に設定する。ゲート幅を1/Nに設定することによりPチャネルMOSトランジスタ607に流れる電流をPチャネルMOSトランジスタ606に流れる電流の1/Nに設定することが可能である。
本例においては、抵抗素子609に基づいてカレントミラー回路のPチャネルMOSトランジスタ606を流れる電流量を調整するとともに、PチャネルMOSトランジスタ607のゲート幅を調整することにより、PチャネルMOSトランジスタ607に流れる電流を調整する。これにより抵抗素子609の抵抗値を小さく設定することが可能となる。抵抗素子609の抵抗値を小さく設定することにより、回路面積を縮小することが可能となる。以下、その点について説明する。
図5は、比較例となる保護回路の構成を説明する図である。
図5(A)は、保護回路の構成を説明する図である。当該図に示されるように、パワークランプ回路(保護回路)は、NチャネルMOSトランジスタ604#と、インバータ603#と、抵抗素子602#,609#と、容量素子610#とを含む。ダイオード601#は、NチャネルMOSトランジスタ604#の寄生ダイオードである。また、電源線VMおよびGMには、それぞれ電源パッドVP#,GP#が接続されている。
図5(A)は、保護回路の構成を説明する図である。当該図に示されるように、パワークランプ回路(保護回路)は、NチャネルMOSトランジスタ604#と、インバータ603#と、抵抗素子602#,609#と、容量素子610#とを含む。ダイオード601#は、NチャネルMOSトランジスタ604#の寄生ダイオードである。また、電源線VMおよびGMには、それぞれ電源パッドVP#,GP#が接続されている。
ここで、パッドVP#にESD電流が流入(印加)される場合について説明する。
定常状態において、インバータ603#の出力ノードN2は「L」レベルに設定されている。従って、NチャネルMOSトランジスタ604#はオフしている。
定常状態において、インバータ603#の出力ノードN2は「L」レベルに設定されている。従って、NチャネルMOSトランジスタ604#はオフしている。
一方、ESD電流による高電圧がパッドVP#に印加されると、それに追従して電源線VMのレベルは直接的に変化する。これに伴いインバータ603#を構成するPチャネルMOSトランジスタのゲート・ソース間に一時的に電位差(Vgs)を生じ、PチャネルMOSトランジスタがオンする。これにより、出力ノードN2#のレベルは一時的に「L」レベルから「H」レベルに変化する。
出力ノードN2#のゲート電位の変化に伴って、NチャネルMOSトランジスタ604がオン状態にされ、電源線VMの高電圧が接地線GMに逃がされることになる。
一方で、抵抗素子609#を介してノードN1#と接続される容量素子610#に対して電流が流入する。その際、ノードN1#は、抵抗素子609#と容量素子610#のRC時定数に従って遅延しながら上昇する。そして、ノードN1#の電位がインバータ603#の閾値を超えた場合にインバータ603#のNチャネルMOSトランジスタがオンする。これにより、出力ノードN2#のレベルは再び「L」レベルに遷移する。
これにより、再び定常状態に戻る。
図5(B)は、RC時定数の変化を説明する図である。
図5(B)は、RC時定数の変化を説明する図である。
図5(B)に示されるように、容量素子610#に電荷を充電する際の波形が示されている。
ここで、電圧V=VCCQ(1−e-t/RC)で表わされる。
変形すると、t=−loge(V/VCCQ)*RCとなる。そして、RC=−t/loge(V/VCCQ)となる。
変形すると、t=−loge(V/VCCQ)*RCとなる。そして、RC=−t/loge(V/VCCQ)となる。
ここで、RC時定数回路に接続するインバータ603#の閾値を0.5*VCCQ(V/VCCQ=0.5)とし、必要な時間tを0.5μsとする。
RC=−1μs/loge(0.5)=0.77*10-6となる。容量素子610#の容量値Cを1pFとすると、抵抗素子609#の抵抗値Rは、770kΩが必要となる。
したがって、容量素子610#の容量値Cおよび抵抗素子609#の抵抗値Rがかなり高い値となるため当該容量素子610#および抵抗素子609#を設計する際のレイアウト面積が大きくなる。
図5(C)には、保護回路をレイアウトする際の占める面積割合を模式的に示したものである。
ここで、容量値C=1pFの容量素子610#をMOS容量で設計する場合には、ゲート幅W、ゲート長Lがそれぞれ5μm、0.55μmのMOSトランジスタでは60個以上必要となる。
また、抵抗値R=770kΩの抵抗素子609#をポリシリコン抵抗で設計する場合には、ゲート幅W、ゲート長Lがそれぞれ0.4μm、24μmのポリシリコン抵抗では25個以上直列で接続することが必要となる。
したがって、当該図に示されるように、容量素子610#および抵抗素子609#の占める面積割合がかなり高くなる。
一方で、本実施形態1における電源セル600の保護回路は、上記したように、カレントミラー回路によりPチャネルMOSトランジスタ607に流れる電流量を調整する方式である。
ここで、仮に容量素子610を容量素子610#と同じ容量値で設計する場合について考える。そして、容量素子に対して同じ電流量を供給する場合について考える。
比較例となる保護回路の構成では、抵抗素子609#の抵抗値を高く設定して電流量を小さくする必要があったが、本実施形態1に従う方式では、PチャネルMOSトランジスタ607のゲート幅を調整することにより電流量を小さくすることが可能である。
具体的には、PチャネルMOSトランジスタ607のゲート幅をPチャネルMOSトランジスタ606のゲート幅の1/N(N:2以上)に設定する。
したがって、カレントミラー回路のPチャネルMOSトランジスタ606に流れる電流は、PチャネルMOSトランジスタ607に流れる電流のN倍に設定される。
これにより、PチャネルMOSトランジスタ607に接続される抵抗素子609の抵抗値は、抵抗素子609#の抵抗値Rの1/Nに設定することが可能である。
図6は、比較例の保護回路と実施形態1に従う電源セル600のレイアウトを比較する図である。
図6に示されるように、上記構成により、抵抗素子609の抵抗値を小さくすることが可能となるため、抵抗素子609を形成するポリシリコン抵抗のレイアウト面積を縮小し、保護回路全体のレイアウト面積を比較例の構成よりも縮小することが可能となる。
図7は、実施形態1に従う電源セル600のカレントミラー回路のレイアウト構成を説明する図である。
図7には、カレントミラー回路を構成するPチャネルMOSトランジスタ607が1個に対して、PチャネルMOSトランジスタ606がN個隣接して設けられている場合が示されている。
各トランジスタは、ゲート電極、ソース電極、ドレイン電極及び拡散層DFからなる。
また、ソース電極およびドレイン電極の間にはゲート電極が設けられる。
また、ソース電極およびドレイン電極の間にはゲート電極が設けられる。
各トランジスタのソース電極は、電源線VMに、ドレイン電極は抵抗609に接続されている。
各トランジスタのソース電極およびドレイン電極は、トランジスタを構成する2層目の金属層M2に形成されている。金属層M2と拡散層DFはコンタクトホールCTを介して接続されている。
各トランジスタのゲート電極は、1層目の金属層M1に共通に接続されている。両端のゲートはダミーゲートであり、ダミーゲートはトランジスタ形成に用いられていない。
トランジスタ607を形成するゲートと、ダミーゲートの間にあるドレイン電極を形成する金属層M2は、容量610に接続されている。ダミーゲートもコンタクトホールCTを介して、電源線VMに接続されている。
また、ゲート電極と接続される金属層M1は、ドレイン電極を形成する金属層M2とコンタクトホールCTを介して接続される。なお、コンタクトホールCTは各電極に複数存在するが、図7では1個または2個に省略している。
図8は、実施形態1に従う電源セル600の抵抗素子のレイアウト構成を説明する図である。
図8には、抵抗素子609(ポリ抵抗)のレイアウト構成として、折り返した形でコンタクトホールCTおよび金属層M1を介して直列に接続されている。ここで、上記で説明したゲート幅Wおよびゲート長Lが示されている。
なお、本例においては、一例として容量素子610を容量素子610#と同じ容量値で設計する場合について説明したが、特にこれに限られず、PチャネルMOSトランジスタ607のゲート幅を調整して電流量を少なくすることにより、容量素子610の容量値をさらに小さくするようにしても良い。これにより容量素子610のMOS容量が占める割合をさらに小さくして、保護回路全体のレイアウト面積をさらに縮小することが可能である。なお、以下の実施形態についても同様である。
なお、本例においては、PチャネルMOSトランジスタ607のサイズとしてゲート幅を調整して電流量を少なくする構成について説明したが、サイズとして特にゲート幅に限られずゲート長を調整して電流量を少なくするようにしても良い。たとえば、一例として、PチャネルMOSトランジスタ607のゲート長をPチャネルMOSトランジスタ606のゲート長よりも長く設定する。ゲート長を長く設定することによりPチャネルMOSトランジスタ607に流れる電流をPチャネルMOSトランジスタ606に流れる電流量よりも少なくすることが可能である。
(変形例)
図9は、実施形態1の変形例に基づく電源セル600Aの回路構成を説明する図である。
図9は、実施形態1の変形例に基づく電源セル600Aの回路構成を説明する図である。
図9に示されるように、電源セル600Aは、電源セル600と比較して、NチャネルMOSトランジスタ604のバックゲートを制御する機能を付加した構成である。
具体的には、ノードN1とNチャネルMOSトランジスタ604のバックゲートとの間にインバータ603Aを設けるとともに、インバータ603Aの出力ノードと接地線GMとの間に抵抗素子602Aを付加した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
抵抗素子602Aは、インバータ603Aの出力と接地線GMとの間に接続される。インバータ603Aの出力は、抵抗素子602Aを介して接地線GMにプルダウンされているため、インバータ603Aの出力が不所望に変動した際にバックゲート領域(ウェル領域)の入力が変動することを抑制することが可能である。
NチャネルMOSトランジスタ604のバックゲート領域(ウェル領域)とソースとの接合部分には、寄生ダイオード605が形成される。当該寄生ダイオード605の作用により、NチャネルMOSトランジスタ604をオン動作させるときのゲート入力がその寄生ダイオード605の順方向電圧(VF)分だけレベル低下して、当該NチャネルMOSトランジスタ604のゲート入力をフルスイングすることができない可能性がある。
したがって、NチャネルMOSトランジスタ604に対するゲート入力とそのバックゲート領域(ウェル領域)のバイアスとを相互に異なるインバータ603,603Aにより行うことにより、NチャネルMOSトランジスタ604をオン動作させるときのゲート入力をフルスイングさせることが可能である。これにより、NチャネルMOSトランジスタ604のESD電流放電の高速化を図ることが可能である。
なお、本例においては、カレントミラー回路を活性化させるNチャネルMOSトランジスタ611および相補的に動作するPチャネルMOSトランジスタ608を用いた構成について説明したが、当該構成を設けない構成とすることも可能である。
[実施形態2]
実施形態2においては、ESD放電特性をさらに向上させる方式について説明する。
実施形態2においては、ESD放電特性をさらに向上させる方式について説明する。
図10は、実施形態2に基づく電源セル600Bを説明する図である。
図10(A)は、電源セル600Bの回路構成を説明する図である。
図10(A)は、電源セル600Bの回路構成を説明する図である。
図10(A)に示されるように、電源セル600Bは、電源セル600Aと比較して、インバータ620と、抵抗素子621をさらに設けた点が異なる。
インバータ620は、ノードN1を入力としてノードN3に出力する。
PチャネルMOSトランジスタ608のゲートは、ノードN3と接続される。また、NチャネルMOSトランジスタ611は、ノードN3と接続される。
PチャネルMOSトランジスタ608のゲートは、ノードN3と接続される。また、NチャネルMOSトランジスタ611は、ノードN3と接続される。
抵抗素子621は、ノードN3と接地線GMとの間に接続される。
PチャネルMOSトランジスタ608およびNチャネルMOSトランジスタ611のゲートに関して、インバータ603の出力ではなく、インバータ620の出力を受ける点で異なる。
PチャネルMOSトランジスタ608およびNチャネルMOSトランジスタ611のゲートに関して、インバータ603の出力ではなく、インバータ620の出力を受ける点で異なる。
他の構成および動作については同様であるのでその詳細な説明は繰り返さない。
図10(B)は、ESD電流が流入された場合の各ノードおよび電源線VMの遷移を説明する図である。
図10(B)は、ESD電流が流入された場合の各ノードおよび電源線VMの遷移を説明する図である。
図10(B)に示されるように、出力ノードN2のレベルは、一時的に「L」レベルから「H」レベルに変化する。これにより、NチャネルMOSトランジスタ604がオンし、ESD電流が接地線GM側に流れる。
タイミングPAに、PチャネルMOSトランジスタ608がオンし始めるすることによりノードN1の電位が徐々に上昇し始める。
そして、出力ノードN2のレベルが「L」レベルとなることにより、再びNチャネルMOSトランジスタ604がオフする。これにより、電源線VMから接地線GMへの電流経路が遮断される。
図4では、インバータ603の出力ノードN2がPチャネルMOSトランジスタ608のゲートに接続されているためタイミングPAから徐々にPチャネルMOSトランジスタ608がONし始める。これにより、ノードN1の電位の上昇が加速する。
一方で、本例においては、ノードN1の電位が十分に上昇したタイミングPBにPチャネルMOSトランジスタ608がオンする。
したがって、PチャネルMOSトランジスタ608がオンするタイミングを遅らせることにより、ノードN1の電位が早期に上昇することを抑制してNチャネルMOSトランジスタ604のゲート電位が「L」レベルとなる期間を遅らせることが可能である。これにより、抵抗素子609および容量素子610の値を大きくすることなく、NチャネルMOSトランジスタ604のオン時間を長くして、ESD放電特性をさらに向上させることが可能となるとともに、レイアウト面積を縮小することが可能である。
[実施形態2の変形例]
図11は、実施形態2の変形例に基づく電源セルの回路構成を説明する図である。
図11は、実施形態2の変形例に基づく電源セルの回路構成を説明する図である。
図11(A)は、電源セル600Cの回路構成を説明する図である。
図11(A)に示されるように、電源セル600Cは、電源セル600Bと比較して、インバータ620の代わりに、PチャネルMOSトランジスタ630を設けた点が異なる。その他の構成については同様である。
図11(A)に示されるように、電源セル600Cは、電源セル600Bと比較して、インバータ620の代わりに、PチャネルMOSトランジスタ630を設けた点が異なる。その他の構成については同様である。
すなわち、インバータ620を構成するNチャネルMOSトランジスタを削除した構成である。当該構成は、NチャネルMOSトランジスタによるノードN3の電位の引き下げをなくした構成である。これにより、ノードN3の電位を下がりにくくしたことにより、PチャネルMOSトランジスタ608がオンするタイミングを遅らせることが可能である。
これにより、ノードN1の電位が早期に上昇することを抑制してNチャネルMOSトランジスタ604のゲート電位が「L」レベルとなる期間を遅らせることが可能である。これにより、抵抗素子609および容量素子610の値を大きくすることなく、NチャネルMOSトランジスタ604のオン時間を長くして、ESD放電特性をさらに向上させることが可能となるとともに、レイアウト面積を縮小することが可能である。
図11(B)は、電源セル600Dの回路構成を説明する図である。
図11(B)に示されるように、電源セル600Dは、電源セル600Bと比較して、抵抗素子621を削除した点が異なる。その他の構成については同様である。
図11(B)に示されるように、電源セル600Dは、電源セル600Bと比較して、抵抗素子621を削除した点が異なる。その他の構成については同様である。
すなわち、抵抗素子621を削除してノードN3の電位を下がりにくくしたことにより、PチャネルMOSトランジスタ608がオンするタイミングを遅らせることが可能である。
これにより、ノードN1の電位が早期に上昇することを抑制してNチャネルMOSトランジスタ604のゲート電位が「L」レベルとなる期間を遅らせることが可能である。これにより、抵抗素子609および容量素子610の値を大きくすることなく、NチャネルMOSトランジスタ604のオン時間を長くして、ESD放電特性をさらに向上させることが可能となるとともに、レイアウト面積を縮小することが可能である。
[実施形態3]
図12は、実施形態3に基づく電源セルの回路構成を説明する図である。
図12は、実施形態3に基づく電源セルの回路構成を説明する図である。
図12(A)は、電源セル700の回路構成を説明する図である。
図12(A)に示されるように、電源セル700は、電源セル600と比較して、カレントミラー回路をNチャネルMOSトランジスタで形成している点が異なる。
図12(A)に示されるように、電源セル700は、電源セル600と比較して、カレントミラー回路をNチャネルMOSトランジスタで形成している点が異なる。
具体的には、PチャネルMOSトランジスタ606,607,608の代わりにNチャネルMOSトランジスタ706,707,708を設けるとともに、NチャネルMOSトランジスタ611の代わりに、PチャネルMOSトランジスタ711を設け、インバータ712をさらに追加した点が異なる。
具体的には、NチャネルMOSトランジスタ706は、抵抗素子609およびPチャネルMOSトランジスタ711と、電源線VMと接地線GMとの間に直列に接続される。
NチャネルMOSトランジスタ706は、接地線GMとノードN3との間に設けられ、ゲートは、ノードN3と接続される。抵抗素子609は、NチャネルMOSトランジスタ706と直列に接続され、一端側はノードN3と接続される。他端側はPチャネルMOSトランジスタ711と接続される。PチャネルMOSトランジスタ711は、抵抗素子609と電源線VMとの間に接続され、そのゲートはノードN5と接続される。
インバータ712は、入力側がノードN4と接続され、ノードN5に出力する。
NチャネルMOSトランジスタ707は、NチャネルMOSトランジスタ706とカレントミラー回路を形成するように接地線GMとノードN4との間に設けられ、そのゲートはノードN3と接続される。
NチャネルMOSトランジスタ707は、NチャネルMOSトランジスタ706とカレントミラー回路を形成するように接地線GMとノードN4との間に設けられ、そのゲートはノードN3と接続される。
容量素子610は、ノードN4を介してNチャネルMOSトランジスタ707と直列に電源線VMと接地線GMとの間に接続される。
インバータ603は、ノードN5を入力側として出力ノードN2にノードN5の反転信号を出力する。
PチャネルMOSトランジスタ711は、NチャネルMOSトランジスタ706,707および抵抗素子609で構成されるカレントミラー回路を活性化する素子として機能する。PチャネルMOSトランジスタ711がオンすることによりカレントミラー回路が活性化する。一方、PチャネルMOSトランジスタ711がオフしている場合にはカレントミラー回路は非活性化されている。
NチャネルMOSトランジスタ708は、NチャネルMOSトランジスタ707と並列に接地線GMとノードN4との間に接続され、そのゲートはノードN5と接続される。当該NチャネルMOSトランジスタ708は、PチャネルMOSトランジスタ711と相補的に動作する。すなわち、PチャネルMOSトランジスタ711がオンしている場合には、NチャネルMOSトランジスタ708はオフする。一方、PチャネルMOSトランジスタ711がオフしている定常状態の場合には、NチャネルMOSトランジスタ708はオンし、接地線GMとノードN4とを接続して、ノードN4が不所望に変動することを抑制することが可能である。
なお、ここでは、電源セル700の一例として、パワークランプ回路の構成について説明したが特にこれに限られず他の回路を構成しても良い。
ここで、パッドVPにESD電流が流入(印加)される場合について説明する。
定常状態において、ノードN4は、「L」レベルに設定されている。インバータ712を介するノードN5は「H」レベルに設定されている。したがって、NチャネルMOSトランジスタ708はオンしている。また、ノードN5は「H」レベルに設定されているためインバータ603の出力ノードN2は「L」レベルに設定されている。従って、NチャネルMOSトランジスタ604はオフしている。
定常状態において、ノードN4は、「L」レベルに設定されている。インバータ712を介するノードN5は「H」レベルに設定されている。したがって、NチャネルMOSトランジスタ708はオンしている。また、ノードN5は「H」レベルに設定されているためインバータ603の出力ノードN2は「L」レベルに設定されている。従って、NチャネルMOSトランジスタ604はオフしている。
ノードN5は「H」レベルであるため、PチャネルMOSトランジスタ711はオフしており、カレントミラー回路は非活性化されている。
一方、ESD電流による高電圧がパッドVPに印加されると、それに追従して電源線VMのレベルは高電圧の印加に追従して直接的に変化する。これに伴いインバータ603を構成するPチャネルMOSトランジスタのゲート・ソース間に一時的に電位差(Vgs)を生じ、PチャネルMOSトランジスタがオンする。これにより、出力ノードN2のレベルは一時的に「L」レベルから「H」レベルに変化する。出力ノードN2のゲート電位の変化に伴って、NチャネルMOSトランジスタ604がオン状態にされ、電源線VMの高電圧が接地線GMに逃がされることになる。
また、ノードN5は、「H」レベルから「L」レベルに変化することに伴い、NチャネルMOSトランジスタ708がオフする。また、PチャネルMOSトランジスタ711がオンとなり、カレントミラー回路が動作する。
カレントミラー回路の活性化に伴い、NチャネルMOSトランジスタ707を介してノードN4から接地線GMに対して電流が流れる。その際、ノードN4のレベル変化が時定数に従って遅延しながら下降する。そして、ノードN4の電位がインバータ712の閾値を超えた場合にノードN5が「H」レベルとなり、インバータ603のNチャネルMOSトランジスタがオンする。これにより、出力ノードN2のレベルは再び「L」レベルに遷移する。
出力ノードN2のゲート電位の変化に伴って、NチャネルMOSトランジスタ604がオフ状態にされ、電源線VMから接地線GMへの電流の流出が停止する。また、PチャネルMOSトランジスタ711がオフされ、カレントミラー回路が非活性化される。また、NチャネルMOSトランジスタ708がオンし、ノードN4と接地線GMとが電気的に接続される。これにより、再び定常状態に戻る。
本例においては、抵抗素子609に基づいてカレントミラー回路のNチャネルMOSトランジスタ706を流れる電流量を調整するとともに、NチャネルMOSトランジスタ707のゲート幅を調整することにより、NチャネルMOSトランジスタ707に流れる電流を調整する。これにより実施形態1で説明したように抵抗素子609の抵抗値を小さく設定することが可能となる。抵抗素子609の抵抗値を小さく設定することにより、回路面積を縮小することが可能となる。
図12(B)は、実施形態3の変形例に基づく電源セル700Aの回路構成を説明する図である。
図12(B)に示されるように、電源セル700Aは、電源セル700と比較して、NチャネルMOSトランジスタ604のバックゲートを制御する機能を付加した構成である。
具体的には、ノードN5とNチャネルMOSトランジスタ604のバックゲートとの間にインバータ603Aを設けるとともに、インバータ603Aの出力ノードと接地線GMとの間に抵抗素子602Aを付加した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
抵抗素子602Aは、インバータ603Aの出力と接地線GMとの間に接続される。インバータ603Aの出力は、抵抗素子602Aを介して接地線GMにプルダウンされているため、インバータ603Aの出力が不所望に変動した際にバックゲート領域(ウェル領域)の入力が変動することを抑制することが可能である。
NチャネルMOSトランジスタ604のバックゲート領域(ウェル領域)とソースとの接合部分には、寄生ダイオード605が形成される。当該寄生ダイオード605の作用により、NチャネルMOSトランジスタ604をオン動作させるときのゲート入力がその寄生ダイオード605の順方向電圧(VF)分だけレベル低下して、当該NチャネルMOSトランジスタ604のゲート入力をフルスイングすることができない可能性がある。
したがって、NチャネルMOSトランジスタ604に対するゲート入力とそのバックゲート領域(ウェル領域)のバイアスとを相互に異なるインバータ603,603Aにより行うことにより、NチャネルMOSトランジスタ604をオン動作させるときのゲート入力をフルスイングさせることが可能である。これにより、NチャネルMOSトランジスタ604のESD電流放電の高速化を図ることが可能である。
カレントミラー回路をNチャネルMOSトランジスタで構成する場合においても、実施形態1と同様に抵抗素子609の抵抗値を小さくすることが可能となるため、抵抗素子609を形成するポリシリコン抵抗のレイアウト面積を縮小し、保護回路全体のレイアウト面積を比較例の構成よりも縮小することが可能となる。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 半導体装置、2 コアロジック領域、4 I/O領域、504,508 ドライバ、520 入出力回路、521 出力論理、522 入力回路、523 レベルシフタ、600,600A,600B,600C,600D,700,700A 電源セル、601 寄生ダイオード、602,602A,609,621 抵抗素子、603,603A,620,712 インバータ、604,611,706〜708 NチャネルMOSトランジスタ、606〜608,630,711 PチャネルMOSトランジスタ、610 容量素子、D1,D2 保護ダイオード、GM 接地線、VM 電源線、SP 信号パッド、VP,GP 電源パッド。
Claims (14)
- 所定の機能を有するコアロジック領域と、
前記コアロジック領域の外周領域に設けられ、前記コアロジック領域に対する入出力インタフェースとなるインタフェース回路領域とを備え、
前記インタフェース回路領域は、
電源配線と、
接地配線と、
前記電源配線と前記接地配線との間に設けられた保護回路とを含み、
前記保護回路は、
前記電源配線と前記接地配線との間に接続された第1のカレントミラー回路と、
前記電源配線と前記接地配線との間に前記第1のカレントミラー回路と直列に接続された第1の容量素子と、
前記第1のカレントミラー回路と前記第1の容量素子との間の第1の接続ノードが入力ノードとして接続されている第1のインバータと、
前記電源配線と前記接地配線との間に接続され、ゲートが前記第1のインバータの出力を受ける、保護トランジスタとを含む、半導体装置。 - 前記第1のカレントミラー回路は、
前記電源配線と前記接地配線との間に接続された第1のトランジスタと、
前記第1のトランジスタとカレントミラー回路を形成するように、前記第1のトランジスタと並列に前記電源配線と前記接地配線との間に接続された第2のトランジスタとを含み、
前記第1の接続ノードは、前記第2のトランジスタと前記第1の容量素子とに接続されている、請求項1に記載の半導体装置。 - 前記保護回路は、前記電源配線と前記第1の接続ノードとの間に前記第2のトランジスタと並列に接続された第3のトランジスタをさらに含む、請求項2に記載の半導体装置。
- 前記保護回路は、前記電源配線と前記接地配線との間に前記第1のトランジスタと直列に接続された第1の抵抗素子をさらに含む、請求項3に記載の半導体装置。
- 前記保護回路は、前記電源配線と前記接地配線との間に前記第1の抵抗素子と直列に接続された第4のトランジスタをさらに含む、請求項4に記載の半導体装置。
- 前記第4のトランジスタのゲートは、前記保護トランジスタのゲートに接続され、前記第1のインバータの出力に従って前記第1のカレントミラー回路を動作させる、請求項5に記載の半導体装置。
- 前記第4のトランジスタは前記第3のトランジスタと相補的に動作する、請求項6に記載の半導体装置。
- 前記保護回路は、前記第3のトランジスタのゲートと前記接地配線との間に接続された第2の抵抗素子をさらに含む、請求項4に記載の半導体装置。
- 前記保護回路は、
前記電源配線と前記第3のトランジスタのゲートとの間に接続され、ゲートが第2の接続ノードと接続された第5のトランジスタと、
前記第3のトランジスタのゲートと前記接地配線との間に接続された第2の抵抗素子とをさらに含む、請求項3に記載の半導体装置。 - 前記第1の抵抗素子はポリシリコン抵抗である、請求項4に記載の半導体装置。
- 前記電源配線および前記接地配線の少なくとも一方はパッドと接続される、請求項1に記載の半導体装置。
- 前記電源配線と前記接地配線との間に前記保護回路と並列に接続された入出力回路をさらに備える、請求項1に記載の半導体装置。
- 前記保護回路は、前記第1のインバータと並列に設けられ、前記第1の接続ノードを入力として用いて前記保護トランジスタのバックゲートを制御するための第2のインバータをさらに含む、請求項1に記載の半導体装置。
- 前記保護回路は、前記保護トランジスタのバックゲートと前記接地配線との間に接続された第3の抵抗素子をさらに含む、請求項13に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018044233A JP6480051B2 (ja) | 2018-03-12 | 2018-03-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018044233A JP6480051B2 (ja) | 2018-03-12 | 2018-03-12 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014198264A Division JP6308925B2 (ja) | 2014-09-29 | 2014-09-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018101808A JP2018101808A (ja) | 2018-06-28 |
JP6480051B2 true JP6480051B2 (ja) | 2019-03-06 |
Family
ID=62715636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018044233A Active JP6480051B2 (ja) | 2018-03-12 | 2018-03-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6480051B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023210631A1 (ja) * | 2022-04-27 | 2023-11-02 | ローム株式会社 | I/o回路、半導体装置、セルライブラリ、半導体装置の回路設計方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326307A (ja) * | 1993-05-10 | 1994-11-25 | Olympus Optical Co Ltd | 半導体集積回路の入力回路装置及びその製造方法 |
JP2001044374A (ja) * | 1999-08-03 | 2001-02-16 | Hitachi Ltd | 外部端子保護回路および半導体集積回路 |
JP2008244071A (ja) * | 2007-03-27 | 2008-10-09 | Renesas Technology Corp | Esd保護回路を備えた半導体集積回路 |
JP5407240B2 (ja) * | 2008-09-12 | 2014-02-05 | 富士電機株式会社 | Cmosの集積回路 |
JP5564818B2 (ja) * | 2009-03-31 | 2014-08-06 | 富士通セミコンダクター株式会社 | 電源クランプ回路 |
-
2018
- 2018-03-12 JP JP2018044233A patent/JP6480051B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018101808A (ja) | 2018-06-28 |
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KR100443511B1 (ko) | 정전기 보호 회로 |
Legal Events
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A977 | Report on retrieval |
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|
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A61 | First payment of annual fees (during grant procedure) |
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