JP2008244071A - Esd保護回路を備えた半導体集積回路 - Google Patents
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Abstract
【課題】ESD保護回路のチップ占有面積を低減すること。
【解決手段】半導体集積回路は、ESD保護回路ESD_HV、電源電圧供給端子HI_Pad、接地電圧供給端子LOW_Pad、イネーブル外部端子EN_Padを含む。ESD保護回路は、イネーブル外部端子の電圧に応答するインバータINVと、INVの出力信号に応答して端子HI_Pad、LOW_Padの間で導通するクランプ素子Qn1_HVとを含む。半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、イネーブル外部端子EN_Padは実質的にフローティング状態(中間的な電圧)とされる。非活性状態で端子HI_Pad、LOW_Padの間にESD電圧が生じると、クランプ素子Qn1_HVが導通してESD電圧を吸収する。従来の時定数回路が不必要になり、ESD保護回路のチップ占有面積を低減できる。
【選択図】図3
【解決手段】半導体集積回路は、ESD保護回路ESD_HV、電源電圧供給端子HI_Pad、接地電圧供給端子LOW_Pad、イネーブル外部端子EN_Padを含む。ESD保護回路は、イネーブル外部端子の電圧に応答するインバータINVと、INVの出力信号に応答して端子HI_Pad、LOW_Padの間で導通するクランプ素子Qn1_HVとを含む。半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、イネーブル外部端子EN_Padは実質的にフローティング状態(中間的な電圧)とされる。非活性状態で端子HI_Pad、LOW_Padの間にESD電圧が生じると、クランプ素子Qn1_HVが導通してESD電圧を吸収する。従来の時定数回路が不必要になり、ESD保護回路のチップ占有面積を低減できる。
【選択図】図3
Description
本発明は、ESD保護回路を内蔵した半導体集積回路に関し、特にESD保護回路のチップ占有面積を低減するのに有益な技術に関するものである。
ESD(静電放電)保護回路は、LSI等の半導体集積回路の静電放電による破壊を防止するために、半導体集積回路に設けられている。
一方、下記非特許文献1には、予期されない内部回路のESDダメージを生じることなくサブミクロンCMOS ICを完全に保護するために、VDD−VSS・ESDクランプ回路を使用することが記載されている。内部回路がESDダメージを受ける前に電源電圧VDDとグランドVSSとの間のESD電圧を有効にクランプするために、電源電圧VDDとグランドVSSとの間に接続されたクランプ用NMOSをオンにするためにESD遷移検出回路が使用される。ESD遷移検出回路は、RC時定数回路とCMOSインバータとで構成されている。RC時定数回路は、電源電圧VDDに一端が接続された抵抗と、一端と他端とが抵抗の他端とグランドVSSとに接続された容量とを含む。CMOSインバータの入力にはRC時定数回路の出力信号が印加され、CMOSインバータの出力はクランプ用NMOSのゲート入力端子に接続される。ESDクランプ回路は、電源電圧VDDとグランドVSSとの間にESD電圧が生じた時にオンするように設計される。しかし、このESDクランプ回路は、ICが通常の電源投入状態では、オフに保持されなければならない。この要求に合致する所望の動作の達成のためには、VDD−VSS・ESDクランプ回路のRCRC時定数は約0.1〜1μSecに設計されることも、下記非特許文献1に記載されている。
また、下記特許文献1には、CMOS ICのCMOS入力回路のMOS入力トランジスタのゲート・ソース間に非活性入力保護MOSトランジスタを接続して、CMOS ICが基板に装着される前にMOS入力トランジスタを静電気サージの破壊から防止することが記載されている。非活性入力保護MOSトランジスタはデップレシッョン型であり、CMOS ICが基板に装着される前の非活性状態には導通状態であるので、MOS入力トランジスタのゲート・ソース間に高電圧が印加されなくなる。更に、下記特許文献1には、CMOS ICの出力MOSトランジスタのゲート・ドレイン間に非活性出力保護MOSトランジスタを接続して、非活性状態で出力MOSトランジスタを破壊から防止している。非活性出力保護MOSトランジスタはデップレシッョン型であり、CMOS ICが基板に装着される前の非活性状態には導通状態であるので、出力MOSトランジスタのゲート・ドレイン間に高電圧が印加されなくなる。また、下記特許文献1では、CMOS ICの出力保護MOSトランジスタのゲート・ドレイン間に非活性出力第2保護MOSトランジスタを接続して、非活性状態で出力保護MOSトランジスタを破壊から防止している。尚、出力保護MOSトランジスタのゲート・ソースは、短絡されている。非活性出力第2保護MOSトランジスタはデップレシッョン型であり、CMOS ICが基板に装着される前の非活性状態には導通状態であるので、出力保護MOSトランジスタのゲート・ドレイン間に高電圧が印加されなくなる。
Ming−Dou Ker, "Whole−Chip ESD Protection Design with Effcient VDD−to−VSS ESD Clamp Circuits for Submicron CMOS VLSI", IEEE TRANSACTION ON ELECTRON DEVICES, VOL.46, NO.1, JANUARY 1999, pp.173−183.
特開2006−186399号 公報
前記特許文献1に記載されたようにデップレシッョン型の保護MOSトランジスタを使用することにより、CMOS ICが応用システム機器の回路基板に実装される前の非活性状態でのICの内部回路のESDダメージを低減することができる。しかし、通常のCMOS ICの製造プロセスでは、PチャンネルMOSトランジスタもNチャンネルMOSトランジスタもエンハンスメント型であり、デップレシッョン型のMOSトランジスタを形成するチャンネル不純物イオン打ち込みは必要とされない。従って、前記特許文献1に記載された静電保護回路は、通常のCMOS ICの製造プロセスへのチャンネル不純物イオン打ち込みのプロセス追加を必要とするので、プロセスコストが増大すると言う問題が本発明者等の検討により明らかとされた。
図1は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されたESD保護回路を示す図である。半導体集積回路のチップChipは、電源電圧供給パッドHI_PAD、接地電圧供給パッドLOW_PAD、ESD保護回路が形成されている。ESD保護回路は、ESD遷移検出回路ESD_Det_Ckt、インバータINV1、INV2、抵抗R1、R2、クランプ用NMOSQn1_HVを含んでいる。ESD遷移検出回路ESD_Det_Cktは、電源電圧供給パッドHI_PADに一端が接続された抵抗Rと、一端と他端とが抵抗Rの他端と接地電圧供給パッドLOW_PADとに接続された容量Cとを含んでいる。ESD遷移検出回路ESD_Det_Cktは電源電圧供給パッドHI_PADと接地電圧供給パッドLOW_PADとの間に印加されるESD電圧に応答して、インバータINV1、INV2の入力を駆動する。
図2は、図1に示したESD保護回路による半導体集積回路の内部回路の保護動作を説明するための波形図である。図2の1番目は、電源電圧供給パッドHI_PADと接地電圧供給パッドLOW_PADとの間に印加されるESD電圧VESDの波形図である。図2の2番目は、ESD電圧VESDに応答したESD遷移検出回路ESD_Det_Cktの抵抗Rと容量Cとによる積分電圧VINの波形図である。インバータINV1、INV2は、積分電圧VINのローレベルからハイレベルへの変化の間に高レベルの出力電圧VGを生成する。インバータINV1からの高レベルの出力電圧VGに応答してクランプ用NMOSQn1_HVがオンすることにより、ドレイン・ソース間に電流IDSQn1が流れ、ESD電圧VESDをNMOSQn1_HVが吸収する。また、クランプ用NMOSQn1_HVのN型ドレイン、P型ウェル、N型ソースにより構成される寄生NPN型バイポーラトランジスタも、インバータINV2からの高レベルの出力電圧に応答してオンして、ESD電圧VESDを吸収する。内部回路がESDダメージを受ける前にクランプ用NMOSQn1_HVと寄生NPN型バイポーラトランジスタとによるESD電圧VESDを吸収することにより、半導体集積回路の内部回路を保護することができる。
しかしながら、本発明に先立った本発明者等による検討により、図1に示す半導体集積回路に設けられたESD保護回路には下記の問題があることが明らかとされた。
まず、上記非特許文献1に記載されているように、ESD遷移検出回路ESD_Det_Cktの抵抗Rと容量Cとによる時定数は約0.1〜1μSec程度と大きいので、ESD保護回路のチップ占有面積が大きなものとなってしまう。また、半導体集積回路のバラツキによりこの時定数が小さくなると、クランプ用NMOSQn1_HVがオンする時間が短くなってしまい、ESD電圧VESDの吸収能力が不足して、半導体集積回路の内部回路を十分に保護することができない。逆に、半導体集積回路のバラツキによりこの時定数が大きくなると、通常の電源投入状態でもクランプ用NMOSQn1_HVがオンしてしまい、不要な電力消費が発生するという問題がある。
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、内部回路と伴に半導体集積回路に内蔵されるESD保護回路のチップ占有面積を低減することにある。また、本発明のその他の目的とするところは、半導体集積回路のバラツキの影響を受けにくいESD保護回路を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
すなわち、本発明の代表的な半導体集積回路に内蔵されたESD保護回路は、イネーブル外部端子の電圧に応答するインバータと、前記インバータの出力信号に応答して電源電圧供給端子と接地電圧供給端子との間で導通するクランプ素子とを含む。
前記半導体集積回路が応用システム機器の回路基板に実装される前では、前記イネーブル外部端子は実質的にはフローティング状態とされ、前記イネーブル外部端子の電圧はハイレベルとローレベルとの間の中間的な電圧とされる。前記電源電圧供給端子と前記接地電圧供給端子との間にESD電圧が生じると、前記インバータの前記出力信号に応答して前記クランプ素子が導通して前記ESD電圧を吸収する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
すなわち、本発明によれば、ESD遷移検出回路の抵抗と容量とによる時定数回路が不必要になっている。従って、半導体集積回路に内蔵されるESD保護回路のチップ占有面積を低減することができる。
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態に係る本発明の代表的な半導体集積回路は、ESD保護回路(ESD_HV)を含む。前記半導体集積回路は、電源電圧供給端子(HI_Pad)、接地電圧供給端子(LOW_Pad)、イネーブル外部端子(EN_Pad)を含む。前記ESD保護回路は、前記イネーブル外部端子の電圧に応答するインバータ(INV)と、前記インバータの出力信号に応答して前記電源電圧供給端子と前記接地電圧供給端子との間で導通するクランプ素子(Qn1_HV)とを含む。
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記イネーブル外部端子は実質的にはフローティング状態とされることにより、前記イネーブル外部端子の電圧はハイレベルとローレベルとの間の中間的な電圧とされる。前記非活性状態で前記電源電圧供給端子と前記接地電圧供給端子との間にESD電圧が生じると、前記インバータの前記出力信号に応答して前記クランプ素子が導通して前記ESD電圧を吸収する(図3(a)、図4(a)参照)。
前記実施の形態によれば、従来のESD遷移検出回路の抵抗と容量とによる時定数回路が不必要になっている。従って、半導体集積回路に内蔵されるESD保護回路のチップ占有面積を低減することができる。
好適な実施の形態による半導体集積回路は、前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記電源電圧供給端子と前記接地電圧供給端子との間に動作電源電圧が供給される前に、前記イネーブル外部端子の電圧はハイレベルに制御される。前記イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記インバータの前記出力信号により、前記クランプ素子は非導通に制御される。
〔2〕別の観点による実施の形態に係る半導体集積回路は、高電源電圧供給端子(VCC_Pad)、高圧対応接地電圧供給端子(VSSQ_Pad)、高電源電圧イネーブル外部端子(VCC_EN_Pad)を含む。前記半導体集積回路は、低電源電圧供給端子(Vdd_Pad)、低圧対応接地電圧供給端子(VSS_Pad)、低電源電圧イネーブル外部端子(Vdd_EN_Pad)を含む。前記半導体集積回路は、高電圧ESD保護回路(ESD_HV)、低電圧ESD保護回路(ESD_LV)、高電圧内部回路(Int_Ckt_HV)、低電圧内部回路(Int_Ckt_LV)を含む。
前記高電圧内部回路は、前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間に供給される高電源電圧で動作する。前記低電圧内部回路は、前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間に供給される低電源電圧で動作する。
前記高電圧ESD保護回路は、前記高電圧イネーブル外部端子の電圧に応答する高電圧インバータ(INV1)と、前記高電圧インバータの出力信号に応答して前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間で導通する高電圧クランプ素子(Qn1_HV)とを含む。
前記低電圧ESD保護回路は、前記低電圧イネーブル外部端子の電圧に応答する低電圧インバータ(INV4)と、前記低電圧インバータの出力信号に応答して前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間で導通する低電圧クランプ素子(Qn3_LV)とを含む。
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記高電圧イネーブル外部端子と前記低電圧イネーブル外部端子とは実質的にはフローティング状態とされる。それにより、前記高電圧イネーブル外部端子の電圧と前記低電圧イネーブル外部端子の電圧とは、ハイレベルとローレベルとの間の中間的な電圧とされる。前記非活性状態で前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間にESD電圧が生じると、前記高電圧インバータの前記出力信号に応答して前記高電圧クランプ素子が導通して前記ESD電圧を吸収する。前記非活性状態で前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間にESD電圧が生じると、前記低電圧インバータの前記出力信号に応答して前記低電圧クランプ素子が導通して前記ESD電圧を吸収する(図6参照)。
好適な実施の形態による半導体集積回路は、前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記高電源電圧供給端子と前記高圧対応接地電圧供給との間に高電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御される。前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記高電圧インバータの前記出力信号により、前記高電圧クランプ素子は非導通に制御される。前記活性状態では、前記低電源電圧供給端子と前記低圧対応接地電圧供給との間に低電源電圧が供給される前に、前記低電圧イネーブル外部端子の電圧はハイレベルに制御される。前記低電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記低電圧インバータの前記出力信号により、前記低電圧クランプ素子は非導通に制御される。
〔3〕更に別の観点による実施の形態に係る半導体集積回路は、高電源電圧供給端子(VCC_Pad)、高圧対応接地電圧供給端子(VSSQ_Pad)、高電源電圧イネーブル外部端子(VCC_EN_Pad)を含む。前記半導体集積回路は、低電源電圧供給端子(Vdd_Pad)、低圧対応接地電圧供給端子(VSS_Pad)を含む。前記半導体集積回路は、高電圧ESD保護回路(ESD_HV)、低電圧ESD保護回路(ESD_LV)、高電圧内部回路(Int_Ckt_HV)、低電圧内部回路(Int_Ckt_LV)を含む。
前記高電圧内部回路は、前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間に供給される高電源電圧で動作する。前記低電圧内部回路は、前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間に供給される低電源電圧で動作する。
前記高電圧ESD保護回路は、前記高電圧イネーブル外部端子の電圧に応答する高電圧インバータ(INV1)と、前記高電圧インバータの出力信号に応答して前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間で導通する高電圧クランプ素子(Qn1_HV)とを含む。
前記低電圧ESD保護回路は、前記高電圧イネーブル外部端子の電圧に応答する低電圧インバータ(INV4)と、前記低電圧インバータの出力信号に応答して前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間で導通する低電圧クランプ素子(Qn3_LV)とを含む。
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記高電圧イネーブル外部端子は実質的にはフローティング状態とされる。それにより、前記高電圧イネーブル外部端子の電圧は、ハイレベルとローレベルとの間の中間的な電圧とされる。前記非活性状態で前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間にESD電圧が生じると、前記高電圧インバータの前記出力信号に応答して前記高電圧クランプ素子が導通して前記ESD電圧を吸収する。前記非活性状態で前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間にESD電圧が生じると、前記低電圧インバータの前記出力信号に応答して前記低電圧クランプ素子が導通して前記ESD電圧を吸収する(図7参照)。
好適な実施の形態による半導体集積回路は、前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記高電源電圧供給端子と前記高圧対応接地電圧供給との間に高電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御される。前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記高電圧インバータの前記出力信号により、前記高電圧クランプ素子は非導通に制御される。前記活性状態では、前記低電源電圧供給端子と前記低圧対応接地電圧供給との間に低電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御される。前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記低電圧インバータの前記出力信号により、前記低電圧クランプ素子は非導通に制御される。
《実施の形態の説明》
次に、実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
次に、実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
≪高電圧ESD保護回路を内蔵する半導体集積回路≫
図3は、本発明の1つの実施の形態による半導体集積回路を示す図である。半導体集積回路のチップChipには、電源電圧供給パッドHI_PAD、接地電圧供給パッドLOW_PAD、ESD保護回路が形成されている。また、半導体集積回路のチップChipには、図示しない内部回路も形成されている。ESD保護回路は、インバータINV1を構成するESD遷移用PMOSQp1_HVと抵抗R1と、クランプ用NMOSQn1_HVとを含んでいる。インバータINV1のESD遷移用PMOSQp1_HVのソースとドレインとは電源電圧供給パッドHI_PADと抵抗R1とにそれぞれ接続されている。抵抗R1の一端はクランプ用NMOSQn1_HVのゲートに接続され、抵抗R1の他端は接地電圧供給パッドLOW_PADに接続されている。特に、インバータINV1のESD遷移用PMOSQp1_HVのゲートは、半導体集積回路のチップChipのイネーブル端子パッドEN_PADに接続されている。クランプ用NMOSQn1_HVとESD遷移用PMOSQp1_HVとのゲート絶縁膜は、図示しない内部回路の薄いゲート絶縁膜MOSトランジスタのゲート絶縁膜よりも厚く設定されている。その結果、図3に示すESD保護回路は、高電圧に対応する高電圧ESD保護回路ESD_HVとされている。
図3は、本発明の1つの実施の形態による半導体集積回路を示す図である。半導体集積回路のチップChipには、電源電圧供給パッドHI_PAD、接地電圧供給パッドLOW_PAD、ESD保護回路が形成されている。また、半導体集積回路のチップChipには、図示しない内部回路も形成されている。ESD保護回路は、インバータINV1を構成するESD遷移用PMOSQp1_HVと抵抗R1と、クランプ用NMOSQn1_HVとを含んでいる。インバータINV1のESD遷移用PMOSQp1_HVのソースとドレインとは電源電圧供給パッドHI_PADと抵抗R1とにそれぞれ接続されている。抵抗R1の一端はクランプ用NMOSQn1_HVのゲートに接続され、抵抗R1の他端は接地電圧供給パッドLOW_PADに接続されている。特に、インバータINV1のESD遷移用PMOSQp1_HVのゲートは、半導体集積回路のチップChipのイネーブル端子パッドEN_PADに接続されている。クランプ用NMOSQn1_HVとESD遷移用PMOSQp1_HVとのゲート絶縁膜は、図示しない内部回路の薄いゲート絶縁膜MOSトランジスタのゲート絶縁膜よりも厚く設定されている。その結果、図3に示すESD保護回路は、高電圧に対応する高電圧ESD保護回路ESD_HVとされている。
図3(a)は、半導体集積回路のチップChipがパッケージ封止の状態またはベアチップの状態で応用システム機器の回路基板に実装される前の非活性状態を示す図である。同図に示すように、非活性状態では、ESD遷移用PMOSQp1_HVのゲートが接続されたイネーブル端子パッドEN_PADは実質的にはフローティング状態とされている。
図4は、図3に示した本発明の1つの実施の形態によるESD保護回路の動作を説明するための波形図である。特に、図4(a)は、図3(a)に示した本発明の1つの実施の形態によるESD保護回路による半導体集積回路の内部回路の保護動作を説明するための波形図である。半導体集積回路のチップChipが応用システム機器の回路基板に実装される前の非活性状態でのイネーブル端子パッドEN_PADのフローティング状態の電圧は、図4(a)の1番目に示すようにハイレベルとローレベルとの間の中間的な電圧となる。図4(a)の2番目に示すように、電源電圧供給パッドHI_PADと接地電圧供給パッドLOW_PADとの間にESD電圧VESDが生じるとする。すると、図4(a)の3番目に示すようにインバータINV1からの高レベルの出力電圧VGに応答してクランプ用NMOSQn1_HVがオンする。図4(a)の4番目に示すようにドレイン・ソース間に電流IDSQn1が流れ、ESD電圧VESDをNMOSQn1_HVが吸収する。
図4(b)は、半導体集積回路のチップChipがパッケージ封止の状態またはベアチップの状態で応用システム機器の回路基板に実装された後の活性状態での通常の電源投入状態を示す図である。図4(b)の1番目に示すように、活性状態での通常の電源投入状態では、応用システム機器ではイネーブル端子パッドEN_PADの電圧VINが最初に投入される。図4(b)の2番目に示すように、その後に電源電圧供給パッドHI_PADの電源電圧Vcc(VESD)が投入される。これを実現する例として、イネーブル端子パッドEN_PADに比較的高い電源電圧VCC(VESD)が供給され、イネーブル端子パッドEN_PADと電源電圧供給パッドHI_PADとの間に抵抗Rextが接続され、電源電圧供給パッドHI_PADと接地電圧供給パッドLOW_PADとの間に容量Cextが接続される。抵抗Rextと容量Cextとは、応用システム機器の回路基板に実装される外部ディスクリート部品である。通常の電源投入状態では、イネーブル端子パッドEN_PADの電圧VINが最初に投入されるので、図4(b)の3番目に示すようにESD遷移用PMOSQp1_HVはオフ状態を維持する。従って、通常の電源投入状態でも図4(b)の4番目に示すように、クランプ用NMOSQn1_HVがオンして不要な電力消費が発生することが回避される。
≪低電圧ESD保護回路を内蔵する半導体集積回路≫
図5は、本発明の他の1つの実施の形態による半導体集積回路を示す図である。図5が図3と相違するのは、イネーブル端子パッドEN_PADに比較的低い電源電圧Vddが供給され、クランプ用NMOSQn1_LVのゲート絶縁膜は、図示しない内部回路の薄いゲート絶縁膜MOSトランジスタのゲート絶縁膜と同じ薄いゲート絶縁膜に設定されている。その結果、図5に示すESD保護回路は、低電圧に対応する低電圧ESD保護回路ESD_LVとされている。
図5は、本発明の他の1つの実施の形態による半導体集積回路を示す図である。図5が図3と相違するのは、イネーブル端子パッドEN_PADに比較的低い電源電圧Vddが供給され、クランプ用NMOSQn1_LVのゲート絶縁膜は、図示しない内部回路の薄いゲート絶縁膜MOSトランジスタのゲート絶縁膜と同じ薄いゲート絶縁膜に設定されている。その結果、図5に示すESD保護回路は、低電圧に対応する低電圧ESD保護回路ESD_LVとされている。
図5(a)に示した半導体集積回路のチップChipが応用システム機器の回路基板に実装される前の非活性状態でのイネーブル端子パッドEN_PADのフローティング状態の電圧は、ハイレベルとローレベルとの間の中間的な電圧となる。電源電圧供給パッドHI_PADと接地電圧供給パッドLOW_PADとの間にESD電圧VESDが生じるとする。すると、インバータINV1からの高レベルの出力電圧VGに応答してクランプ用低電圧NMOSQn1_LVがオンする。ドレイン・ソース間に電流IDSQn1が流れ、ESD電圧VESDを低電圧NMOSQn1_LVが吸収する。
図5(b)に示した半導体集積回路のチップChipが応用システム機器の回路基板に実装された後の活性状態での通常の電源投入状態では、応用システム機器ではイネーブル端子パッドEN_PADの電圧VINが最初に投入され、その後に電源電圧供給パッドHI_PADの比較的低い電源電圧Vddが投入される。これを実現する例として、イネーブル端子パッドEN_PADに比較的低い電源電圧Vddが供給され、イネーブル端子パッドEN_PADと電源電圧供給パッドHI_PADとの間に抵抗Rextが接続され、電源電圧供給パッドHI_PADと接地電圧供給パッドLOW_PADとの間に容量Cextが接続される。抵抗Rextと容量Cextとは、応用システム機器の回路基板に実装される外部ディスクリート部品である。通常の電源投入状態では、イネーブル端子パッドEN_PADの電圧VINが最初に投入されるので、ESD遷移用高電圧PMOSQp1_HVはオフ状態を維持する。従って、通常の電源投入状態でもクランプ用低電圧NMOSQn1_LVがオンして不要な電力消費が発生することが回避される。
≪複数の種類の内部回路と複数の種類のESD保護回路とを内蔵する半導体集積回路≫
図6は、本発明の更に他の1つの実施の形態による半導体集積回路を示す図である。半導体集積回路のチップChipには、高電源電圧供給パッドVCC_Pad、接地電圧供給パッドVSSQ_Pad、高電源電圧イネーブル端子パッドVCC_EN_Padが形成され、低電源電圧供給パッドVdd_Pad、接地電圧供給パッドVSS_Pad、低電源電圧イネーブル端子パッドVdd_EN_Padが形成されている。高電源電圧供給パッドVCC_Pad、接地電圧供給パッドVSSQ_Pad、高電源電圧イネーブル端子パッドVCC_EN_Padには、抵抗Rext_HVと容量Cext_HVとが接続されている。従って、通常の電源投入時では、高電源電圧供給パッドVCC_Padの電圧上昇よりも高電源電圧イネーブル端子パッドVSSQ_EN_Padの電圧上昇の方が速くなる。低電源電圧供給パッドVdd_Pad、接地電圧供給パッドVSS_Pad、低電源電圧イネーブル端子パッドVdd_EN_Padには、抵抗R1ext_LVと容量Cext_LVとが接続されている。従って、通常の電源投入時では、低電源電圧供給パッドVdd_Padの電圧上昇よりも低電源電圧イネーブル端子パッドVdd_EN_Padの電圧上昇の方が速くなる。
図6は、本発明の更に他の1つの実施の形態による半導体集積回路を示す図である。半導体集積回路のチップChipには、高電源電圧供給パッドVCC_Pad、接地電圧供給パッドVSSQ_Pad、高電源電圧イネーブル端子パッドVCC_EN_Padが形成され、低電源電圧供給パッドVdd_Pad、接地電圧供給パッドVSS_Pad、低電源電圧イネーブル端子パッドVdd_EN_Padが形成されている。高電源電圧供給パッドVCC_Pad、接地電圧供給パッドVSSQ_Pad、高電源電圧イネーブル端子パッドVCC_EN_Padには、抵抗Rext_HVと容量Cext_HVとが接続されている。従って、通常の電源投入時では、高電源電圧供給パッドVCC_Padの電圧上昇よりも高電源電圧イネーブル端子パッドVSSQ_EN_Padの電圧上昇の方が速くなる。低電源電圧供給パッドVdd_Pad、接地電圧供給パッドVSS_Pad、低電源電圧イネーブル端子パッドVdd_EN_Padには、抵抗R1ext_LVと容量Cext_LVとが接続されている。従って、通常の電源投入時では、低電源電圧供給パッドVdd_Padの電圧上昇よりも低電源電圧イネーブル端子パッドVdd_EN_Padの電圧上昇の方が速くなる。
また、半導体集積回路のチップChipには、高電圧ESD保護回路ESD_HV、高電源電圧イネーブルESD保護回路ESD_RC_HV、低電圧ESD保護回路ESD_LV、高電圧内部回路Int_Ckt_HV、低電圧内部回路Int_Ckt_LVが形成されている。すなわち、高電圧内部回路Int_Ckt_HVは、高電源電圧供給パッドVCC_Padと接地電圧供給VSSQとの間に供給される比較的高い電源電圧VCCで動作する。そのため、図6の左下に示すように、高電圧内部回路Int_Ckt_HVは、厚いゲート絶縁膜MOSトランジスタである高電圧PMOSQp4_HVと高電圧NMOSQn4_HVとの高電圧CMOSで構成されている。また、低電圧内部回路Int_Ckt_LVは、低電源電圧供給パッドVdd_Padと接地電圧供給VSSとの間に供給される比較的低い電源電圧Vddで動作する。そのため、図6の右下に示すように、低電圧内部回路Int_Ckt_LVは、薄いゲート絶縁膜MOSトランジスタである低電圧PMOSQp4_LVと低電圧NMOSQn4_LVとの低電圧CMOSで構成されている。
高電圧内部回路Int_Ckt_HVは、高電圧ESD保護回路ESD_HVと高電源電圧イネーブルESD保護回路ESD_RC_HVとによってESD電圧から保護されている。図6の中央の左の高電圧ESD保護回路ESD_HVは、図3に示した高電圧ESD保護回路と略同様に構成されている。図6の中央の高電源電圧イネーブルESD保護回路ESD_RC_HVは、図1に示した高電圧ESD保護回路と略同様にESD遷移検出の抵抗Rと容量Cとの時定数回路を含んでいる。低電圧内部回路Int_Ckt_LVは、高電源電圧イネーブルESD保護回路ESD_RC_HVと低電圧ESD保護回路ESD_LVとによってESD電圧から保護されている。図6の中央の右の低電圧ESD保護回路ESD_LVは、図5に示した低電圧ESD保護回路と略同様に構成されている。低電源電圧イネーブル端子パッドVdd_EN_Padに接続された高電源電圧イネーブルESD保護回路ESD_RC_HVは、図6の中央に示すようにESD遷移検出の抵抗Rと容量Cとの時定数回路を含んでいる。
図7は、本発明の更に他の1つの実施の形態による半導体集積回路を示す図である。半導体集積回路のチップChipには、高電源電圧供給パッドVCC_Pad、接地電圧供給パッドVSSQ_Pad、高電源電圧イネーブル端子パッドVCC_EN_Padが形成され、低電源電圧供給パッドVdd_Pad、接地電圧供給パッドVSS_Padが形成されている。高電源電圧供給パッドVCC_Pad、接地電圧供給パッドVSSQ_Pad、高電源電圧イネーブル端子パッドVCC_EN_Padには、抵抗Rext_HVと容量Cext_HVとが接続されている。従って、通常の電源投入時では、高電源電圧供給パッドVCC_Padの電圧上昇よりも高電源電圧イネーブル端子パッドVCC_EN_Padの電圧上昇の方が速くなる。低電源電圧供給パッドVdd_Pad、接地電圧供給パッドVSS_Pad、高電源電圧イネーブル端子パッドVCC_EN_Padには、抵抗R1ext_LV、容量Cext_LV、電圧制御回路LG1が接続されている。電圧制御回路LG1は、高電源電圧イネーブル端子パッドVCC_EN_Padに供給される高電圧を低電圧に変換して、低電源電圧供給パッドVdd_Padに供給する。従って、通常の電源投入時では、低電源電圧供給パッドVdd_Padの電圧上昇よりも高電源電圧イネーブル端子パッドVCC_EN_Padの電圧上昇の方が速くなる。尚、電圧制御回路LG1は、半導体集積回路のチップChipの内部に内蔵することも可能である。
また、半導体集積回路のチップChipには、高電圧ESD保護回路ESD_HV、高電源電圧イネーブルESD保護回路ESD_RC_HV、低電圧ESD保護回路ESD_LV、高電圧内部回路Int_Ckt_HV、低電圧内部回路Int_Ckt_LVが形成されている。すなわち、高電圧内部回路Int_Ckt_HVは、高電源電圧供給パッドVCC_Padと接地電圧供給VSSQとの間に供給される比較的高い電源電圧VCCで動作する。そのため、図7の左下に示すように、高電圧内部回路Int_Ckt_HVは、厚いゲート絶縁膜MOSトランジスタである高電圧PMOSQp4_HVと高電圧NMOSQn4_HVとの高電圧CMOSで構成されている。また、低電圧内部回路Int_Ckt_LVは、低電源電圧供給パッドVdd_Padと接地電圧供給VSSとの間に供給される比較的低い電源電圧Vddで動作する。そのため、図7の右下に示すように、低電圧内部回路Int_Ckt_LVは、薄いゲート絶縁膜MOSトランジスタである低電圧PMOSQp4_LVと低電圧NMOSQn4_LVとの低電圧CMOSで構成されている。
高電圧内部回路Int_Ckt_HVは、高電圧ESD保護回路ESD_HVによってESD電圧から保護されている。図7の中央の左の高電圧ESD保護回路ESD_HVは、図3に示した高電圧ESD保護回路と略同様に構成されている。低電圧内部回路Int_Ckt_LVは、低電圧ESD保護回路ESD_LVによってESD電圧から保護されている。図7の中央の右の低電圧ESD保護回路ESD_LVは、図5に示した低電圧ESD保護回路と略同様に構成されている。
ESD保護回路に接続するイネーブル外部端子(VCC_EN_PAD)は、高電源電圧イネーブルESD保護回路ESD_RC_HVによってESD電圧から保護されている。図7の中央の高電源電圧イネーブルESD保護回路ESD_RC_HVは、図1に示した高電圧ESD保護回路と略同様にESD遷移検出の抵抗Rと容量Cとの時定数回路を含んでいる。
図8は、本発明の更にまた他の1つの実施の形態による半導体集積回路を示す図である。図6や図7の実施の形態と比較すると図8の半導体集積回路のチップChipの右下の部分には、中間電源電圧VCC2によって動作する中間電圧内部回路Int_Ckt2_HVが形成されている。尚、中間電源電圧VCC2は、左側の高電圧内部回路Int_Ckt1_HVの高電源電圧VCC1よりも低く、右下の低電圧内部回路Int_Ckt_LVの低電源電圧Vddよりも高く設定されている。低電源電圧イネーブル信号Vdd_ENと中間電源電圧イネーブル信号VCC2_ENとは、共通のイネーブル信号端子パッドVCC2_EN_Padから供給されている。共通のイネーブル信号端子パッドVCC2_EN_Pad、中間電源電圧供給パッドVCC2_Pad、低電源電圧供給パッドVdd_Pad、接地電圧供給パッドVSS_Padには、多くの抵抗と多くの容量とが接続されている。従って、通常の電源投入時では、中間電源電圧供給パッドVCC2_Padと低電源電圧供給パッドVdd_Padとの電圧上昇よりも、共通のイネーブル信号端子パッドVCC2_EN_Padの電圧上昇の方が速くなる。
高電源側の接地電圧供給パッドVSSQ1_Padと中間電源側の接地電圧供給パッドVSSQ2_Padとの間には、ESD保護回路ESD_VSSQ12が接続されている。図8の下の左に示すように、ESD保護回路ESD_VSSQ12は逆並列接続のダイオードD5、D6により構成されている。端子T1と端子T2との間のESD電圧の電圧差がダイオードD5、D6の順方向電圧以上に上昇すると、逆並列接続のダイオードD5、D6の一方がオンする。それにより、ESD電圧は一方のダイオードのオンにより、吸収されることができる。
高電圧内部回路Int_Ckt1_HVは、高電圧ESD保護回路ESD1_HVと高電源電圧イネーブルESD保護回路ESD_RC_HVとによってESD電圧から保護されている。中間電圧内部回路Int_Ckt2_HVは、中間電圧ESD保護回路ESD2_HVと高電源電圧イネーブルESD保護回路ESD_RC_HVとによってESD電圧から保護されている。高電圧ESD保護回路ESD1_HVと中間電圧ESD保護回路ESD2_HVとは、図8の下の右に示すように、図3に示した高電圧ESD保護回路と略同様に構成されている。
図9は、本発明の更にまた他の1つの実施の形態による半導体集積回路を示す図である。図8の実施の形態と同様に図9の半導体集積回路のチップChipの右下の部分には、中間電源電圧VCC2によって動作する中間電圧内部回路Int_Ckt2_HVが形成されている。尚、中間電源電圧VCC2は、左側の高電圧内部回路Int_Ckt_HVの高電源電圧VCC1よりも低く、右上の低電圧内部回路Int_Ckt_LVの低電源電圧Vddよりも高く設定されている。共通のイネーブル信号端子パッドVCC_EN_Pad、高電源電圧供給パッドVCC1_Pad、中間電源電圧供給パッドVCC2_Pad、低電源電圧供給パッドVdd_Pad、接地電圧供給パッドVSSQ1_Pad、VSSQ2_Pad、VSS_Padには、多くの抵抗と多くの容量とが接続されている。またイネーブル信号端子パッドVCC_EN_Padと低電源電圧供給パッドVdd_Padの間には電圧制御回路LG1が接続されている。従って、通常の電源投入時では、高電源電圧供給パッドVCC1_Pad、VCC2_Padと低電源電圧供給パッドVdd_Padとの電圧上昇よりも、共通のイネーブル信号端子パッドVCC_EN_Padの電圧上昇の方が速くなる。
高電源側の接地電圧供給パッドVSSQ1_Padと中間電源側の接地電圧供給パッドVSSQ2_Padとの間には、ESD保護回路ESD_VSSQ12が接続されている。図9の下の左に示すように、ESD保護回路ESD_VSSQ12は逆並列接続のダイオードD5、D6により構成されている。端子T1と端子T2との間のESD電圧の電圧差がダイオードD5、D6の順方向電圧以上に上昇すると、逆並列接続のダイオードD5、D6の一方がオンする。それにより、ESD電圧は一方のダイオードのオンにより、吸収されることができる。
高電圧内部回路Int_Ckt1_HVは、高電圧ESD保護回路ESD1_HVとによってESD電圧から保護されている。高電圧内部回路Int_Ckt2_HVは、高電圧ESD保護回路ESD2_HVとによってESD電圧から保護されている。高電圧ESD保護回路ESD1_HVと高電圧ESD保護回路ESD2_HVとは、図9の下の右に示すように、図3に示した高電圧ESD保護回路と略同様に構成されている。ESD保護回路に接続するイネーブル外部端子(VCC_EN_PAD)は、高電源電圧イネーブルESD保護回路ESD_RC_HVによってESD電圧から保護されている。図9の中央の高電源電圧イネーブルESD保護回路ESD_RC_HVは、図1に示した高電圧ESD保護回路と略同様にESD遷移検出の抵抗Rと容量Cとの時定数回路を含んでいる。
≪具体的な実施の形態による半導体集積回路≫
図10は、本発明の具体的な実施の形態による半導体集積回路を示す図である。図10に示した半導体集積回路のチップChipの下側の辺の左手の高電源電圧イネーブル端子パッドVCC_EN_PadにはイネーブルセルVCC_ENが接続されている。半導体集積回路のチップChipがパッケージ封止の状態またはベアチップの状態で応用システム機器の回路基板に実装される前の非活性状態では、高電源電圧イネーブル端子パッドVCC_EN_Padは実質的にはフローティング状態とされている。チップChipが応用システム機器の回路基板に実装される前の非活性状態での高電源電圧イネーブル端子パッドVCC_EN_Padのフローティング状態の電圧は、ハイレベルとローレベルとの間の中間的な電圧となる。非活性状態での中間的な電圧を持つイネーブル信号VCC_ENは、イネーブルセルVCC_ENとチップChipの中央の四角形の配線とを介して、複数のESD保護回路のイネーブル端子ENに供給される。従って、複数のESD保護回路の内部のクランプ用NMOSがオンできる状態となっている。半導体集積回路のチップChipの応用システム機器の回路基板に実装前等にESD電圧が供給されると、複数のESD保護回路内部のクランプ用NMOSがオンして、ESD電圧を吸収することができる。
図10は、本発明の具体的な実施の形態による半導体集積回路を示す図である。図10に示した半導体集積回路のチップChipの下側の辺の左手の高電源電圧イネーブル端子パッドVCC_EN_PadにはイネーブルセルVCC_ENが接続されている。半導体集積回路のチップChipがパッケージ封止の状態またはベアチップの状態で応用システム機器の回路基板に実装される前の非活性状態では、高電源電圧イネーブル端子パッドVCC_EN_Padは実質的にはフローティング状態とされている。チップChipが応用システム機器の回路基板に実装される前の非活性状態での高電源電圧イネーブル端子パッドVCC_EN_Padのフローティング状態の電圧は、ハイレベルとローレベルとの間の中間的な電圧となる。非活性状態での中間的な電圧を持つイネーブル信号VCC_ENは、イネーブルセルVCC_ENとチップChipの中央の四角形の配線とを介して、複数のESD保護回路のイネーブル端子ENに供給される。従って、複数のESD保護回路の内部のクランプ用NMOSがオンできる状態となっている。半導体集積回路のチップChipの応用システム機器の回路基板に実装前等にESD電圧が供給されると、複数のESD保護回路内部のクランプ用NMOSがオンして、ESD電圧を吸収することができる。
半導体集積回路のチップChipの複数のESD保護回路の一部は、左側の辺の下部の低電圧ESD保護回路ESD_LVと上部の高電圧ESD保護回路ESD1_HV、上側の辺の左部の低電圧ESD保護回路ESD_LVと右部の高電圧ESD保護回路ESD4_HVである。複数のESD保護回路の他の一部は、右側の辺の上部の低電圧ESD保護回路ESD_LVと下部の高電圧ESD保護回路ESD3_HV、下側の辺の右部の低電圧ESD保護回路ESD_LVと左部の高電圧ESD保護回路ESD2_HVである。尚、これらの高電圧ESD保護回路ESD1_HV、ESD2_HV、ESD3_HV、ESD4_HVは、図3に示した高電圧ESD保護回路ESD_HVと略同様に構成されることができる。また、これらの低電圧ESD保護回路ESD_LVは、図5に示した低電圧ESD保護回路ESD_LVと略同様に構成されることができる。
チップChipの左側の辺の下部の電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padとの間には1番目に低い電源電圧Vddが供給される。チップChipの左側の辺の下部の電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padには、低電圧ESD保護回路ESD_LVが接続されている。低電圧ESD保護回路ESD_LVは、電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padとの間のESD電圧を吸収する。チップChipの左側の辺の下部と下側の辺の左部とには、1番目に低い電源電圧Vddで動作する複数の入出力セルI/OLVが配置されている。1番目に低い電源電圧Vddで動作する複数の入出力セルI/OLVに対応して、チップChipの中央の四角形の内部回路Int_Cktは低電圧内部回路Int_Ckt_LVを含んでいる。
チップChipの左側の辺の上部の電源電圧供給パッドVCC1_Padと接地電圧供給パッドVSSQ1_Padとの間には1番目に高い電源電圧VCC1が供給される。また、チップChipの左側の辺の電源電圧供給パッドVCC1_Padと接地電圧供給パッドVSSQ1_Padには高電圧ESD保護回路ESD1_HVが接続されている。高電圧ESD保護回路ESD1_HVは、電源電圧供給パッドVCC1_Padと接地電圧供給パッドVSSQ1_Padとの間のESD電圧を吸収する。従って、チップChipの左側の辺の略中央には、1番目に高い電源電圧VCC1で動作する複数の入出力セルI/O1が配置されている。1番目に高い電源電圧VCC1で動作する複数の入出力セルI/O1に対応して、チップChipの中央の四角形の内部回路Int_Cktは高電圧内部回路Int_Ckt1_HVを含んでいる。
チップChipの上側の辺の左部の電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padとの間には1番目に低い電源電圧Vddが供給される。チップChipの上側の辺の左部の電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padには、低電圧ESD保護回路ESD_LVが接続されている。低電圧ESD保護回路ESD_LVは、電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padとの間のESD電圧を吸収する。チップChipの左側の辺の上部と上側の辺の左部とには、1番目に低い電源電圧Vddで動作する複数の入出力セルI/OLVが配置されている。1番目に低い電源電圧Vddで動作する複数の入出力セルI/OLVに対応して、チップChipの中央の四角形の内部回路Int_Cktは低電圧内部回路Int_Ckt_LVを含んでいる。
チップChipの上側の辺の右部の電源電圧供給パッドVCC4_Padと接地電圧供給パッドVSSQ4_Padとの間には4番目に高い電源電圧VCC4が供給される。また、チップChipの上側の辺の右部の電源電圧供給パッドVCC4_Padと接地電圧供給パッドVSSQ4_Padには高電圧ESD保護回路ESD4_HVが接続されている。高電圧ESD保護回路ESD4_HVは、電源電圧供給パッドVCC4_Padと接地電圧供給パッドVSSQ4_Padとの間のESD電圧を吸収する。従って、チップChipの上側の辺の略中央には、4番目に高い電源電圧VCC4で動作する複数の入出力セルI/O4が配置されている。4番目に高い電源電圧VCC4で動作する複数の入出力セルI/O4に対応して、チップChipの中央の四角形の内部回路Int_Cktは高電圧内部回路Int_Ckt4_HVを含んでいる。
チップChipの右側の辺の上部の電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padとの間には1番目に低い電源電圧Vddが供給される。チップChipの右側の辺の上部の電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padには、低電圧ESD保護回路ESD_LVが接続されている。低電圧ESD保護回路ESD_LVは、電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padとの間のESD電圧を吸収する。チップChipの上側の辺の右部と右側の辺の上部とには、1番目に低い電源電圧Vddで動作する複数の入出力セルI/OLVが配置されている。1番目に低い電源電圧Vddで動作する複数の入出力セルI/OLVに対応して、チップChipの中央の四角形の内部回路Int_Cktは低電圧内部回路Int_Ckt_LVを含んでいる。
チップChipの右側の辺の下部の電源電圧供給パッドVCC3_Padと接地電圧供給パッドVSSQ3_Padとの間には3番目に高い電源電圧VCC3が供給される。また、チップChipの右側の辺の下部の電源電圧供給パッドVCC3_Padと接地電圧供給パッドVSSQ3_Padには高電圧ESD保護回路ESD3_HVが接続されている。高電圧ESD保護回路ESD3_HVは、電源電圧供給パッドVCC3_Padと接地電圧供給パッドVSSQ3_Padとの間のESD電圧を吸収する。従って、チップChipの右側の辺の略中央には、3番目に高い電源電圧VCC3で動作する複数の入出力セルI/O3が配置されている。3番目に高い電源電圧VCC3で動作する複数の入出力セルI/O3に対応して、チップChipの中央の四角形の内部回路Int_Cktは高電圧内部回路Int_Ckt3_HVを含んでいる。
チップChipの下側の辺の右部の電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padとの間には1番目に低い電源電圧Vddが供給される。チップChipの下側の辺の右部の電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padには、低電圧ESD保護回路ESD_LVが接続されている。低電圧ESD保護回路ESD_LVは、電源電圧供給パッドVdd_Padと接地電圧供給パッドVss_Padとの間のESD電圧を吸収する。チップChipの右側の辺の下部と下側の辺の右部とには、1番目に低い電源電圧Vddで動作する複数の入出力セルI/OLVが配置されている。1番目に低い電源電圧Vddで動作する複数の入出力セルI/OLVに対応して、チップChipの中央の四角形の内部回路Int_Cktは低電圧内部回路Int_Ckt_LVを含んでいる。
チップChipの下側の辺の左部の電源電圧供給パッドVCC2_Padと接地電圧供給パッドVSSQ2_Padとの間には2番目に高い電源電圧VCC2が供給される。また、チップChipの下側の辺の左部の電源電圧供給パッドVCC2_Padと接地電圧供給パッドVSSQ2_Padには高電圧ESD保護回路ESD2_HVが接続されている。高電圧ESD保護回路ESD2_HVは、電源電圧供給パッドVCC2_Padと接地電圧供給パッドVSSQ2_Padとの間のESD電圧を吸収する。従って、チップChipの下側の辺の略中央には、2番目に高い電源電圧VCC2で動作する複数の入出力セルI/O2が配置されている。2番目に高い電源電圧VCC2で動作する複数の入出力セルI/O2に対応して、チップChipの中央の四角形の内部回路Int_Cktは高電圧内部回路Int_Ckt2_HVを含んでいる。
図10は、半導体集積回路のチップChipがパッケージ封止の状態またはベアチップの状態で応用システム機器の回路基板に実装された後の活性状態の電源投入シーケンスのための外部回路も示している。電源投入シーケンスのための外部回路は、チップChipの外部の複数の抵抗と複数の容量とにより構成されている。通常の電源投入状態では、応用システム機器では半導体集積回路のチップChipの下側の辺の左手の高電源電圧イネーブル端子パッドVCC_EN_Padのイネーブル信号VCC_ENが最初に投入されてハイレベルとなる。ハイレベルのイネーブル信号VCC_ENは、イネーブルセルVCC_ENとチップChipの中央の四角形の配線とを介して、複数のESD保護回路のイネーブル端子ENに供給される。従って、複数のESD保護回路の内部のクランプ用NMOSがオフ状態となっている。その後、高電源電圧VCC1、VCC2、VCC3、VCC4、低電源電圧Vddが投入されるが、複数のESD保護回路の内部のクランプ用NMOSはオフ状態を維持する。従って、通常の電源投入状態でも複数のESD保護回路の内部のクランプ用NMOSがオンして不要な電力消費が発生することが回避される。
図11は、図10に示した半導体集積回路のチップChipの4辺に配置された入出力セルI/OLV、I/O1、I/O2、I/O3、I/O4の構成を示す図である。図11(a)は、入出力セルが入力セルとして構成された場合を示す。入力セルInput_Cellは、入力信号パッドIn_Padの信号を内部回路Int_Cktに伝達すると伴に、入力信号パッドIn_PadのESD電圧をダイオードD1、D2で吸収する機能も有している。図11(b)は、入出力セルが出力セルとして構成された場合を示す出力セルOutput_Cellは、内部回路Int_Cktからの信号を出力信号パッドOutput_Padに伝達する機能を有している。
図12は、本発明の他の具体的な実施の形態による半導体集積回路を示す図である。図12に示した半導体集積回路のチップChipの全体の構成は、図10に示した半導体集積回路のチップChipの全体の構成と類似している。図10に示した半導体集積回路のチップChipと比較すると、図12に示した半導体集積回路のチップChipではチップ中央の四角形の内部回路は低電圧内部回路Int_Ckt_LVのみにより構成されている。また、それによって、高い電源電圧VCC1、VCC4、VCC3、Vcc2でそれぞれ動作する入出力セルI/O1、I/O4、I/O3、I/O2は、チップChipの外部からの高レベルの入力信号を低電源電圧Vddの低レベルにレベル変換して、チップ中央の四角形の低電圧内部回路Int_Ckt_LVに供給する。また、入出力セルI/O1、I/O4、I/O3、I/O2は、チップ中央の四角形の低電圧内部回路Int_Ckt_LVの低電源電圧Vddの低レベル信号を高い電源電圧VCC1、VCC4、VCC3、Vcc2の高レベルにレベル変換してチップ外部を駆動する。
図13は、図12に示した半導体集積回路のチップChipに配置された入出力セルI/O1、I/O2、I/O3、I/O4の構成を示す図である。図13(a)は、入出力セルが入力セルとして構成された場合を示す。図13(a)の入力セルInput_Cellは、図11(a)の入力セルInput_Cellと比較して、チップChipの外部からの高レベルの入力信号を低電源電圧Vddの低レベルにレベル変換するレベル変換器LV_CNVを含むものである。図13(b)の出力セルOutput_Cellは、図11(b)の出力セルOutput_Cellと比較して、出力信号パッドOutput_PadのESD電圧を吸収するダイオードD3、D4と、低電圧内部回路の低電源電圧Vddの低レベル信号を高い電源電圧VCC1、VCC2、VCC3、Vcc4の高レベルにレベル変換するレベル変換器LV_CNVとを含むものである。
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、図14は、図6乃至図12の半導体集積回路のチップChipの内部の高電圧ESD保護回路ESD_HVの他の構成を示す図である。図14に示した高電圧ESD保護回路ESD_HVは、上記と同様なイネーブル端子パッドEN_PADを持つ。更に、クランプ用高電圧NMOSQn1_HVのN型ドレイン、P型ウェル、N型ソースにより構成される寄生NPN型バイポーラトランジスタも、インバータINVからの高レベルの出力電圧に応答してオンして、ESD電圧を吸収するものである。
また、図15は、図6乃至図12の半導体集積回路のチップChipの内部の低電圧ESD保護回路ESD_LVの他の構成を示す図である。図15に示した低電圧ESD保護回路ESD_LVは、上記と同様なイネーブル端子パッドEN_PADを持つ。更に、クランプ用低電圧NMOSQn1_LVのN型ドレイン、P型ウェル、N型ソースにより構成される寄生NPN型バイポーラトランジスタも、インバータINVからの高レベルの出力電圧に応答してオンして、ESD電圧を吸収するものである。
更に、図16は、図6乃至図12の半導体集積回路のチップChipの内部の高電圧ESD保護回路ESD_HVの他の構成を示す図である。図16に示した高電圧ESD保護回路ESD_HVは、上記と同様なイネーブル端子パッドEN_PADを持つ。更に、イネーブル端子パッドEN_PADのイネーブル信号に応答するインバータINV1は、従属接続されたCMOS多段インバータにより構成されている。インバータINV1の従属接続されたCMOS多段インバータの比較的大きな遅延時間の間に、ESD電圧を吸収することができる。
Chip チップ
EN_PAD イネーブル端子パッド
HI_PAD 電源電圧供給パッド
LOW_PAD 接地電圧供給パッド
INV1 インバータ
Qp1_HV ESD遷移用PMOS
R1 抵抗
Qn1_HV クランプ用高電圧NMOS
ESD_HV 高電圧ESD保護回路
Qn1_LV クランプ用低電圧NMOS
ESD_LV 低電圧ESD保護回路
EN_PAD イネーブル端子パッド
HI_PAD 電源電圧供給パッド
LOW_PAD 接地電圧供給パッド
INV1 インバータ
Qp1_HV ESD遷移用PMOS
R1 抵抗
Qn1_HV クランプ用高電圧NMOS
ESD_HV 高電圧ESD保護回路
Qn1_LV クランプ用低電圧NMOS
ESD_LV 低電圧ESD保護回路
Claims (6)
- ESD保護回路と、電源電圧供給端子と、接地電圧供給端子と、イネーブル外部端子とを含む半導体集積回路であって、
前記ESD保護回路は、前記イネーブル外部端子の電圧に応答するインバータと、前記インバータの出力信号に応答して前記電源電圧供給端子と前記接地電圧供給端子との間で導通するクランプ素子とを含み、
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記イネーブル外部端子は実質的にはフローティング状態とされることにより、前記イネーブル外部端子の電圧はハイレベルとローレベルとの間の中間的な電圧とされ、
前記非活性状態で前記電源電圧供給端子と前記接地電圧供給端子との間にESD電圧が生じると、前記インバータの前記出力信号に応答して前記クランプ素子が導通して前記ESD電圧を吸収する半導体集積回路。 - 前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記電源電圧供給端子と前記接地電圧供給端子との間に動作電源電圧が供給される前に、前記イネーブル外部端子の電圧はハイレベルに制御され、前記イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記インバータの前記出力信号により、前記クランプ素子は非導通に制御される請求項1に記載の半導体集積回路。
- 高電源電圧供給端子と、高圧対応接地電圧供給端子と、高電源電圧イネーブル外部端子と、低電源電圧供給端子と、低圧対応接地電圧供給端子と、低電源電圧イネーブル外部端子と、高電圧ESD保護回路と、低電圧ESD保護回路と、高電圧内部回路と、低電圧内部回路とを含む半導体集積回路であって、
前記高電圧内部回路は、前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間に供給される高電源電圧で動作して、前記低電圧内部回路は、前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間に供給される低電源電圧で動作するものであり、
前記高電圧ESD保護回路は、前記高電圧イネーブル外部端子の電圧に応答する高電圧インバータと、前記高電圧インバータの出力信号に応答して前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間で導通する高電圧クランプ素子とを含み、
前記低電圧ESD保護回路は、前記低電圧イネーブル外部端子の電圧に応答する低電圧インバータと、前記低電圧インバータの出力信号に応答して前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間で導通する低電圧クランプ素子とを含み、
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記高電圧イネーブル外部端子と前記低電圧イネーブル外部端子とは実質的にはフローティング状態とされ、それにより、前記高電圧イネーブル外部端子の電圧と前記低電圧イネーブル外部端子の電圧とは、ハイレベルとローレベルとの間の中間的な電圧とされ、
前記非活性状態で前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間にESD電圧が生じると、前記高電圧インバータの前記出力信号に応答して前記高電圧クランプ素子が導通して前記ESD電圧を吸収して、前記非活性状態で前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間にESD電圧が生じると、前記低電圧インバータの前記出力信号に応答して前記低電圧クランプ素子が導通して前記ESD電圧を吸収する半導体集積回路。 - 前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記高電源電圧供給端子と前記高圧対応接地電圧供給との間に高電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御され、前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記高電圧インバータの前記出力信号により、前記高電圧クランプ素子は非導通に制御され、
前記活性状態では、前記低電源電圧供給端子と前記低圧対応接地電圧供給との間に低電源電圧が供給される前に、前記低電圧イネーブル外部端子の電圧はハイレベルに制御され、前記低電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記低電圧インバータの前記出力信号により、前記低電圧クランプ素子は非導通に制御される請求項3に記載の半導体集積回路。 - 高電源電圧供給端子と、高圧対応接地電圧供給端子と、高電源電圧イネーブル外部端子と、低電源電圧供給端子と、低圧対応接地電圧供給端子と、高電圧ESD保護回路と、低電圧ESD保護回路と、高電圧内部回路と、低電圧内部回路とを含む半導体集積回路であって、
前記高電圧内部回路は、前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間に供給される高電源電圧で動作して、前記低電圧内部回路は、前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間に供給される低電源電圧で動作するものであり、
前記高電圧ESD保護回路は、前記高電圧イネーブル外部端子の電圧に応答する高電圧インバータ、前記高電圧インバータの出力信号に応答して前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間で導通する高電圧クランプ素子とを含み、
前記低電圧ESD保護回路は、前記高電圧イネーブル外部端子の電圧に応答する低電圧インバータと、前記低電圧インバータの出力信号に応答して前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間で導通する低電圧クランプ素子とを含み、
前記半導体集積回路が応用システム機器の回路基板に実装される前の非活性状態では、前記高電圧イネーブル外部端子は実質的にはフローティング状態とされ、それにより、前記高電圧イネーブル外部端子の電圧は、ハイレベルとローレベルとの間の中間的な電圧とされ、
前記非活性状態で前記高電源電圧供給端子と前記高圧対応接地電圧供給端子との間にESD電圧が生じると、前記高電圧インバータの前記出力信号に応答して前記高電圧クランプ素子が導通して前記ESD電圧を吸収して、前記非活性状態で前記低電源電圧供給端子と前記低圧対応接地電圧供給端子との間にESD電圧が生じると、前記低電圧インバータの前記出力信号に応答して前記低電圧クランプ素子が導通して前記ESD電圧を吸収する半導体集積回路。 - 前記半導体集積回路が応用システム機器の回路基板に実装された後の活性状態では、前記高電源電圧供給端子と前記高圧対応接地電圧供給との間に高電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御され、前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記高電圧インバータの前記出力信号により、前記高電圧クランプ素子は非導通に制御され、
前記活性状態では、前記低電源電圧供給端子と前記低圧対応接地電圧供給との間に低電源電圧が供給される前に、前記高電圧イネーブル外部端子の電圧はハイレベルに制御され、前記高電圧イネーブル外部端子の前記電圧の前記ハイレベルに応答した前記低電圧インバータの前記出力信号により、前記低電圧クランプ素子は非導通に制御される請求項5に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007081308A JP2008244071A (ja) | 2007-03-27 | 2007-03-27 | Esd保護回路を備えた半導体集積回路 |
Applications Claiming Priority (1)
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JP2007081308A JP2008244071A (ja) | 2007-03-27 | 2007-03-27 | Esd保護回路を備えた半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
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JP2008244071A true JP2008244071A (ja) | 2008-10-09 |
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ID=39915067
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JP2007081308A Withdrawn JP2008244071A (ja) | 2007-03-27 | 2007-03-27 | Esd保護回路を備えた半導体集積回路 |
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JP (1) | JP2008244071A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011045157A (ja) * | 2009-08-19 | 2011-03-03 | Ricoh Co Ltd | 静電保護回路、静電保護回路の動作制御方法、静電保護回路を使用したスイッチングレギュレータ及びスイッチングレギュレータの静電保護方法 |
JP2018101808A (ja) * | 2018-03-12 | 2018-06-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2007
- 2007-03-27 JP JP2007081308A patent/JP2008244071A/ja not_active Withdrawn
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