JP2015180050A - 半導体集積回路装置及びそれを用いた電子機器 - Google Patents

半導体集積回路装置及びそれを用いた電子機器 Download PDF

Info

Publication number
JP2015180050A
JP2015180050A JP2015033787A JP2015033787A JP2015180050A JP 2015180050 A JP2015180050 A JP 2015180050A JP 2015033787 A JP2015033787 A JP 2015033787A JP 2015033787 A JP2015033787 A JP 2015033787A JP 2015180050 A JP2015180050 A JP 2015180050A
Authority
JP
Japan
Prior art keywords
power supply
potential
terminal
supply terminal
discharge line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2015033787A
Other languages
English (en)
Inventor
秀幸 角張
Hideyuki Kakubari
秀幸 角張
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2015033787A priority Critical patent/JP2015180050A/ja
Priority to US14/631,079 priority patent/US9812437B2/en
Priority to CN201510087884.3A priority patent/CN104867922B/zh
Publication of JP2015180050A publication Critical patent/JP2015180050A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
    • H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

【課題】トレラント機能を有する出力バッファー回路を内蔵したＩＣにおいて、半導体基板の面積増加やＩＣのコスト上昇を抑え、複数の出力バッファー回路間の干渉を招くことなく、簡単な回路構成で内部回路を静電気の放電から保護する。【解決手段】このＩＣは、第１の電源端子と信号端子との間に接続されたＰチャネルトランジスターを含む出力バッファー回路と、信号端子の電位に応じて第１の電源端子又は信号端子からＰチャネルトランジスターのバックゲートに電位を供給する電位制御回路と、信号端子に接続されたアノードを有する第１の保護ダイオードと、第１の保護ダイオードのカソードに接続された共通放電線と、共通放電線と第２の電源端子との間に接続された静電気放電保護回路と、第２の電源端子に接続されたアノード及び信号端子に接続されたカソードを有する第２の保護ダイオードとを備える。【選択図】図１

Description

本発明は、一般に、半導体集積回路装置（ＩＣ）に関し、特に、トレラント機能を有する出力バッファー回路を内蔵した半導体集積回路装置に関する。さらに、本発明は、そのような半導体集積回路装置を用いた電子機器等に関する。
トレラント機能とは、電源電圧よりも高い電圧が外部から信号端子に印加されても、信号端子から電源に向けて電流が流れないようにする機能である。例えば、半導体集積回路装置において、入力回路及び出力バッファー回路に接続された入出力端子に電源電圧よりも高い電圧を有する信号が入力されたときに、ＰチャネルＭＯＳ電界効果トランジスターのドレインに信号が印加される出力バッファー回路においては、ドレインからバックゲートを介して電源に電流が流れないようにする必要がある。
また、半導体集積回路装置においては、ＥＳＤ（Electro-Static Discharge：静電気の放電）による内部回路の破壊を防止するために、信号端子と電源端子との間に、保護用のダイオードを電圧の向きと逆方向に接続することが一般的である。しかしながら、トレラント機能を有する出力バッファー回路においては、高電位側の電源電位よりも高い電位が印加される信号端子と高電位側の電源端子との間に保護用のダイオードを接続することができない。
従って、トレラント機能を有する従来の出力バッファー回路においては、静電気の放電によって正の電荷が信号端子に印加された場合に、信号端子と低電位側の電源端子との間に接続された保護用のダイオードがブレークダウンして逆方向電流が流れることにより、正の電荷が低電位側の電源端子に放出されていた。そのためには、保護用のダイオードとして、ブレークダウン時のサージ電流による発熱に耐える大きなダイオードが必要となるので、半導体基板の面積が増加して、半導体集積回路装置のコストが上昇してしまう。
関連する技術として、特許文献１には、特殊チューニングを必要とせず、プロセス工程及び開発期間を減らし、サイズを小さくすることができる静電気放電（ＥＳＤ）保護回路を有する半導体装置が開示されている。この半導体装置は、入出力パッド１０１と、電源電圧が供給される電源電圧ノードＶＤＥと、基準電位が供給される基準電位ノードＧＮＤと、アノードが入出力パッド１０１に接続され、カソードが第１のノードＢＰに接続される第１のダイオード１３１と、入出力パッド１０１及び電源電圧ノードＶＤＥに接続され、入出力パッド１０１に電源電圧より低い電圧が入力されると、第１のノードＢＰが電源電圧になるように制御する電位制御回路１０３と、入出力パッド１０１に静電気が入力されると静電気オン信号を出力するトリガー回路１０９と、静電気オン信号が出力されると、第１のノードＢＰ及び基準電位ノードＧＮＤ間に静電気放電電流を流す静電気放電サージパス回路１０８とを有する。
特許文献１の半導体装置においては、出力バッファー１１０のＰチャネルＭＯＳ電界効果トランジスター１２１のバックゲートが、電源電圧ノードＶＤＥではなくＥＳＤ保護回路１０６の第１のノードＢＰに接続されている。従って、電源電圧よりも高い電圧が入出力パッド１０１に印加されても、出力パッド１０１から電源電圧ノードＶＤＥに電流が流れることはなく、入出力パッド１０１から第１のダイオード１３１又はＰチャネルＭＯＳ電界効果トランジスター１１２を介してトランジスター１２１のバックゲートに電圧が印加される。しかしながら、半導体装置に複数の入出力パッドが設けられる場合には、それらの入出力パッドに接続されるＰチャネルＭＯＳ電界効果トランジスターのバックゲートの電位を分離するために、入出力パッド毎にＥＳＤ保護回路が必要となってしまう。
また、特許文献２には、チップ面積を増大させたり内部回路のレイアウト設計を煩雑にしたりすることなく、電源端子と接地端子との間の静電破壊耐量を高めることを目的とする半導体装置が開示されている。この半導体装置は、半導体基板上に設けられた複数の金属端子と、上記複数の金属端子のうち少なくとも一部の金属端子のそれぞれに共通に接続される第１の共通放電線と、同じく一部の金属端子のそれぞれに共通に接続される第２の共通放電線と、上記複数の金属端子のうち少なくとも一部の電源端子及び接地端子に対応して設けられ、かつ、当該電源端子及び接地端子のそれぞれと上記第１の共通放電線とを接続して内部回路を静電破壊から保護するための第１の静電保護素子と、少なくとも一部の電源端子及び接地端子に対応して設けられ、かつ、当該電源端子及び接地端子のそれぞれと上記第２の共通放電線とを接続して内部回路を静電破壊から保護するための第２の静電保護素子とを有する。
さらに、特許文献３には、電源系統が分離された複数の回路ブロックを有する半導体装置において、静電気に対する耐性を向上させることが開示されている。この半導体装置は、電源系統が分離された複数の回路ブロックと、複数の回路ブロックの接地電位線にそれぞれ接続されたアノードを有する第１群のダイオードと、複数の回路ブロックの接地電位線にそれぞれ接続されたカソードを有する第２群のダイオードと、第１群のダイオードのカソード及び第２群のダイオードのアノードに接続されたフローティング状態の共通放電線とを具備する。
特許文献２及び特許文献３は、１つ又は複数の共通放電線を開示しているが、トレラント機能を有する出力バッファー回路を内蔵した半導体集積回路装置において、信号端子に対する静電気放電保護対策を提案するものではない。
特許第５０８２８４１号公報（段落００１４−００１５、図１） 特開平１０−２１４９４０公報（段落００１１−００１２、図１） 特開２０１０−８０４７２号公報（段落００１７−００１８、図１）
トレラント機能を有する出力バッファー回路を内蔵した半導体集積回路装置においては、信号端子と高電位側の電源端子との間に保護用のダイオードを接続することができないので、信号端子に対して特別な静電気放電保護対策を施すことが必要となる。そこで、上記の点に鑑み、本発明の第１の目的は、トレラント機能を有する出力バッファー回路を内蔵した半導体集積回路装置において、保護用のダイオードに順方向電流のみを流すことにより、ブレークダウン時のサージ電流による発熱に耐える大きな保護ダイオードを不要として、半導体基板の面積増加や半導体集積回路装置のコスト上昇を抑えることである。また、本発明の第２の目的は、複数の信号端子にそれぞれ接続された複数の出力バッファー回路が設けられる場合においても、複数の出力バッファー回路間の干渉を招くことなく、簡単な回路構成で内部回路を静電気の放電から保護することである。
以上の課題を解決するために、本発明の１つの観点に係る半導体集積回路装置は、高電位側の電源電位が供給される第１の電源端子と、低電位側の電源電位が供給される第２の電源端子と、少なくとも信号を出力するために用いられる信号端子と、第１の電源端子と信号端子との間に接続されたＰチャネルトランジスター、及び、信号端子と第２の電源端子との間に接続されたＮチャネルトランジスターを含む出力バッファー回路と、信号端子の電位に応じて第１の電源端子又は信号端子からＰチャネルトランジスターのバックゲートに電位を供給する電位制御回路と、信号端子に接続されたアノードを有する第１の保護ダイオードと、第１の保護ダイオードのカソードに接続された共通放電線と、共通放電線と第２の電源端子との間に接続された静電気放電保護回路と、第２の電源端子に接続されたアノード及び信号端子に接続されたカソードを有する第２の保護ダイオードとを備えている。
本発明の１つの観点によれば、静電気の放電によって信号端子に印加された正の電荷が、第１の保護ダイオード、共通放電線、及び、静電気放電保護回路を介して第２の電源端子に放出され、静電気の放電によって信号端子に印加された負の電荷が、第２の保護ダイオードを介して第２の電源端子に放出されるので、保護ダイオードに順方向電流のみを流すことができる。従って、ブレークダウン時のサージ電流による発熱に耐える大きな保護ダイオードが不要となり、半導体基板の面積増加や半導体集積回路装置のコスト上昇を抑えることができる。
また、出力バッファー回路のＰチャネルトランジスターのバックゲートが共通放電線から分離されているので、複数の信号端子にそれぞれ接続された複数の出力バッファー回路が設けられる場合においても、複数の出力バッファー回路間の干渉を招くことなく、１つの静電気放電保護回路で内部回路を静電気の放電から保護することができる。
この半導体集積回路装置は、第１の電源端子に接続されたアノード、及び、共通放電線に接続されたカソードを有し、高電位側の電源電位に基づいて共通放電線に電位を与えるダイオードをさらに備えるようにしても良い。その場合には、通常動作時において、共通放電線の電位が高電位側の電源電位よりもダイオードの順方向電圧だけ低い電位に固定されるので、信号端子から第１の保護ダイオードを介して共通放電線に電流が流れることを防止できる。
また、共通放電線に低電位側の電源電位よりも高い電位が印加されたときの静電気放電保護回路のトリガー電圧が、第２の保護ダイオードの逆方向耐圧よりも小さいことが望ましい。その場合には、静電気の放電によって正の電荷が信号端子に印加されたときに、第２の保護ダイオードをブレークダウンさせることなく、静電気放電保護回路によって正の電荷を第２の電源端子に放出することができる。
さらに、静電気放電保護回路が、共通放電線に接続されたアノード及び第２の電源端子に接続されたカソードを有するサイリスターと、第２の電源端子に接続されたアノード及び共通放電線に接続されたカソードを有するダイオードとを含むようにしても良い。サイリスターは、共通放電線と第２の電源端子との間の電位差がトリガー電圧以上になると導通するので、静電気の放電によって正の電荷が信号端子に印加されて共通放電線の電位が上昇した際に、正の電荷を第２の電源端子に放出して、共通放電線の電位を第２の電源端子の電位に近付ける。また、静電気の放電によって正の電荷が第２の電源端子に印加された際に、正の電荷がダイオードを介して共通放電線に放出されるので、共通放電線と第２の電源端子との間の電位差が小さくなる。これにより、半導体集積回路装置の内部回路の破壊を防止することができる。
本発明の１つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を備える。これにより、各種の電子機器の製造工程において、トレラント機能を有する出力バッファー回路を内蔵した半導体集積回路装置の内部回路を静電気の放電から保護することができる。
本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図。 インターフェース回路のトランジスターが形成された半導体基板の断面を示す断面図。
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、高電位側の電源電位ＶＤＤが供給される電源端子（パッド）ＰＶ１と、低電位側の電源電位ＶＳＳが供給される電源端子（パッド）ＰＶ２と、少なくとも１つの信号端子（パッド）と、少なくとも１つのインターフェース回路と、共通放電線３０と、ＥＳＤ（静電気放電）保護回路４０とを含んでいる。また、半導体集積回路装置は、ダイオード５０をさらに含んでも良い。
図１においては、一例として、複数の信号端子ＰＳ１及びＰＳ２と、複数のインターフェース回路１０及び２０とが示されている。信号端子ＰＳ１及びＰＳ２の各々は、信号を入力及び出力するために用いられても良いし、信号を出力するために用いられても良い。従って、信号端子ＰＳ１及びＰＳ２にそれぞれ接続されたインターフェース回路１０及び２０の各々は、入力回路及び出力回路を含んでも良いし、出力回路のみを含んでも良い。図１においては、一例として、出力回路のみを含むインターフェース回路１０及び２０が示されている。インターフェース回路２０の構成はインターフェース回路１０の構成と同じであるので、以下においては、インターフェース回路１０の構成について説明する。
インターフェース回路１０は、出力バッファー回路１１と、電位制御回路１２と、保護ダイオードＤ１及びＤ２とを含んでいる。また、インターフェース回路１０は、小さい抵抗値を有する保護用の抵抗Ｒ１をさらに含んでも良い。出力バッファー回路１１は、電源端子ＰＶ１と信号端子ＰＳ１との間に接続されたＰチャネルＭＯＳ電界効果トランジスターＱＰ１と、信号端子ＰＳ１と電源端子ＰＶ２との間に接続されたＮチャネルＭＯＳ電界効果トランジスターＱＮ１とを含んでいる。
トランジスターＱＰ１は、電源端子ＰＶ１に接続されたソースと、抵抗Ｒ１を介して信号端子ＰＳ１に接続されたドレインとを有している。また、トランジスターＱＮ１は、抵抗Ｒ１を介して信号端子ＰＳ１に接続されたドレインと、電源端子ＰＶ２に接続されたソースとを有している。出力バッファー回路１１は、トランジスターＱＰ１及びＱＮ１のゲートに印加される信号のレベルを反転して、反転されたレベルを有する出力信号を、抵抗Ｒ１を介して信号端子ＰＳ１に供給する。
ここで、トランジスターＱＰ１のドレインとバックゲートとによって、ＰＮ接合（寄生ダイオード）が形成されている。通常の出力バッファー回路であれば、トランジスターＱＰ１のバックゲートが電源端子ＰＶ１に接続されるので、電源電位ＶＤＤよりも寄生ダイオードの順方向電圧以上に高い電位が信号端子ＰＳ１に印加されると、信号端子ＰＳ１から寄生ダイオードを介して電源端子ＰＶ１に向けて電流が流れてしまう。
これを防止するために、本実施形態においては、トランジスターＱＰ１のバックゲートがフローティングＮウエルによって構成されており、出力バッファー回路１１がトレラント機能を有している。電位制御回路１２は、ＰチャネルＭＯＳ電界効果トランジスターＱＰ２〜ＱＰ４を含んでおり、信号端子ＰＳ１の電位に応じて、電源端子ＰＶ１又は信号端子ＰＳ１からトランジスターＱＰ１のバックゲート（フローティングＮウエル）に電位を供給する。
トランジスターＱＰ２は、電源端子ＰＶ１に接続されたソースと、トランジスターＱＰ１のバックゲートに接続されたドレインと、抵抗Ｒ１を介して信号端子ＰＳ１に接続されたゲートとを有している。トランジスターＱＰ３は、抵抗Ｒ１を介して信号端子ＰＳ１に接続されたソースと、トランジスターＱＰ１のバックゲートに接続されたドレインと、電源端子ＰＶ１に接続されたゲートとを有している。トランジスターＱＰ４は、トランジスターＱＰ１のバックゲートに接続されたソースと、トランジスターＱＰ１のゲートに接続されたドレインと、電源端子ＰＶ１に接続されたゲートとを有している。例えば、トランジスターＱＰ１〜ＱＰ４のバックゲートを同一のフローティングＮウエルによって構成することにより、トランジスターＱＰ１〜ＱＰ４のバックゲートが同一電位とされる。
図２は、インターフェース回路のトランジスターが形成された半導体基板の断面を模式的に示す断面図である。図２に示すように、Ｐ型の半導体基板６０内には、フローティングＮウエル６１と、Ｐウエル６２と、Ｐ型の不純物拡散領域７０とが設けられている。フローティングＮウエル６１には、図１に示すトランジスターＱＰ１〜ＱＰ４が形成され（トランジスターＱＰ４は図示せず）、Ｐウエル６２には、図１に示すトランジスターＱＮ１が形成される。Ｐ型の不純物拡散領域７０は、半導体基板６０に電気的に接続され、半導体基板６０に電源電位ＶＳＳを供給するために設けられている。
フローティングＮウエル６１内には、Ｐ型の不純物拡散領域７１〜７６と、Ｎ型の不純物拡散領域７７とが設けられている。Ｐ型の不純物拡散領域７１及び７２は、トランジスターＱＰ１のソース及びドレインをそれぞれ構成する。Ｐ型の不純物拡散領域７３及び７４は、トランジスターＱＰ２のソース及びドレインをそれぞれ構成する。Ｐ型の不純物拡散領域７５及び７６は、トランジスターＱＰ３のソース及びドレインをそれぞれ構成する。フローティングＮウエル６１は、トランジスターＱＰ１〜ＱＰ３のバックゲートを構成する。Ｎ型の不純物拡散領域７７は、フローティングＮウエル６１に電気的に接続され、トランジスターＱＰ２又はＱＰ３からフローティングＮウエル６１に所望の電位を供給するために設けられている。また、半導体基板６０の主面には、ゲート絶縁膜を介して、トランジスターＱＰ１〜ＱＰ３のゲート電極８１〜８３が設けられている。
Ｐウエル６２内には、Ｎ型の不純物拡散領域７８及び７９と、Ｐ型の不純物拡散領域８０とが設けられている。Ｎ型の不純物拡散領域７８及び７９は、トランジスターＱＮ１のソース及びドレインをそれぞれ構成する。Ｐウエル６２は、トランジスターＱＮ１のバックゲートを構成する。Ｐ型の不純物拡散領域８０は、Ｐウエル６２に電気的に接続され、Ｐウエル６２に電源電位ＶＳＳを供給するために設けられている。また、半導体基板６０の主面には、ゲート絶縁膜を介して、トランジスターＱＮ１のゲート電極８４が設けられている。
再び図１を参照しながら、トランジスターＱＰ１〜ＱＰ４の動作について説明する。以下においては、一例として、電源端子ＰＶ１に供給される電源電位ＶＤＤが３．３Ｖであり、電源端子ＰＶ２に供給される電源電位ＶＳＳが接地電位（０Ｖ）であるものとして、外部回路から信号端子ＰＳ１に電位が印加されない場合と、外部回路から信号端子ＰＳ１に５Ｖの電位が印加される場合とについて説明する。
外部回路から信号端子ＰＳ１に電位が印加されない場合には、出力バッファー回路１１の出力信号がローレベル（０Ｖ）であるときに、トランジスターＱＰ２がオン状態となり、電源端子ＰＶ１からトランジスターＱＰ１のバックゲートに３．３Ｖの電源電位ＶＤＤを供給する。また、トランジスターＱＰ３及びＱＰ４はオフ状態となる。このように、トランジスターＱＰ１のバックゲートが３．３Ｖの電源電位ＶＤＤに維持されることにより、トランジスターＱＰ１が正常に動作することができる。
一方、外部回路から信号端子ＰＳ１に５Ｖの電位が印加される場合には、トランジスターＱＰ３がオン状態となり、信号端子ＰＳ１から抵抗Ｒ１を介してトランジスターＱＰ１のバックゲートに５Ｖの電位を供給する。また、トランジスターＱＰ２はオフ状態となる。トランジスターＱＰ４はオン状態となり、トランジスターＱＰ１のバックゲートからトランジスターＱＰ１のゲートに５Ｖの電位を供給する。
このように、トランジスターＱＰ１のバックゲート及びゲートが５Ｖの電位に維持されることにより、信号端子ＰＳ１から電源端子ＰＶ１に向けて電流が流れないようにすることができる。その際に、電位制御回路１２は、トランジスターＱＰ１のゲートを駆動する前段回路の動作を停止させて、前段回路の出力インピーダンスを高くするようにしても良い。
また、インターフェース回路１０において、静電気の放電によって信号端子ＰＳ１に印加される電荷から内部回路を保護するために、保護ダイオードＤ１及びＤ２が設けられている。保護ダイオードＤ１は、信号端子ＰＳ１に接続されたアノードと、共通放電線３０に接続されたカソードとを有している。また、保護ダイオードＤ２は、電源端子ＰＶ２に接続されたアノードと、信号端子ＰＳ１に接続されたカソードとを有している。
ここで、保護ダイオードＤ１のカソードを電源端子ＰＶ１に接続すると、インターフェース回路１０のトレラント機能を実現することができない。また、保護ダイオードＤ１のカソードをトランジスターＱＰ１のバックゲート（フローティングＮウエル）に接続すると、複数の出力バッファー回路間の干渉を防ぐために、インターフェース回路毎にＥＳＤ保護回路が必要になってしまう。
そこで、本実施形態においては、複数のインターフェース回路１０及び２０の保護ダイオードＤ１のカソードに接続された共通放電線３０が設けられている。また、共通放電線３０と電源端子ＰＶ２との間にＥＳＤ保護回路４０が接続されている。このようにすれば、１つのＥＳＤ保護回路４０によって、複数のインターフェース回路１０及び２０を静電気の放電から保護することができる。さらに、電源端子ＰＶ１と電源端子ＰＶ２との間にも、ＥＳＤ保護回路４０を設けても良い。
また、共通放電線３０に適切な電位を与えるために、ダイオード５０を設けても良い。ダイオード５０は、電源端子ＰＶ１に接続されたアノードと、共通放電線３０に接続されたカソードとを有し、電源電位ＶＤＤに基づいて共通放電線３０に電位を与える。これにより、通常動作時において、共通放電線３０の電位が電源電位ＶＤＤよりもダイオード５０の順方向電圧だけ低い電位に固定されるので、信号端子ＰＳ１及びＰＳ２から保護ダイオードＤ１を介して共通放電線３０に電流が流れることを防止できる。
例えば、ＥＳＤ保護回路４０は、サイリスター４１とダイオード４２とによって構成されるＲＣＴ（逆導通サイリスター）を含んでも良い。サイリスター４１の等価回路は、ＰＮＰバイポーラトランジスターＱＢ１とＮＰＮバイポーラトランジスターＱＢ２との組合せによって表される。トランジスターＱＢ１のエミッターがサイリスター４１のアノードに相当し、トランジスターＱＢ２のエミッターがサイリスター４１のカソードに相当し、トランジスターＱＢ２のベースがサイリスター４１のゲートに相当する。
サイリスター４１のアノードは、共通放電線３０に接続されており、サイリスター４１のカソードは、電源端子ＰＶ２に接続されている。また、抵抗Ｒ２が、共通放電線３０とトランジスターＱＢ１のベースとの間に接続されており、抵抗Ｒ３が、トランジスターＱＢ２のベースと電源端子ＰＶ２との間に接続されている。
サイリスター４１は、共通放電線３０と電源端子ＰＶ２との間の電位差がトリガー電圧以上になると導通するので、静電気の放電によって正の電荷が信号端子ＰＳ１又はＰＳ２に印加されて共通放電線３０の電位が上昇した際に、正の電荷を電源端子ＰＶ２に放出して、共通放電線３０の電位を電源端子ＰＶ２の電位に近付ける。なお、サイリスター４１以外にも、共通放電線３０と電源端子ＰＶ２との間の電位差がトリガー電圧以上になると導通するクランプ素子を用いても良い。
また、ダイオード４２は、電源端子ＰＶ２に接続されたアノードと、共通放電線３０に接続されたカソードを有している。静電気の放電によって正の電荷が電源端子ＰＶ２に印加された際に、正の電荷がダイオード４２を介して共通放電線３０に放出されるので、共通放電線３０と電源端子ＰＶ２との間の電位差が小さくなる。これにより、半導体集積回路装置の内部回路の破壊を防止することができる。
以上のように構成された半導体集積回路装置において、静電気の放電によって正の電荷が信号端子ＰＳ１に印加された場合に、正の電荷は、保護ダイオードＤ１、共通放電線３０、及び、ＥＳＤ保護回路４０を介して電源端子ＰＶ２に放出される。一方、静電気の放電によって負の電荷が信号端子ＰＳ１に印加された場合には、負の電荷は、保護ダイオードＤ２を介して電源端子ＰＶ２に放出される。
このように、本実施形態によれば、保護ダイオードＤ１及びＤ２に順方向電流のみを流すことができる。従って、ブレークダウン時のサージ電流による発熱に耐える大きな保護ダイオードが不要となり、半導体基板の面積増加や半導体集積回路装置のコスト上昇を抑えることができる。
また、出力バッファー回路１１のトランジスターＱＰ１のバックゲートが共通放電線３０から分離されているので、複数の信号端子ＰＳ１及びＰＳ２にそれぞれ接続された複数の出力バッファー回路が設けられる場合においても、複数の出力バッファー回路間の干渉を招くことなく、１つの静電気放電保護回路４０で内部回路を静電気から保護することができる。
ここで、共通放電線３０に電源電位ＶＳＳよりも高い電位が印加されたときのＥＳＤ保護回路４０のトリガー電圧は、保護ダイオードＤ２の逆方向耐圧よりも小さく設定されていることが望ましい。これにより、静電気の放電によって正の電荷が信号端子ＰＳ１又はＰＳ２に印加されたときに、保護ダイオードＤ２をブレークダウンさせることなく、ＥＳＤ保護回路４０によって正の電荷を電源端子ＰＶ２に放出することができる。
本実施形態に係る半導体集積回路装置は、各種の電子機器において使用することが可能である。特に、液晶パネル及び液晶パネルを駆動する液晶ドライバーを含む表示装置や、ＣＰＵ（中央演算装置）及びメモリーを含むマイクロコンピューター等を用いる電子機器は、異なる電源電圧で動作する複数の半導体集積回路装置を備えているので、本実施形態に係る半導体集積回路装置を有効に利用することができる。これにより、各種の電子機器の製造工程において、トレラント機能を有する出力バッファー回路を内蔵した半導体集積回路装置の内部回路を静電気の放電から保護することができる。
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１０、２０…インターフェース回路、１１…出力バッファー回路、１２…電位制御回路、３０…共通放電線、４０…静電気放電保護回路、４１…サイリスター、４２、５０…ダイオード、６０…半導体基板、６１…フローティングＮウエル、６２…Ｐウエル、７０〜７６、８０…Ｐ型不純物拡散領域、７７〜７９…Ｎ型不純物拡散領域、８１〜８４…ゲート電極、ＰＶ１、ＰＶ２…電源端子、ＰＳ１、ＰＳ２…信号端子、ＱＰ１〜ＱＰ４…ＰチャネルＭＯＳ電界効果トランジスター、ＱＮ１…ＮチャネルＭＯＳ電界効果トランジスター、ＱＢ１…ＰＮＰバイポーラトランジスター、ＱＢ２…ＮＰＮバイポーラトランジスター、Ｄ１、Ｄ２…保護ダイオード、Ｒ１〜Ｒ３…抵抗。

Claims (5)

  1. 高電位側の電源電位が供給される第１の電源端子と、
    低電位側の電源電位が供給される第２の電源端子と、
    少なくとも信号を出力するために用いられる信号端子と、
    前記第１の電源端子と前記信号端子との間に接続されたＰチャネルトランジスター、及び、前記信号端子と前記第２の電源端子との間に接続されたＮチャネルトランジスターを含む出力バッファー回路と、
    前記信号端子の電位に応じて前記第１の電源端子又は前記信号端子から前記Ｐチャネルトランジスターのバックゲートに電位を供給する電位制御回路と、
    前記信号端子に接続されたアノードを有する第１の保護ダイオードと、
    前記第１の保護ダイオードのカソードに接続された共通放電線と、
    前記共通放電線と前記第２の電源端子との間に接続された静電気放電保護回路と、
    前記第２の電源端子に接続されたアノード及び前記信号端子に接続されたカソードを有する第２の保護ダイオードと、
    を備える半導体集積回路装置。
  2. 前記第１の電源端子に接続されたアノード、及び、前記共通放電線に接続されたカソードを有し、高電位側の電源電位に基づいて前記共通放電線に電位を与えるダイオードをさらに備える、請求項１記載の半導体集積回路装置。
  3. 前記共通放電線に低電位側の電源電位よりも高い電位が印加されたときの前記静電気放電保護回路のトリガー電圧が、前記第２の保護ダイオードの逆方向耐圧よりも小さい、請求項１又は２記載の半導体集積回路装置。
  4. 前記静電気放電保護回路が、前記共通放電線に接続されたアノード及び前記第２の電源端子に接続されたカソードを有するサイリスターと、前記第２の電源端子に接続されたアノード及び前記共通放電線に接続されたカソードを有するダイオードとを含む、請求項１〜３のいずれか１項記載の半導体集積回路装置。
  5. 請求項１〜４のいずれか１項記載の半導体集積回路装置を備える電子機器。
JP2015033787A 2014-02-26 2015-02-24 半導体集積回路装置及びそれを用いた電子機器 Withdrawn JP2015180050A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015033787A JP2015180050A (ja) 2014-02-26 2015-02-24 半導体集積回路装置及びそれを用いた電子機器
US14/631,079 US9812437B2 (en) 2014-02-26 2015-02-25 Semiconductor integrated circuit device, and electronic appliance using the same
CN201510087884.3A CN104867922B (zh) 2014-02-26 2015-02-25 半导体集成电路装置以及使用该装置的电子设备

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014035050 2014-02-26
JP2014035050 2014-02-26
JP2015033787A JP2015180050A (ja) 2014-02-26 2015-02-24 半導体集積回路装置及びそれを用いた電子機器

Publications (1)

Publication Number Publication Date
JP2015180050A true JP2015180050A (ja) 2015-10-08

Family

ID=53882970

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015033787A Withdrawn JP2015180050A (ja) 2014-02-26 2015-02-24 半導体集積回路装置及びそれを用いた電子機器

Country Status (3)

Country Link
US (1) US9812437B2 (ja)
JP (1) JP2015180050A (ja)
CN (1) CN104867922B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410934B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
FR3096516B1 (fr) * 2019-05-22 2021-06-04 St Microelectronics Rousset Dispositif intégré de protection contre les décharges électrostatiques
JP2021022666A (ja) * 2019-07-29 2021-02-18 セイコーエプソン株式会社 静電気保護回路
JP2021022687A (ja) * 2019-07-30 2021-02-18 セイコーエプソン株式会社 静電気保護回路
CN115954355B (zh) * 2023-03-06 2023-06-09 合肥晶合集成电路股份有限公司 半导体器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050932A (ja) * 1996-08-01 1998-02-20 Nec Corp 半導体装置
US6046897A (en) * 1997-09-29 2000-04-04 Motorola, Inc. Segmented bus architecture (SBA) for electrostatic discharge (ESD) protection
US6144542A (en) * 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
US20050174707A1 (en) * 2004-02-10 2005-08-11 Ming-Dou Ker ESD protection circuit
JP2006121007A (ja) * 2004-10-25 2006-05-11 Renesas Technology Corp 半導体集積回路
JP2011015111A (ja) * 2009-07-01 2011-01-20 Seiko Epson Corp 入出力インターフェース回路、集積回路装置および電子機器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62501A (ja) 1985-03-07 1987-01-06 Daicel Chem Ind Ltd セルロ−スアセテ−トの製造方法
US5754380A (en) * 1995-04-06 1998-05-19 Industrial Technology Research Institute CMOS output buffer with enhanced high ESD protection capability
JP2940506B2 (ja) 1997-01-31 1999-08-25 日本電気株式会社 半導体装置
US6075686A (en) * 1997-07-09 2000-06-13 Industrial Technology Research Institute ESD protection circuit for mixed mode integrated circuits with separated power pins
US20030235019A1 (en) * 2002-06-19 2003-12-25 Ming-Dou Ker Electrostatic discharge protection scheme for flip-chip packaged integrated circuits
US7411767B2 (en) * 2004-06-02 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-domain ESD protection circuit structure
GB2451439A (en) * 2007-07-30 2009-02-04 Toumaz Technology Ltd Electrostatic discharge prevention circuit
JP5082841B2 (ja) 2007-12-28 2012-11-28 富士通セミコンダクター株式会社 半導体装置
JP5532566B2 (ja) 2008-09-24 2014-06-25 セイコーエプソン株式会社 半導体装置
JP2011096889A (ja) 2009-10-30 2011-05-12 Elpida Memory Inc 半導体装置
JP5577082B2 (ja) * 2009-12-08 2014-08-20 ルネサスエレクトロニクス株式会社 半導体装置
US8525265B2 (en) * 2010-02-12 2013-09-03 United Microelectronics Corp. Electrostatic discharge protection circuit
JP2012142668A (ja) 2010-12-28 2012-07-26 Seiko Epson Corp インターフェース回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050932A (ja) * 1996-08-01 1998-02-20 Nec Corp 半導体装置
US6046897A (en) * 1997-09-29 2000-04-04 Motorola, Inc. Segmented bus architecture (SBA) for electrostatic discharge (ESD) protection
US6144542A (en) * 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
US20050174707A1 (en) * 2004-02-10 2005-08-11 Ming-Dou Ker ESD protection circuit
JP2006121007A (ja) * 2004-10-25 2006-05-11 Renesas Technology Corp 半導体集積回路
JP2011015111A (ja) * 2009-07-01 2011-01-20 Seiko Epson Corp 入出力インターフェース回路、集積回路装置および電子機器

Also Published As

Publication number Publication date
US9812437B2 (en) 2017-11-07
CN104867922A (zh) 2015-08-26
CN104867922B (zh) 2018-07-17
US20150243646A1 (en) 2015-08-27

Similar Documents

Publication Publication Date Title
US10134724B2 (en) Electro-static discharge protection devices having a low trigger voltage
US7643258B2 (en) Methods and apparatus for electrostatic discharge protection in a semiconductor circuit
JP5540801B2 (ja) Ｅｓｄ保護回路及び半導体装置
KR20130012565A (ko) 반도체 집적 회로
JP2015211463A (ja) 静電放電保護回路
JP5359614B2 (ja) 入出力インターフェース回路、集積回路装置および電子機器
KR102462819B1 (ko) 반도체 장치
US9812437B2 (en) Semiconductor integrated circuit device, and electronic appliance using the same
JP2014207412A (ja) Ｅｓｄ保護回路
JP2015002510A (ja) 静電気保護回路
US20210013714A1 (en) Electrostatic discharge protection circuit and operation method
JP2018073865A (ja) Ｅｓｄ保護回路
JP6398696B2 (ja) 静電気保護回路及び半導体集積回路装置
JP6784820B2 (ja) Ｅｓｄ保護回路
JP6405986B2 (ja) 静電気保護回路及び半導体集積回路装置
CN112310067B (zh) 静电保护电路
US11233394B2 (en) Electrostatic protection circuit
JP2020503680A (ja) 静電気放電保護デバイス
JP6384223B2 (ja) 静電気保護回路および集積回路
US6583475B2 (en) Semiconductor device
JP2011119415A (ja) 半導体集積装置
JP2014053497A (ja) Ｅｓｄ保護回路
JP2011222549A (ja) 静電気保護回路及び集積回路
JP7347951B2 (ja) サージ吸収回路
JP2015095541A (ja) サージ保護装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180129

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20180904

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181030

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20181107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190604

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20190805